JP4314731B2 - ビルドアップ回路基板の製造方法 - Google Patents

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【0001】
【発明の属する技術分野】
この発明はビルドアップ回路基板の製造方法に関する。
【0002】
【従来の技術】
ビルドアップ回路基板は、多層配線基板の1種であり、上下の配線パターンを接続する導通部を非メッキ導通部とし、つまり、メッキ工程を不要とし、これにより安価で高密度化を可能としたものである。従来のこのようなビルドアップ回路基板を製造する場合、一例として、まず図11に示すように、第1の銅箔1の上面にスクリーン印刷法により銀ペーストからなる円錐状のバンプ2を形成する。次に、図12に示すように、バンプ2を含む第1の銅箔1の上面にガラスクロスエポキシ樹脂フィルムからなる絶縁層3を熱圧着して積層し、バンプ2が絶縁層3を貫通して絶縁層3上に突出する状態とする。この場合、絶縁層3には孔は予め形成されておらず、円錐状のバンプ2が絶縁層3を貫通することにより、絶縁層3に孔が形成され、したがって孔明け工程が不要である。
【0003】
次に、図13に示すように、絶縁層3の上面に第2の銅箔4を熱圧着して積層し、絶縁層3上に突出されたバンプ2をつぶす。次に、両銅箔1、4をパターニングし、図14に示すように、絶縁層3の下面および上面に第1および第2の配線パターン1a、4aを形成する。この状態では、両配線パターン1a、4aはバンプ2からなる導通部を介して接続されている。また、この状態では、2層配線基板となっているが、3層以上の配線基板とすることもできる。
【0004】
【発明が解決しようとする課題】
しかしながら、従来のこのようなビルドアップ回路基板の製造方法では、バンプ2を、当初、第1の銅箔1の上面にスクリーン印刷法により形成した銀ペーストからなる円錐状のものによって形成しているので、スクリーン印刷法の精度の関係から、当該円錐状のものの底面の大きさが最小でも400μmφ程度と比較的大きくなり、また位置精度もあまり高くなく、したがって高密度化に限界があるという問題があった。
この発明の課題は、より一層の高密度化を可能とすることである。
【0005】
【課題を解決するための手段】
請求項に記載の発明に係るビルドアップ回路基板の製造方法は、第1の金属フィルムの下面にフォトレジスト膜を形成する第1の工程と、前記第1の金属フィルムの上面にコンタクトホールを有する第1の絶縁層を形成する第2の工程と、
前記コンタクトホール内に、前記コンタクトホール内を充填するに必要な体積を有する半田ボールを配置する第3の工程と、熱圧着により前記第1の絶縁層上に第2の金属フィルムを積層する第4の工程と、前記第2の金属フィルムをパターニングして前記第1の絶縁層上に第2の配線パターンを形成する第5の工程と、
前記第5の工程の後、配線パターン上にコンタクトホールを有する絶縁膜を形成し、前記コンタクトホール内に半田ボールを配置し、前記絶縁層上に熱圧着により金属フィルムを積層し、前記金属フィルムをパターニングして配線パターンを形成する工程を少なくとも1回繰り返す第6の工程と、第6の工程の後、前記第1の金属フィルムをパターニングして第1の配線パターンを形成する第7の工程と、を具備するものである。
請求項に記載の発明に係るビルドアップ回路基板の製造方法は、請求項1に記載の発明において、前記第3の工程は、前記コンタクトホール内にフラックスを塗布する工程を含むものである。
請求項にビルドアップ回路基板の製造方法は、請求項1に記載の発明において、前記第4の工程は、前記コンタクトホール内に半田ボールを配置した後、前記絶縁膜上に熱圧着により金属フィルムを積層する前に前記半田ボールをリフローにより溶融する工程を含むものである
【0006】
【発明の実施の形態】
図1〜図8はそれぞれこの発明の一実施形態におけるビルドアップ回路基板の各製造工程を示したものである。そこで、これらの図を順に参照して、この実施形態におけるビルドアップ回路基板の構造についてその製造方法と併せ説明する。
【0007】
まず、図1に示すように、第1の銅箔(金属フィルム)11の下面にフォトレジスト膜12を形成する。次に、第1の銅箔11の上面にガラスクロスエポキシ樹脂フィルム等からなる第1の絶縁層13を熱圧着して積層し、フォトリソグラフィ法、レーザドリル法、プラズマドリル法等により、第1の絶縁層13の各所定の箇所に円柱状のコンタクトホール14を形成する。この場合、コンタクトホール14の孔径は、大体、後述する半田ボールの直径に対応するものであり、10〜100μmφ程度とすることもできる。次に、コンタクトホール14内における第1の銅箔11の上面にインクジェット法等によりフラックス15を塗布する。なお、コンタクトホール14を含む第1の絶縁層13の上面全体にフラックスを塗布し、第1の絶縁層13の上面に不要に塗布されたフラックスを布等で拭き取って除去するようにしてもよい。
【0008】
次に、図2に示すように、コンタクトホール14を含む第1の絶縁層13の上面に、コンタクトホール14内を必要且つ十分に充填するのに必要な体積を有する半田ボール16を散布する。したがって、第1の絶縁層13の膜厚にもよるが、その膜厚がコンタクトホール14の孔径より少々小さい程度の場合には、半田ボール16の直径がコンタクトホール14の孔径より少し小さいものを用いればよい。ここで、半田ボールは、SnとPbの合金のみならず、SnのみのものやPbレスのものも含めて低融点金属からなるボールを意味するものである。そして、超音波等による振動を加え、すべてのコンタクトホール14内に半田ボール16が配置されるようにする。この状態では、コンタクトホール14内に配置された半田ボール16はフラックス15に付着されている。そこで、次に、機械的振動やエアの吹き付け等により、第1の絶縁層13の上面に不要に配置された半田ボール16を除去する。
【0009】
次に、図3に示すように、リフローを行い、コンタクトホール14内に半田16aを充填させるとともに、当該半田16aをコンタクトホール14内の第1の銅箔11の上面に接合させる。この状態では、フラックス15は蒸発して無くなっている。次に、この時点ですべてのコンタクトホール14内に半田16aが充填されているか否かの検査を行い、半田16aが充填されていないコンタクトホール14があれば、それに対して半田を補填する。また、この時点で第1の絶縁層13の上面に半田ボール16が不要に残存している場合には、当該半田ボール16はボールの状態で第1の絶縁層13の上面に弱く付着しているので、当該半田ボール16を布等でこすって除去する。
【0010】
次に、図4に示すように、半田16aを含む第1の絶縁層13の上面に第2の銅箔17を熱圧着して積層する。次に、第2の銅箔17をパターニングし、図5に示すように、第1の絶縁層13の上面に第2の配線パターン17aを形成する。この場合、第1の銅箔11はフォトレジスト膜12によって覆われているので、エッチングされない。なお、図4に示す工程において、半田16aを含む第1の絶縁層13の上面に第2の銅箔17を導電性接着剤を介して積層した場合には、図5に示すパターニング後に、第1の絶縁層13の上面の第2の配線パターン17aが形成されていない領域に不要に残存する導電性接着剤をアッシングして除去するようにしてもよい。
【0011】
次に、図6に示すように、第2の配線パターン17aを含む第1の絶縁層13の上面にガラスクロスエポキシ樹脂フィルム等からなる第2の絶縁層18を熱圧着して積層し、フォトリソグラフィ法、レーザドリル法、プラズマドリル法等により、第2の絶縁層18の各所定の箇所に円柱状のコンタクトホール19を形成する。次に、上記と同様の工程を経ると、つまり、第2の絶縁層18のコンタクトホール19内における第2の配線パターン17a上にフラックスを塗布する工程、第2の絶縁層18のコンタクトホール19内に半田ボールを配置してリフローする工程、第2の絶縁層18上に第3の銅箔を熱圧着して積層する工程、第3の銅箔をパターニングする工程を経ると、図7に示すものが得られる。
【0012】
すなわち、第2の配線パターン17aを含む第1の絶縁層13の上面には、半田20aが充填されたコンタクトホール19を有する第2の絶縁層18および第3の配線パターン21aが形成されている。この状態では、第2の配線パターン17aと第3の配線パターン21aとは、第2の絶縁層18のコンタクトホール19内に充填された半田20aからなる導通部を介して接続されている。また、この場合も、第1の銅箔11はフォトレジスト膜12によって覆われているので、エッチングされない。
【0013】
次に、第1の銅箔11をパターニングし、図8に示すように、第1の絶縁層13の下面に第1の配線パターン11aを形成する。この状態では、第1の配線パターン11aと第2の配線パターン17aとは、第1の絶縁層13のコンタクトホール14内に充填された半田16aからなる導通部を介して接続されている。なお、第1の銅箔11のパターニングは、第3の銅箔のパターニングと同時に行うようにしてもよい。また、この状態では、3層配線基板となっているが、第1の銅箔11をパターニングする前に、上記と同様の工程を経ることにより、4層以上の配線基板を得ることもできる。4層以上の配線基板を得る場合には、第1の銅箔11のパターニングは最上の銅箔のパターニングと同時に行うようにしてもよい。
【0014】
このようにして得られたビルドアップ回路基板では、第1および第2の絶縁層13、18に形成されたコンタクトホール14、19内に充填された半田16a、20aにより、第1の配線パターン11aと第2の配線パターン17aとを接続する導通部および第2の配線パターン17aと第3の配線パターン21aとを接続する導通部を形成しているので、導通部の断面積がコンタクトホール14、19の孔径により決まり、このコンタクトホール14、19の孔径を10〜100μmφ程度とすることが可能であり、したがってより一層の高密度化を可能とすることができる。
【0015】
なお、上記実施形態では、図1に示す工程においてフラックス15を塗布し、図2に示す工程において半田ボール16を散布した場合について説明したが、これに限定されるものではない。例えば、図9に示すように、半田ボール転写板31に設けられた吸引孔32下に吸着された半田ボール16を第1の絶縁層13のコンタクトホール14内のみに転写して配置するようにしてもよい。この場合、フラックスは塗布しなくてもよい。
【0016】
また、図10に示すように、例えば図8に示す第1および第2の絶縁層13、18のコンタクトホール14、19の配置位置に対応する位置に吸引孔32を有する半田ボール転写板31を用いて半田ボール16を転写配置するようにしてもよい。この場合、例えば図2に示すように、第1の絶縁層13およびそのコンタクトホール14に対しては、第1の絶縁層13の上面に半田ボール16が不要に転写されて配置されるが、コンタクトホール14内にフラックス15を塗布した場合には、機械的振動やエアの吹き付け等により、第1の絶縁層13の上面に不要に配置された半田ボール16を除去するようにすればよい。一方、コンタクトホール14内にフラックスを塗布しない場合には、リフロー後に、第1の絶縁層13の上面にボールの状態で弱く付着している不要な半田ボール16を布等でこすって除去するようにすればよい。このようにすれば、多層配線基板であっても、半田ボール転写板31として共通のものを1つ用意すればよい。
【0017】
また、半田ボールを用いずに、スクリーン印刷法、転写印刷法、マルチノズル・ディスペンサ法、インジェクション法、メタルジェット法等により、溶融半田や半田ペースト等の流動性半田を塗布し、リフローして、絶縁層のコンタクトホール内に半田を充填するようにしてもよい。これらの場合、半田を絶縁層の上面に塗布すると、非ボール状に塗布されるが、リフロー後では、表面張力によりボール状となって絶縁層の上面に弱く付着するので、布等でこすって除去することができる。したがって、これらの場合も、例えばスクリーンマスクとして共通のものを1つ用意するようにしてもよい。また、流動性半田を塗布してリフローすることにより、絶縁層のコンタクトホール内に半田を自立的に充填しているので、スクリーン印刷法等に要求される精度をある程度緩和することができる。
【0018】
また、上記実施形態では、例えば図4に示すように、半田16aを含む第1の絶縁層13の上面に第2の銅箔17を熱圧着して積層し、次いで第2の銅箔17をパターニングし、図5に示すように、第1の絶縁層13の上面に第2の配線パターン17aを形成した場合について説明したが、これに限定されるものではない。例えば、図6を参照して説明すると、コンタクトホール19を有しない第2の絶縁層18の下面に第2の配線パターン17aが形成されたものを用意し、図3に示す工程後に、図3に示すものの上面にこの用意したものを熱圧着して積層し、次いで図6に示すように、第2の絶縁層18の各所定の箇所にコンタクトホール19を形成するようにしてもよい。
【0019】
さらに、上記実施形態では、図1に示すように、第1の銅箔11の下面にフォトレジスト膜12を設け、第1の銅箔11の上面に第1の絶縁層13を熱圧着して積層した場合について説明したが、これに限定されるものではない。例えば、図示していないが、ガラスクロスエポキシ樹脂等からなるベース基板の上面に第1の配線パターンを形成し、その上に第1の絶縁膜を熱圧着して積層するようにしてもよい。また、ベース基板の上面に、下面に第1の配線パターンが形成された、コンタクトホールを有しない第1の絶縁層を熱圧着して積層するようにしてもよい。また、上下の配線パターンを導通する部材としては、半田ボール以外に、樹脂の表面を導電材料で被覆した導電粒子でもよく、その場合には、金属フィルムを熱圧着する際に導電粒子を弾性変形して上下の配線パターンを導通するものである。
【0020】
【発明の効果】
以上説明したように、この発明によれば、絶縁層に形成されたコンタクトホール内に充填された半田等により、上下の配線パターンを接続する導通部を形成しているので、導通部の断面積がコンタクトホールの孔径により決まり、このコンタクトホールの孔径を10〜100μmφ程度とすることが可能であり、したがってより一層の高密度化を可能とすることができる。
【図面の簡単な説明】
【図1】この発明の一実施形態におけるビルドアップ回路基板の製造に際し、当初の工程を示す断面図。
【図2】図1に続く工程の断面図。
【図3】図2に続く工程の断面図。
【図4】図3に続く工程の断面図。
【図5】図4に続く工程の断面図。
【図6】図5に続く工程の断面図。
【図7】図6に続く工程の断面図。
【図8】図7に続く工程の断面図。
【図9】半田ボールの配置方法の他の例を説明するために示す断面図。
【図10】半田ボールの配置方法のさらに他の例を説明するために示す断面図。
【図11】従来のビルドアップ回路基板の一例の製造に際し、当初の工程を示す断面図。
【図12】図11に続く工程の断面図。
【図13】図12に続く工程の断面図。
【図14】図13に続く工程の断面図。
【符号の説明】
11 第1の銅箔
11a 第1の配線パターン
12 フォトレジスト膜
13 第1の絶縁層
14 コンタクトホール
15 フラックス
16 半田ボール
16a 半田(導通部)
17 第2の銅箔
17a 第2の配線パターン
18 第2の絶縁層
19 コンタクトホール
20a 半田(導通部)
21a 第3の配線パターン

Claims (3)

  1. 第1の金属フィルムの下面にフォトレジスト膜を形成する第1の工程と、
    前記第1の金属フィルムの上面にコンタクトホールを有する第1の絶縁層を形成する第2の工程と、
    前記コンタクトホール内に、前記コンタクトホール内を充填するに必要な体積を有する半田ボールを配置する第3の工程と、
    熱圧着により前記第1の絶縁層上に第2の金属フィルムを積層する第4の工程と、
    前記第2の金属フィルムをパターニングして前記第1の絶縁層上に第2の配線パターンを形成する第5の工程と、
    前記第5の工程の後、配線パターン上にコンタクトホールを有する絶縁膜を形成し、前記コンタクトホール内に半田ボールを配置し、前記絶縁層上に熱圧着により金属フィルムを積層し、前記金属フィルムをパターニングして配線パターンを形成する工程を少なくとも1回繰り返す第6の工程と、
    第6の工程の後、前記第1の金属フィルムをパターニングして第1の配線パターンを形成する第7の工程と、
    を具備することを特徴とするビルドアップ回路基板の製造方法。
  2. 請求項1に記載の発明において、前記第3の工程は、前記コンタクトホール内にフラックスを塗布する工程を含むことを特徴とするビルドアップ回路基板の製造方法。
  3. 請求項1に記載の発明において、前記第4の工程は、前記コンタクトホール内に半田ボールを配置した後、前記絶縁膜上に熱圧着により金属フィルムを積層する前に前記半田ボールをリフローにより溶融する工程を含むことを特徴とするビルドアップ回路基板の製造方法。
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JP2011165996A (ja) * 2010-02-12 2011-08-25 Sumitomo Bakelite Co Ltd 半導体装置の製造方法
JP2012028461A (ja) * 2010-07-21 2012-02-09 Fujikura Ltd 配線板及びその製造方法
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