JP4294973B2 - 液晶表示装置及びその駆動方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は液晶表示装置に関し、さらに詳しくは動的キャパシタンス補償(DCC:dynamic capacitance compensation)方法の適用により、解像度が向上したデュアル入力モード液晶表示装置に関する。
【0002】
【従来の技術】
最近、パソコンやテレビなどの軽量化及び薄形化によって表示装置分野にも軽量化及び薄形化が要求されている。このような要求を充足させるために陰極線管(CRT:cathode-ray tube)の代りに液晶表示装置(LCD:liquid crystal display)のようなフラットパネル表示装置(flat panel display)が開発されて様々な分野において実用化されている。
【0003】
液晶表示装置では、二枚の基板の間に注入されている異方性誘電率を有する液晶物質に電界を印加し、この電界の強さを時間と基板上の位置に応じて調節することにより基板を透過する光の量を制御し、所望の画像(image)に対する表示を行う。
【0004】
このような液晶表示装置は、現在ノートブックコンピュータだけでなく、デスクトップ(desktop)コンピュータでもその使用が拡大している。現在のコンピュータユーザらは、発展したマルチメディア環境でコンピュータを利用して動映像を視聴しようとする欲求を持っている。このような要求を充足させるためには、液晶表示装置の応答速度向上が必要である。
【0005】
液晶表示装置の応答速度を向上させるための方法として、動的キャパシタンス補償(以下、"DCC"とする)方法が知られている。次に前記DCC法について詳細に説明する。
【0006】
前記DCC法は、任意の画素に対する直前フレームの階調値と現在フレームでの階調値を比較し、その差よりも更に大きな値が直前フレームの階調値に加えられるようにRGBデータの処理を行うことである。一般に、1フレームの持続時間は16.7msecである。任意の画素で液晶物質両端に電圧が加えられる時、液晶物質が応答するのには時間がかかる。したがって、意図する階調値が表現されるためには時間遅延が必然的である。前記DCC法は元来の階調値よりさらに大きな値が画素に印加されるようにして、このような時間遅延を最少化するための技術である。
【0007】
図1には従来のシングル入力モード液晶表示装置でDCC法が実現された例が示されている。図1に示されたハードウェアはDCC処理部であって、液晶表示装置のタイミング制御部に内蔵されている。
【0008】
図1に示すDCC処理部の構成はデータ処理ブロックの一部であって、液晶表示装置のタイミング制御部内に位置する。ここで、シングル入力モードとは1クロック当り1つのデータを伝送する伝送モードを言う。また、デュアル入力モードとは1クロック当り2つのデータを伝送するもので、シングル入力モードよりクロック周波数を1/2に減少させることができる長所がある。したがって、前記デュアル入力モード伝送方式は1クロック毎に偶数及び奇数画像データを同時に伝送する。なお、図1の場合には、画像データがフレームデータであり、クロックがフレーム同期信号であって、NTSC方式のTVでは各々フィールドデータと垂直同期信号に対応させることが可能である。またデュアル入力モードとしては、前記のように、クロックとともに奇数画像データと偶数画像データが同時に並列回線により入力される方式の他に、時分割で1回線により直列入力する方式も考えられる。
【0009】
図1のDCC処理部はDCCブロック11、メモリ制御器12及び2つのフレームメモリA13、フレームメモリB14で構成される。
【0010】
前記DCCブロック11には外部のグラフィックソース(図示せず)から現在フレームデータが入力されるとともに、メモリ制御器12から直前フレームデータが入力される。この直前フレームデータはフレームメモリB14に蓄積されていたものである。DCCブロック11は、現在フレームデータと直前フレームデータとを比較し、その比較結果によって内蔵されているルックアップテーブル(LUT:look-up table)に記憶されているDCC変換データ群から1つを選択して出力する。ルックアップテーブルには、現在フレームデータ及び直前フレームデータに対する最適のDCCデータが予め設定されている。一方、入力される現在フレームデータは、メモリ制御器12を介してフレームメモリA13にも記憶される。上述のように、従来のシングル入力モード液晶表示装置にDCC法を適用する場合には、現在フレームデータと直前フレームデータとを蓄積するための2つのフレームメモリA,Bが必要である。通常、解像度の低いVGA(Video Graphics Array)、WXGA解像度ではシングル入力モードの液晶表示装置でも実現できるが、SXGA(Super eXtended Graphics Array; 1280×1024ピクセル)解像度以上の場合には、液晶パネルのデータラインの数が大幅に増加するため、データ処理に必要なクロック周波数が高くなりすぎる。したがって、このような場合にはデュアル入力モード伝送方式を採択しなければならない。
【0011】
図2にはデュアル入力モード液晶表示装置に従来型DCC法を適用した例が示されている。図2に示されたハードウェアはDCC処理部であって、液晶表示装置のタイミング制御部に内蔵されている。
【0012】
図2によると、DCC処理部は、偶数画像データと奇数画像データを各々独立して並列処理するために、2つの同形式ブロックで構成され、各ブロックの構成は図1のDCC処理部と同一である。つまり、現在フレーム偶数画像データを処理するために、DCCブロック21、メモリ制御器22、フレームメモリC23及びフレームメモリD24が使用され、現在フレーム奇数画像データを処理するために、DCCブロック31、メモリ制御器32、フレームメモリA33及びフレームメモリB34が使用される。
【0013】
前記図2に示すように、デュアル入力モード液晶表示装置に従来型DCC法を適用する場合には、4つのフレームメモリA〜Dが必要である。そのため、フレームメモリを増加させなければならないという問題点がある。データを処理するのに必要な、このようなフレームメモリが増加する問題点を解決するために、高解像度の液晶表示装置でもシングル入力モードが採択される場合、タイミング制御部内部でデータを処理するクロック周波数を増加させる方法が考えられる。しかし、この方法では、データ処理時に高周波数による電磁気障害(EMI)の問題が発生し、また、EMIの抑制のためにタイミング制御部とフレームメモリとの間にフィルター素子を追加構成しなければならない。このような場合タイミング制御部を実装するための印刷回路基板面積が増加して製品の原価上昇を招く。
【0014】
【発明が解決しようとする課題】
本発明は先に説明した技術的背景から導出されたものであって、データ処理のためのクロック周波数を増加させずに、従来のシングル入力モードの液晶表示装置と同数のフレームメモリを使用するデュアル入力モードの液晶表示装置を提供することにその目的がある。
【0015】
【課題を解決するための手段】
前記目的を達成するための本発明の液晶表示装置は、高解像度のデュアル入力モード液晶表示装置にDCC法を適用する場合に、液晶画面を構成する画素のうち所定の方法によって決められた半分の画素に対してDCC法を適用する。具体的には、本発明の液晶表示装置は、
・複数のゲートライン及び複数のデータラインと、
・前記ゲートラインと前記データラインとの交差により形成される各領域に形成された画素を有する液晶パネルと、
・前記ゲートラインを順次に走査するための信号を印加するゲート駆動部と、
・外部のグラフィックソースから入力される画像データに応じ、前記各画素に印加するための階調電圧を選択して前記データラインに出力するソース駆動部と、
・タイミング制御部と、
を含む。
前記タイミング制御部は、
・前記画像データのうちの一部のデータに対してだけDCC法を適用するDCC処理部と、
・前記DCC処理部でDCC変換されたデータが前記ソース駆動部で処理可能なようにデータフォーマットを変換するタイミング再分配ブロックと、
・画面表示動作に必要な制御信号を生成する制御信号生成ブロックと、
を有している。
【0016】
前記のように構成される本発明の液晶表示装置では液晶画面の一部、より具体的には、適切に選定された約半数の画素に対してだけDCC法が適用されるようにして、フレームメモリを2個だけ使用してデュアル入力モードの解像度を有する液晶表示装置にDCC法を円滑に適用することができる。ここで、前記の約半数とは全画素数が奇数の場合の半数、又は全画素の内の有効画面の画素数の半数を含む
【0017】
また、タイミング制御部のフレームメモリでデータを処理するのに必要なクロック信号の周波数がタイミング制御部に入力されるクロック信号の周波数と同一であっても構わないので、たとえば入力クロックのタイミングを調整しただけのクロックで処理しても、電磁波障害を増加させる要因を発生させない。
【0018】
本発明の特徴によると、液晶画面の半分の画素に対してDCC法を適用するための様々なパターンが提供される。
【0019】
これまで説明してきた本発明の目的、技術的構成及びその効果は下記の実施例に関する説明からより明白になる。
【0020】
【発明の実施の形態】
以下、添付図面を参照して本発明の好ましい実施例を詳細に説明する。
【0021】
図3には本発明を適用する液晶表示装置の全体構成が示されている。
【0022】
図3に示されているように、液晶表示装置は、液晶パネル1、ゲート駆動部2、ソース駆動部3、電圧発生部4及びタイミング制御部5を含む。
【0023】
図3には詳細構造が示されていないが、液晶パネル1は複数のゲートラインとこれに交差する複数のデータライン、各ゲートラインと各データラインとが交差する各領域に形成された画素で構成される。ゲートラインが順次走査されるたびに、画面表示のためのアナログ電圧(階調電圧という)がデータラインを経て対応する画素に印加される。
【0024】
タイミング制御部5は、DCC処理部51、タイミング再分配ブロック52及び制御信号生成ブロック53を含んで構成される。 タイミング制御部5には、外部のグラフィックソースから、RGBデータ、データイネーブル信号(DE)、同期信号(SYNC)及びクロック信号(CLK)が入力される。RGBデータは、タイミング制御部5のDCC処理部51に入力されてDCC変換が行われる。その次に、DCC変換されたデータは、タイミング再分配ブロック52に入力され、ソース駆動部3に合うようにデータフォーマットが変換される。タイミング再分配ブロック52で処理されたデータは、ソース駆動部3に提供される。一方、制御信号生成ブロック53では データイネーブル信号(DE)、同期信号(SYNC)及びクロック信号(CLK)を利用して表示動作を制御するための多様な制御信号が生成され、これら制御信号は液晶表示装置の各構成要素に伝送される。
【0025】
電圧発生部4は、ゲートラインを走査するためのゲートオン/オフ電圧を生成してゲート駆動部2に出力する。また電圧発生部4は、基準アナログ電圧をソース駆動部3内部の階調電圧発生部(図示せず)に出力する。ソース駆動部3は、タイミング制御部5から伝送されたRGBデータに応じてそれに見合う階調電圧を生成し、液晶パネル1に印加する。
【0026】
本発明は、液晶表示装置のタイミング制御部5にDCC法を適用することにおいて、液晶画面の全画素に対してDCC法を適用することなく、予め決められた約半分の画素に対してだけDCC法を適用する。本発明の第1〜第4実施例はDCC法を適用する画素のパターン(画素の組み合わせ)をどのように構成するかによって区分される。
【0027】
[第1実施例]
まず、図4〜図6を参照して本発明の第1実施例を説明する。
【0028】
図4には、本発明の第1実施例を説明するための画素処理・非処理パターンが示されている。図5には、本発明によるDCC適用時及びDCC非適用時の、また、その平均値としての輝度レベルを表示した曲線が示されており、図6には本発明の第1実施例を実現するための液晶表示装置のDCC処理部に対する構成が詳細に示されている。
【0029】
図4によれば、本発明の第1実施例は1x1(=1列*1行)パターンを単位として適用パターンと非適用パターンを混在させる新規なDCC法を適用する技術である。具体的には、奇数行では奇数番目画素のデータだけDCC法を適用し、偶数行では偶数番目画素のデータだけDCCを適用する技術である。したがって、RGBデータの奇数データと偶数データが同時にタイミング制御部に入力されるデュアル入力モードである場合にも、前記奇数データと偶数データのうちの一方に対してだけDCC法を適用することが可能になる。
【0030】
したがって、本実施例は次のような長所を有する。
【0031】
第一に、タイミング制御部5で奇数データと偶数データのうちの一方に対してだけDCC法が適用されるので、デュアル入力モードの液晶表示装置にDCC法が適用されても、シングル入力モード液晶表示装置の場合と同様に2つのフレームメモリだけでDCCを実現することができる。
【0032】
第二に、タイミング制御部5のフレームメモリでRGBデータを伝送するのに使用されるクロック周波数と、液晶表示装置のメインクロック周波数とを一致させて使用できる。
【0033】
第三に、全てのRGBデータの中で約半分の画像データにだけDCC法を適用するので、フレームメモリに記憶するデータも約半分に減少し、必要なメモリ容量が約半分に減少する。
【0034】
一方、図5に示すように、本発明では全ての画像データに対してDCC法を適用することなく、約半分の画像データに対してだけDCC法を適用するので、DCC適用時及び非適用時の平均応答速度によって画面を表示する。
【0035】
したがって、シングル入力モードの解像度を有する液晶表示装置でDCC法が適用される時のルックアップテーブル値よりさらに大きな値を適切に選択することによって、前記平均輝度曲線の目標レベルが調整できる。つまり、従来のシングル入力モードの解像度を有する液晶表示装置では、全ての画素に対してDCC法を適用して図5の平均輝度曲線と同じ曲線を得ていたが、本発明では全ての画像データの約半分に対してだけDCC法を適用しても、DCC適用の時のルックアップテーブル値を適切に選択することによって、同様の結果が得られる。
【0036】
次に、図6を参照し、本発明の第1実施例を実現するための液晶表示装置のDCC処理部51について説明する。先に図4について説明したように、本発明の第1実施例では奇数行では奇数データに対してだけDCC法が適用され、偶数行では偶数データに対してだけDCC法が適用される。
【0037】
図6に示されているように、本発明の第1実施例によるDCC処理部5は、下記a)〜g)を含んで構成される。
a)現在フレームの偶数データ及び奇数データを同時に受け入れ、偶数データと奇数データをDCC適用の可否によって分配する分配手段として作用する2つのマルチプレクサ611、612、
b)マルチプレクサ611の出力端に連結されたバイパスブロック621、
c)マルチプレクサ612の出力端に連結されたDCCブロック631、
d)バイパスブロック621及びDCCブロック631の出力を同時に受け入れ、バイパスブロック621及びDCCブロック631の出力を変換奇数データ及び変換偶数データに合成する合成手段として作用する2つのマルチプレクサ651、652、
e)マルチプレクサ612の出力を受け入れ、かつDCCブロック631に直前フレームデータを提供するメモリ制御器661、
f)メモリ制御器661によってアクセス可能なように連結されてDCC法が適用される現在フレームデータと直前フレームデータを各々記憶するフレームメモリA671、フレームメモリB672、
g)各マルチプレクサ611、612、651、652を制御するためのラインカウンタ641。
【0038】
動作が始まれば、RGBデータがタイミング制御部5に入力されて本発明の第1実施例によるDCC処理部51に到達する。RGBデータは、現在フレームの偶数データ及び奇数データで構成される。ここで、第1実施例における偶数データとは、液晶画面を構成する各行の偶数番目画素を表示するためのデータであり、奇数データとは各行の奇数番目画素を表示するためのデータである。
【0039】
現在偶数データ及び奇数データは、それぞれマルチプレクサ611、612に同時に入力される。前記マルチプレクサ611、612は、現在フレームの行位置情報を提供するラインカウンタ641の出力に応じ、偶数データと奇数データのうちのいずれかを各々選択する。現在フレームの行位置情報とは、フレームデータが偶数行に位置しているか奇数行に位置するかに対する情報である。先に説明したように、本発明の第1実施例では奇数行の奇数データ及び偶数行の偶数データに対してだけDCC法が適用される。したがって、現在フレームデータが奇数行である場合、奇数データがDCCブロック631に入力され、偶数データがバイパスブロック621に入力される。逆に、現在フレームデータが偶数行である場合、奇数データがバイパスブロック621に入力され、偶数データがDCCブロック631に入力されなければならない。マルチプレクサ611は、現在フレームデータの中でバイパスブロック621に入力するデータを選択する。マルチプレクサ612は、現在フレームデータの中でDCCブロック631に入力するデータを選択する。
【0040】
バイパスブロック621では、DCCブロック631でDCC法が行われる間、一時的にデータが遅延させられる。マルチプレクサ612から出力されたデータは、DCCブロック631に入力される一方、メモリ制御器661を通じてフレームメモリA671に蓄積される。また、メモリ制御器661の制御によってフレームメモリB672に蓄積されていた直前フレームのDCC適用データは、DCCブロック631に送られる。一方、フレームメモリA671に蓄積されていた現在フレームのDCC適用データは、メモリ制御器661によってフレームごとにフレームメモリB672に移される。DCCブロック631では現在フレームデータと直前フレームデータとを受け取り、この両入力に対するDCC法が行われる。DCC変換値は現在フレームデータと直前フレームデータとによって液晶の反応速度を最大化させるために予め設定された値である。
【0041】
バイパスブロック621とDCCブロック631に各々連結されたマルチプレクサ651は、DCC適用されたデータとバイパスされたデータとを偶数データと奇数データに再び整列するためのものである。図4の画素構成で第1行を例として説明すれば、現在フレームの奇数データはDCCブロック631によってDCC適用され、現在フレームの偶数データはバイパスブロック621によって所定時間遅延させられる。したがって、マルチプレクサ651は、DCCブロック631とバイパスブロック621の出力を受け取り、バイパスブロック621の出力を選択した後、変換偶数データとして提供する。マルチプレクサ652は、前記DCCブロック631とバイパスブロック621の出力を受け取り、DCCブロック631の出力を選択した後、変換奇数データとして提供する。各マルチプレクサ651、652の選択動作は、ラインカウンタ641から出力される現在フレームの行位置情報によって制御される。もし、図4の画素パターンで第2行のデータが入力される場合には、偶数データがDCCブロック631によってDCC処理され、奇数データはバイパスブロック621によって所定時間遅延させられる。したがって、マルチプレクサ651は、DCCブロック631の出力を選択して変換偶数データとして提供し、マルチプレクサ652はバイパスブロック621の出力を選択して変換奇数データとして提供する。
【0042】
結果的に、第1実施例によるDCC処理部では、全ての画像データの約半分に対してだけDCC法を適用することによって、SXGA級以上の解像度を実現しなければならないデュアル入力モード液晶表示装置に2つのフレームメモリを用いてDCC法を適用することができる。第1実施例によるDCC処理部51ではシングル入力モードでのクロック周波数と同じクロック周波数を使用するので、電磁波障害の増加を抑制することができる。このような技術的特徴は、マルチプレクサ、ラインカウンタ及びバイパスブロックを簡単に構成することによって実現できる。
【0043】
[第2実施例]
次に、図7及び図8を参照し、本発明の第2実施例によるDCC処理部について説明する。
【0044】
図7(a)、(b)には本発明の第2実施例を示す画素パターンが各々示されている。図8には、本発明の第2実施例を実現するための液晶表示装置のDCC処理部51の構成が詳細に示されている。
【0045】
本発明の第2実施例では、図7(a)を参照すれば、2x1(=2列*1行)パターン方式でDCCを適用する。具体的に、第1行では2つの画素を単位として数え、偶数番目データに対してだけDCCを適用し、第2行では2つの画素を単位として数え、奇数番目データに対してだけDCCを適用する。もちろん、このような適用基準とは反対の基準でも適用できることは自明である。また、連続する2つの画素の中で1つに対してだけDCC法を適用する。本発明の第2実施例では、連続する2つの画素単位で偶数データまたは奇数データが交互に選択され、行が変われば前記選択順序も変わる。全体画面を観察すれば、1つの画面を構成する全ての画素の半分に対してDCC法が適用されることが分かる。
【0046】
図7(b)の画素パターンでは2x2(=2列*2行)パターンでDCCを適用する技術を示している。いくつの行単位でこのような規則を適用するかということは簡単な設計変更を通じて当業者が容易に変更できる。
【0047】
図8に示すDCC処理部51は、本発明による第2実施例を実現したものである。
【0048】
図8を参照すれば、本発明の第2実施例によるDCC処理部51は、ラインカウンタの代りにライン/画素カウンタ841を設けているという点で第1実施例によるDCC処理部51と異なる。つまり、ライン/画素カウンタ841は、入力される現在フレームデータの行と画素の位置を検出し、ライン/画素カウンタ841の出力によってマルチプレクサ811、812、851、852の選択動作が制御される。
【0049】
図7(a)に示す画素パターンに対して、例えば、ライン/画素カウンタ841は各行をカウントするとともに、同一行の連続する2つの画素単位でカウントする。マルチプレクサ811、812は、ライン/画素カウンタ841のカウント情報に基づいて連続する2画素の奇数データと偶数データを交互に選択し、連続する2画素をバイパスブロック821またはDCCブロック831に分配する。より具体的には、図7(a)の奇数行の2画素がライン/画素カウンタ841によってカウントされれば、奇数データであればマルチプレクサ811によって選択されてバイパスブロック821に伝送され、偶数データであればマルチプレクサ812により選択されてDCCブロック831に伝送される。偶数行の2画素では、奇数データであればマルチプレクサ812により選択されてDCCブロック831に伝送され、偶数データであればマルチプレクサ811によって選択されてバイパスブロック821に伝送される。
出力側では、2つのマルチプレクサ851、852がライン/画素カウンタ841のカウント情報によってバイパスブロック821とDCCブロック831の出力を選択してフレームデータを再構成する。図7(a)の画素パターンに対して、上記のように、奇数行の2画素の奇数データはバイパスブロック821で処理され、偶数データはDCCブロック831で処理される。したがって、マルチプレクサ851はこのようなライン/画素カウント情報によってDCCブロック831の出力を選択し、変換偶数データを提供する。また、マルチプレクサ852は、バイパスブロック821の出力を選択し、変換奇数データを提供する。偶数行の場合は、マルチプレクサ851がバイパスブロック821の出力を選択し、マルチプレクサ852がDCCブロック831の出力を選択する。
【0050】
図7(b)の画素パターンは図7(a)の画素パターンに対して2行単位でDCC法を適用すれば実現できる。したがって、図8のDCC処理部でライン/画素カウンタ841が2行単位でカウントを行い、これにより各マルチプレクサ811、812、851、852の選択動作が制御される。表現を変えると、画素の組み合わせパターンの列と行を考えて、パターン列とパターン行を、第1実施例の画素列と画素行の様に扱えばよい。
【0051】
図8に示されたDCC処理部51の残りの構成要素はその機能と連結関係が第1実施例のDCC処理部51の構成要素と同一である。
【0052】
先に説明した第2実施例は、全体画面のうちの半分の画素に対してDCC法が適用できる種々の例を提供するということに特徴がある。このような第2実施例に係る液体表示装置は、前記第1実施例と同様の作用効果を奏する。
【0053】
[第3実施例]
次に、図9〜図12を参照し、本発明の第3実施例によるDCC処理部を説明する。
【0054】
図9(a)、(b)は、本発明の第3実施例を説明するための画素パターンをそれぞれ示す。図10は、本発明の第3実施例でのデータ入出力関係を示す。図11は、本発明の第3実施例でのデータ処理の流れの一例を示す。図12は、本発明の第3実施例によるDCC処理部の詳細な構成を示す。
【0055】
本発明の第3実施例では、連続する2つの画素単位でDCC適用とDCC非適用が交互に繰り返されるということが特徴がある。上述したように、本発明はSXGA級以上の高解像度が要求されるデュアル入力モード液晶表示装置に関し、連続する2つの画素単位で前記方法を適用するためには同時に入力される偶数データと奇数データ全てに対してDCC法が適用されなければならない。幸いに、連続する2つの画素単位でDCC適用と非適用が繰り返されるので、最初2つの画素に対してDCC法が適用される場合には、その次の2つの画素に対してはDCC法が適用されない。したがって、本発明の第3実施例ではDCC法を適用しなければならない2つの画素のうちの1つは時間的に遅延させて、次の2つの画素(DCC非適用)に対するデータが入力される時、前記遅延させられた画素のデータに対してDCC法が行なわれるようにする。
【0056】
図9(a)の画素パターンは、2つの画素単位でDCC適用と非適用が交互に繰り返されると共に、1行単位でDCC適用と非適用の順序が変更されることを示す。つまり、1行では最初2つの画素に対してDCC法が適用されるが、その次の行では最初2つの画素に対してDCC法が適用されない。図9(b)の画素パターンは上記のDCC適用と非適用の順序変更が2行単位で行われることを示す。
【0057】
図10は図9(a)の第1行の入力データ及び出力データの関係を示している。図10で数字は画素の位置を示す。図10を参照すれば、入力データの中で1、2、5、6番目データに対してはDCC法が適用されなければならない。図10の出力データを得るためのデータ処理過程が図11に示されている。図11では、DCC法を適用するのに2クロックが使用されると仮定している。
【0058】
図11によれば、同時に入力される1、2番目画素のデータに対しては全てDCC法が適用されなければならない。まず、1番目の画素のデータに対してDCC法が適用されて、2番目画素のデータは1クロック遅延させられた後、DCC法が適用される。このことは、その次の2つの画素、つまり3、4番目の画素のデータに対してはDCC法が適用されないので可能である。5、6番目の画素のデータには、前記1、2番目画素のデータに対する処理過程が繰り返される。
【0059】
図12には、第3実施例によるDCC処理部51の構成が詳細に示されている。
【0060】
図12に示されているように、第3実施例によるDCC処理部51は基本的にバイパスブロック931、DCCブロック934、メモリ制御器961及び2つのフレームメモリA971、フレームメモリB972を含む。
【0061】
入力側には、偶数データと奇数データを2画素単位でDCCブロック934またはバイパスブロック931に分配するためのマルチプレクサ911が設けられている。ライン/画素カウンタ912は、前記マルチプレクサ911が2画素単位で選択できるように2画素単位の行/画素カウント情報を提供する。
同様に、出力側には、バイパスブロック931とDCCブロック934の出力を変換偶数データと変換奇数データとして再構成するためのマルチプレクサ951が設けられている。ライン/画素カウンタ952は、マルチプレクサ951の選択動作を制御するために2画素単位の行/画素カウント情報を提供する。図9(a)の画素パターンでは1行単位でDCC適用と非適用の順序変更が行われ、図9(b)の画素パターンでは2行単位で前記順序変更が行われる。1行または2行単位で順序変更をすることはライン/画素カウンタ912、952の内部設定を変更することによって容易に実現できる。ライン/画素カウンタ912とライン/画素カウンタ952とは共通に使用することも可能である。
【0062】
一方、マルチプレクサ911の出力は、DCCブロック934に入力される前に、マルチプレクサ933を通る。マルチプレクサ911の2つの出力のうちの1つは、遅延器921によって1クロック遅延された後にマルチプレクサ933に入力され、他の1つは直ちにマルチプレクサ933に入力される。マルチプレクサ933は、ライン/画素カウンタ932から提供される行/画素カウント情報に基づき、遅延されていない入力を先に選択してDCCブロック934に出力し、その次に1クロック遅延された入力を選択してDCCブロック934に出力する。ライン/画素カウンタ932は、DCC法が適用される2つの画素の中でどれに対して先にDCC法を適用するかを決定するための行/画素カウント情報を提供する。
同様に、DCCブロック934の出力端では、先にDCC法が適用された画素のデータが遅延器941によって1クロック遅延させられる。したがって、マルチプレクサ935は、先にDCC法が適用された画素を選択し、遅延器941に出力する。先に説明した以外の他の構成要素は、第1実施例で説明したものと同じ構成を有し、その動作も同様である。第3実施例に係る液晶表示装置は、前述した第1実施例と同様の作用効果を奏する。
【0063】
[第4実施例]
次に、図13を参照して本発明の第4実施例を説明する。
【0064】
図13(a)、(b)は、本発明の第4実施例を示す画素パターンを示す。前記第4実施例の画素パターンは、前記第2実施例と第3実施例の画素パターンを混合したものである。前記第4実施例に示されたような画素パターンに対してDCC法を適用するためのDCC処理部51は、前記図11に示す第3実施例によるDCC処理部51の内部ハードウェアを多少変更すれば容易に得られる。
【0065】
前記図13(a)を参照すれば、縦方向にDCC法が適用される画素の間に3つ以上のDCC非適用画素が存在することが見受けられる。DCC適用画素の間にDCC非適用画素があまり多くなれば、集まっているDCC非適用画素が帯の形状で表示されるおそれがある。したがって、DCC非適用画素の数を4つ以下に制限することが視認性維持のために有用である。第4実施例にかかる液晶表示装置は、前述した第1実施例と同様の作用効果を奏する。
【0066】
【発明の効果】
以上説明したように、全ての画像データのおおむね半分に対してだけDCC法を適用することにより、2つのフレームメモリだけを使用してSXGA級以上の高解像度が要求されるデュアル入力モード液晶表示装置にDCC法を円滑に適用することができる。また、シングル入力モードの液晶表示装置で使用されるクロック周波数と同一のクロック周波数をデュアル入力モードの液晶表示装置で使用できるので、EMIを改善するためにタイミング制御部とフレームメモリの間に他の構成要素を追加する必要がない。また、前記技術的特徴はマルチプレクサ、ラインカウンタ及びバイパスブロックを構成することによって簡単に実現できる。
【図面の簡単な説明】
【図1】従来のシングル入力モード液晶表示装置でDCC法が実現された例を示した図面。
【図2】従来のデュアル入力モード液晶表示装置でDCC法が実現された例を示した図面。
【図3】本発明による液晶表示装置の全体構成を示した図面。
【図4】本発明の第1実施例を説明するための画素処理・非処理パターンを示した図面。
【図5】本発明の原理を説明するための輝度曲線を示した図面。
【図6】本発明の第1実施例を実現するための液晶表示装置DCC処理部の構成を詳細に示した図面。
【図7】(a),(b)本発明の第2実施例を説明するための画素処理・非処理パターンを示した図面。
【図8】本発明の第2実施例を実現するための液晶表示装置DCC処理部の構成を詳細に示した図面。
【図9】(a),(b)本発明の第3実施例を説明するための画素処理・非処理パターンを示した図面。
【図10】本発明の第3実施例でのデータ入出力関係を示した図面。
【図11】本発明の第3実施例でのデータ処理流れを示した図面。
【図12】本発明の第3実施例を実現するための液晶表示装置DCC処理部の構成を詳細に示した図面。
【図13】(a),(b)本発明の第4実施例を説明するための画素処理・非処理パターンを示した図面。
【符号の説明】
1 液晶パネル
2 ゲート駆動部
3 ソース駆動部
4 電圧発生部
5 タイミング制御部
11、21、31 DCCブロック
12、22、32 メモリ制御器
13、14、23、24、33、34 フレームメモリ
51 DCC処理部
52 タイミング再分配ブロック
53 制御信号生成ブロック
611、612、651、652 マルチプレクサ
621 バイパスブロック
631 DCCブロック
641 ラインカウンタ
661 メモリ制御器
671、672 フレームメモリ
Claims (17)
- 複数のゲートライン及び複数のデータラインと、
前記ゲートラインと前記データラインとが交差する領域に形成された画素を有する液晶パネルと、
前記液晶パネルのゲートラインを順次走査するための信号を印加するゲート駆動部と、
画像データに応じて前記液晶パネルの各画素に印加するための階調電圧を選択して出力するソース駆動部と、
DCC処理部、タイミング再分配ブロック及び制御信号生成ブロックを有するタイミング制御部とを備え、
前記DCC処理部は、外部のグラフィックソースから入力される画像データのうちの一部データに対してだけ動的キャパシタンス補償(DCC:dynamic capacitance compensation、以下DCCという)を適用し、
前記タイミング再分配ブロックは、前記DCC処理部でDCC変換されたデータが前記ソース駆動部で処理可能となるように、データフォーマットを変換し、
前記制御信号生成ブロックは、画面表示動作に必要な制御信号を生成する、
液晶表示装置。 - 前記DCC処理部は、前記画像データによって表現される液晶画面の奇数行では奇数データに対してだけDCCを適用し、偶数行では偶数データに対してだけDCCを適用する、請求項1に記載の液晶表示装置。
- 前記DCC処理部は前記画像データによって表現される液晶画面の奇数行では偶数データに対してだけDCCを適用し、偶数行では奇数データに対してだけDCCを適用する、請求項1に記載の液晶表示装置。
- 前記DCC処理部は、
DCC法を適用するデータが入力されれば、現在フレームデータと直前フレームデータを比較してルックアップテーブルから対応する変換データを出力するDCCブロックと、
前記DCC法が適用される間に、入力データを遅延させるバイパスブロックと、
画像データの奇数データと偶数データを各々受け入れ、これらデータの行位置情報に基づき、前記奇数データと偶数データとを前記DCCブロック及び前記バイパスブロックに分配する分配手段と、
前記DCCブロックとバイパスブロックとで処理されたデータを各々受け入れ、これらデータの行位置情報によって前記DCCブロックまたは前記バイパスブロックの出力を選択して変換偶数データと変換奇数データとを出力する合成手段と、
前記画像データが示す液晶画面の行の数をカウントして、前記分配手段と前記合成手段に行位置情報を提供するラインカウンタと、
現在フレームデータと直前フレームデータを各々蓄積するための2つのフレームメモリと、
前記分配手段によって前記DCCブロックに提供されるデータを現在フレームデータとして前記フレームメモリのうちのいずれか一方に蓄積し、前記フレームメモリのうちの他方に蓄積されている直前フレームデータを前記DCCブロックに供給するメモリ制御器と、
をさらに備える、請求項2に記載の液晶表示装置。 - 前記分配手段は、前記偶数データと奇数データを同時に受け入れて前記ラインカウンタの出力によってその中の一方を選択するように構成された2つのマルチプレクサで構成され、
前記合成手段は、前記DCCブロックと前記バイパスブロックの出力を同時に受け入れて前記ラインカウンタの出力によってその中の一方を選択するように構成された2つのマルチプレクサで構成される、
請求項4に記載の液晶表示装置。 - 前記DCC処理部は、前記画像データによって表現される任意の行の連続する2つの画素の中で1つに対してだけDCC法を適用し、前記DCC法が適用される画素の位置は連続する2つの画素単位で偶数データと奇数データが交互に選択されるようにし、少なくとも1行単位で前記選択順序が変わるようにすることを特徴とする、請求項1に記載の液晶表示装置。
- 前記DCC処理部は、
DCC法を適用するデータが入力されれば、現在フレームデータと直前フレームデータとを比較してDCC変換を行うDCCブロックと、
前記DCCブロックでDCC変換が行われる間に、入力データを遅延させるバイパスブロックと、
画像データの奇数データと偶数データとを各々受け入れ、これらデータの行/画素位置情報によって連続する2つの画素の奇数データと偶数データとを前記DCCブロック及び前記バイパスブロックに分配し、連続する2つの画素からなる奇数データまたは偶数データが2つの画素単位で交互に前記DCCブロックに分配されるようにする分配手段と、
前記DCCブロックとバイパスブロックとで処理されたデータを各々受け入れ、これらデータの行/画素位置情報によって前記DCCブロックまたは前記バイパスブロックの出力を選択して変換偶数データと変換奇数データとを出力する合成手段と、
前記画像データが示す液晶画面の行及び画素数をカウントして、前記分配手段と前記合成手段に行/画素位置情報を提供するためのライン/画素カウンタと、
現在フレームデータと直前フレームデータとを各々蓄積するための2つのフレームメモリと、
前記分配手段によって前記DCCブロックに提供されるデータを現在フレームデータとして前記フレームメモリのうちのいずれか一方に蓄積し、前記フレームメモリのうちの他方に蓄積されている直前フレームデータを前記DCCブロックに伝送するメモリ制御器と、
をさらに備える、請求項6に記載の液晶表示装置。 - 前記ライン/画素カウンタは、前記入力される偶数データと奇数データとが示す液晶画面の少なくとも1行以上のライン単位で行をカウントする、請求項7に記載の液晶表示装置。
- 前記分配手段は、前記偶数データと奇数データとを同時に受け入れ、前記ライン/画素カウンタの出力に基づき、連続する2つの画素からなる偶数データまたは奇数データのうちの一方を選択するように構成された2つのマルチプレクサで構成され、
前記合成手段は、前記DCCブロックと前記バイパスブロックの出力を同時に各々受け入れ、前記ライン/画素カウンタの出力に基づき、前記出力の一方を選択するように構成された2つのマルチプレクサで構成されている、
請求項7に記載の液晶表示装置。 - 前記DCC処理部は、前記画像データによって表現される液晶画面の連続する2つの画素単位でDCC適用とDCC非適用が交互に繰り返されるようにし、少なくとも1行以上の単位で前記DCC適用とDCC非適用の順序が変わるようにする、請求項1に記載の液晶表示装置。
- 前記DCC処理部は、連続する2つの画素のデータに対してDCC法を適用する場合、ある1つの画素に対してDCC法を適用する間に他の画素を遅延させ、その次の連続する2つの画素に対してDCC法を適用せずバイパスさせ、この期間内に前記遅延された他の画素に対してDCC法を適用する、請求項10に記載の液晶表示装置。
- 前記DCC処理部は、
DCC法を適用するデータが入力されれば、現在フレームデータと直前フレームデータとを比較してDCC変換を行うDCCブロックと、
前記DCCブロックでDCC変換が行われる間に、入力データを遅延させるバイパスブロックと、
画像データの奇数データと偶数データとを各々受け入れ、これらデータの行/画素位置情報に基づいて連続する2つの画素単位で前記DCCブロック及び前記バイパスブロックに分配する分配手段と、
前記DCCブロックとバイパスブロックとで処理されたデータを各々受け入れ、これらデータの行/画素位置情報によって前記DCCブロックまたは前記バイパスブロックの出力を選択して変換偶数データと変換奇数データとを出力する合成手段と、
前記画像データが示す液晶画面の行及び画素数をカウントし、前記分配手段と前記合成手段とに行/画素位置情報を提供する第1ライン/画素カウンタと、
前記分配手段とDCCブロックとの間に位置し、前記分配手段から出力される連続する2つの画素のデータのうちの1つを所定時間遅延させる第1遅延器と、行/画素位置情報によって、前記分配手段から出力される2つの画素のデータのうちの他の1つと前記第1遅延器の出力を順次に選択して前記DCCブロックに出力する第1マルチプレクサと、
前記DCCブロックと前記合成手段の間に位置し、連続する2つの画素のデータの中で時間遅延なく前記DCCブロックに入力されたデータを所定時間遅延させる第2遅延器と、
行/画素位置情報によって、前記DCCブロックから出力されるデータのうち前記第2遅延器に供給するデータを選択する第2マルチプレクサと、
前記画像データが示す液晶画面の行及び画素数をカウントし、連続する2つの画素の順序に関する行/画素位置情報を前記第1及び第2マルチプレクサに提供する第2ライン/画素カウンタと、
現在フレームデータと直前フレームデータとを各々蓄積するための2つのフレームメモリと、
前記分配手段によって前記DCCブロックに提供されるデータを現在フレームデータとして前記フレームメモリのうちのいずれか一方に蓄積し、前記フレームメモリのうちの他の一方に蓄積されている直前フレームデータを前記DCCブロックに伝送するメモリ制御器と、
をさらに含む、請求項11に記載の液晶表示装置。 - 前記第1ライン/画素カウンタは、前記入力される偶数データと奇数データとが表す液晶画面の少なくとも1行以上のライン単位で行をカウントする、請求項12に記載の液晶表示装置。
- 前記分配手段は、前記偶数データと奇数データとを同時に受け入れ、前記第1ライン/画素カウンタの出力に基づいて連続する2つの画素を前記バイパスブロックまたは前記DCCブロックに出力するように構成されたマルチプレクサで構成され、
前記合成手段は、前記DCCブロックと前記バイパスブロックからの出力を同時に受け入れ、前記第1ライン/画素カウンタの出力に基づいて前記2つの出力のうちの1つを選択するマルチプレクサで構成されている、
請求項12に記載の液晶表示装置。 - 外部のグラフィックソースから画像データを受信し、前記画像データによって表現される液晶画面の奇数行では奇数データに対してだけDCCを適用し、偶数行では偶数データに対してだけDCCを適用する液晶表示装置の駆動方法であって、
前記画像データの奇数データと偶数データとを各々受け入れ、これらデータの行位置情報に基づいて前記奇数データと偶数データとに対するDCC適用の可否を決定して分配する第1段階と、
前記第1段階でDCCを適用すると決定されたデータが入力されれば、現在フレームデータと直前フレームデータとを比較してルックアップテーブルから対応する変換データを出力するDCC変換を行う第2段階と、
前記第2段階でDCCが適用される間に、DCCを適用しないと決定されたデータを所定時間遅延させる第3段階と、
前記第2段階でDCCが適用された出力データと前記第3段階で遅延されたデータとを受け入れ、これらデータの行位置情報に基づいて、前記DCC適用データと遅延されたデータとを、変換偶数データと変換奇数データとして合成する第4段階と、
を含む液晶表示装置の駆動方法。 - 外部のグラフィックソースから画像データを受信し、前記画像データによって表現される液晶画面の任意の行の連続する2つの画素の中で1つに対してだけDCC法が適用されるようにし、前記DCC法が適用される画素の位置は2つの画素単位で偶数データと奇数データとが交互に選択されるようにし、少なくとも1行単位で前記選択順序が変わるようにした液晶表示装置の駆動方法であって、
前記画像データの奇数データと偶数データとを各々受け入れ、これらデータの行/画素位置情報に基づいて連続する2つの画素の奇数データと偶数データとに対するDCC適用の可否を決定して分配し、連続する2つの画素からなる奇数データまたは偶数データが連続する2つの画素単位で交互に選択されるようにして前記DCCを適用する第1段階と、
前記第1段階でDCCを適用すると決定されたデータが入力されれば、現在フレームデータと直前フレームデータとを比較してルックアップテーブルから対応する変換データを出力するDCC変換を行う第2段階と、
前記第2段階でDCCが適用される間に、DCCを適用しないと決定されたデータを所定時間遅延させる第3段階と、
前記第2段階でDCCが適用された出力データと前記第3段階で遅延されたデータとを受け入れ、これらデータの行/画素位置情報に基づいて、前記DCC適用データと遅延されたデータとを、変換偶数データと変換奇数データとして合成させる第4段階と、
を含む液晶表示装置の駆動方法。 - 外部のグラフィックソースから画像データを受信し、前記画像データによって表現される液晶画面の連続する2つの画素単位でDCC適用と非適用が交互に繰り返されるようにし、少なくとも1行以上の単位で前記DCC適用とDCC非適用の順序が変わるようにする液晶表示装置の駆動方法であって、
前記画像データの奇数データと偶数データとを各々受け入れて、これらデータの行/画素位置情報に基づいて連続する2つの画素単位でDCCの適用の可否を決定して分配する第1段階と、
前記第1段階でDCCを適用すると決定されたデータが入力されれば、連続する2つの画素のデータの中で1つのデータは所定時間遅延されるようにすることによって2つの画素のデータに対して順次にDCCが適用されるようにし、DCCが適用される場合には現在フレームデータと直前フレームデータとを比較してルックアップテーブルから対応する変換データを出力するDCC変換を行う第2段階と、
前記第2段階でDCCが適用される間に、DCCを適用しないと決定されたデータを所定時間遅延させる第3段階と、
前記第2段階でDCCが適用されたデータの中で時間遅延なくDCC処理されたデータを所定時間遅延させる第4段階と、
前記第2段階及び第4段階でDCCが適用された出力データと前記第3段階で遅延されたデータとを受け入れて、これらデータの行/画素位置情報に基づいて、前記DCC適用データとDCC非適用データとを、変換偶数データと変換奇数データとして合成する第5段階と、
を含む液晶表示装置の駆動方法。
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