JP4258960B2 - 薄膜形成方法 - Google Patents

薄膜形成方法 Download PDF

Info

Publication number
JP4258960B2
JP4258960B2 JP2000228639A JP2000228639A JP4258960B2 JP 4258960 B2 JP4258960 B2 JP 4258960B2 JP 2000228639 A JP2000228639 A JP 2000228639A JP 2000228639 A JP2000228639 A JP 2000228639A JP 4258960 B2 JP4258960 B2 JP 4258960B2
Authority
JP
Japan
Prior art keywords
thin film
substrate
target
forming
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000228639A
Other languages
English (en)
Other versions
JP2002043248A (ja
Inventor
健司 橋本
康弘 対野
仁士 關
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2000228639A priority Critical patent/JP4258960B2/ja
Publication of JP2002043248A publication Critical patent/JP2002043248A/ja
Application granted granted Critical
Publication of JP4258960B2 publication Critical patent/JP4258960B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Physical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)

Description

【0001】
【発明の属する技術分野】
本願発明は基体上に回路パターンなどを形成するための薄膜形成方法に関し、詳しくはリフトオフ法による薄膜形成方法に関する
【0002】
【従来の技術及び発明が解決しようとする課題】
半導体基板、誘電体基板、焦電性基板などの各種基板(基体)上に薄膜パターンからなる配線や電極を形成する方法の一つとして、リフトオフ法が広く用いられている。
このリフトオフ法は、基板上にレジストパターン(マスク)を形成した後、配線材料(薄膜パターン材料)を、蒸着法やスパッタリング法などの方法により基板上に成膜し、レジストパターン上に堆積した不要な配線材料を、レジストパターンとともに除去することにより、基板上に所望の薄膜パターンを形成する方法である。
【0003】
このようなリフトオフ法により薄膜パターンを形成する場合、薄膜パターンと、レジストパターン上の不要な配線材料とを分離し、剥離しやくするために、断面形状が、アンダーカット部を有する逆テーパ形状のレジストパターンを形成することが必要になる。
【0004】
また、リフトオフ法で薄膜パターンを形成する場合、成膜工程における薄膜パターン材料の粒子(成膜粒子)の基板に対する垂直入射性が、パターン精度などに関して重要な条件となる。垂直入射性が悪い場合、レジストのアンダーカット部の奥にまで成膜粒子が回り込み、薄膜の端部でバリやフェンスと呼ばれる異常析出が発生し、薄膜デバイスのパターン不良や、特性不良の原因となる。
【0005】
一方、スパッタリング法による成膜は、通常、成膜圧力が1Pa程度であり、このときの成膜粒子の平均自由行程は数mm程度である。したがって、基板とターゲット間の距離を数cmとした場合、ターゲットを飛び出した成膜粒子は基板に到達するまでに、散乱により10回以上運動方向が変わることになるため、基板に到達する時点では、成膜粒子の運動方向がランダムになり、高精度のパターニングを行うことができなくなる。かかる理由から、一般に、スパッタリング法による成膜は、リフトオフ法用の成膜方法としては適していないとされている。
【0006】
それゆえ、リフトオフ法用の成膜方法としては、通常、成膜粒子の基板に対する垂直入射性の良好な、真空蒸着法が用いられている。しかし、真空蒸着法は、成膜粒子の運動エネルギーがスパッタリング法に比べて低いため、基板と薄膜との密着力が小さく、膜ハガレなどの製品不良が発生し易いという問題がある。
特に、表面弾性波素子においては、高周波化が進むにつれて配線パターンの微細化が進み、従来の真空蒸着法により形成した薄膜では、基板との密着力を十分に確保できないという問題がある。
【0007】
また、真空蒸着法で合金薄膜を形成する場合、インゴットと薄膜とにおける組成のずれが生じることから、組成を制御することが困難で、特性の安定した薄膜素子を得ることが容易ではないという問題点がある。
特に、Al薄膜を用いた表面弾性波素子においては、成膜材料にCuを数%から数十%添加し、Al−Cu合金薄膜を用いることが素子の寿命を延ばす上で有効であることが知られているが、この際の組成制御が真空蒸着法では困難であるという問題がある。
【0008】
このような問題点は、スパッタリング法をリフトオフ法における成膜方法として適応することができれば、解決することが可能になる。
そこで、スパッタリング法をリフトオフ法に適応する上での問題点を改善すべく、成膜圧力を低圧化することにより、成膜粒子の平均自由行程を長くし、散乱回数を減少させる方法が提案されている(特開昭57−203772号)。
そして、この方法においては、成膜圧力が0.1Pa以下になると、ターゲットから反跳アルゴン原子が直接基板に入射し、基板上の薄膜を再スパッタリングすることになるため、逆にパターン不良が発生しやすくなるという問題点があることから、最適な成膜圧力範囲は0.1〜1Paであるとしている。
【0009】
【発明が解決しようとする課題】
確かに上記の方法によれば、リフトオフ性が改善され、パターン不良の発生をある程度抑制することが可能になるが、その効果は必ずしも十分ではなく、パターンサイズの微細化は数10μm程度が限界となっており、パターンサイズが数μmと微細で、レジストパターンのアンダーカット量を十分に確保することができないような場合には、パターン不良が発生してしまうという問題点がある。
【0010】
本願発明は、上記問題点を解決するものであり、数μm以下の微細パターンを形成する場合にも、良好なパターン形状を実現することが可能なスパッタ・リフトオフ工法による薄膜形成方法を提供することを目的とする。
【0011】
【課題を解決するための手段】
上記目的を達成するために、本願発明(請求項1)の薄膜形成方法は、
(a)基体上に、アンダーカット部を有する開口部を備えた単層構造又は多層構造のレジストパターンを形成する工程と、
(b)前記開口部に対して、成膜圧力:0.1Pa以下、ターゲットへの印加電力:100mW/mm2以下の条件でスパッタリングを行うことにより薄膜を形成する成膜工程と、
(c)前記レジストパターン上に堆積した薄膜を、溶剤を用いてレジストパターンごと剥離することにより、基体上に所望の薄膜パターンを形成するパターン形成工程と
とを具備することを特徴としている。
【0012】
本願発明の薄膜形成方法においては、スパッタリング法により成膜を行う際の成膜圧力を0.1Pa以下としているので、成膜粒子の平均自由行程が数10cm以上と長くなり、ターゲットを飛び出した成膜粒子のほとんどは、散乱されずにそのままの運動方向で基体に入射する。例えば、基体上のある一点に注目した場合、その一点に入射する成膜粒子の入射角は、その一点から見たターゲット面の立体角に限定され、アンダーカット部への成膜粒子の侵入確率は著しく低下する。
【0013】
また、ターゲットへの印加電圧を100mW/mm2以下と低くすることにより、基体に入射する成膜粒子や、反跳アルゴン原子などのエネルギーが小さくなるとともに、単位時間あたりの成膜粒子や反跳アルゴン原子などの入射量が減少し、基体上の薄膜の再スパッタリングが抑制されることになる。
したがって、本願発明の薄膜形成方法によれば、バリやフェンスといった、リフトオフ法に特有のパターン不良の発生を抑制して、微細薄膜パターンを精度よく形成することが可能になる。
【0014】
なお、本願発明の薄膜形成方法において、アンダーカット部を有する開口部を備えたレジストパターンは、フォトリソグラフィー法などの公知の種々の方法により、容易に形成することが可能であり、その具体的な方法に特別の制約はない。
【0015】
また、請求項2の薄膜形成方法は、前記基体と前記ターゲットとの距離を150mm以上とすることを特徴としている。
【0016】
ターゲットと基体との距離を150mm以上と長くすることにより、基体に対するスパッタ粒子の垂直入射性を向上させるとともに、反跳アルゴン原子の基体への入射確率を低下させて、基体上の薄膜の再スパッタリングを抑制することが可能になり、スパッタ・リフトオフ工法におけるパターン精度をさらに向上させることが可能になる。
【0017】
また、請求項3の薄膜形成方法は、前記基体と前記ターゲットとの間にコリメータを配設することを特徴としている。
【0018】
ターゲットと基体との間にコリメータを配設することにより、基体に対するスパッタ粒子の垂直入射性をさらに向上させることが可能になるとともに、反跳アルゴン原子の基体への入射確率を低下させることが可能になり、基体上の薄膜の再スパッタリングを抑制して、スパッタ・リフトオフ工法におけるパターン不良の発生をより確実に抑制することが可能になる。
【0019】
【発明の実施の形態】
以下、本願発明の実施形態を示して、その特徴とするところをさらに詳しく説明する。
【0020】
[実施形態1]
図1は本願発明の薄膜形成方法を実施している状態を模式的に示す図である。
この実施形態1では、基体(基板)1上に、アンダーカット部2を有する開口部3を備えた単層構造のレジストパターン4を、フォトリソグラフィー法により形成した後、開口部3に対してスパッタリングを行い、薄膜(この実施形態では、Alからなる金属薄膜)5を成膜する。なお、このとき、レジストパターン4上にも薄膜5(5a)が形成される。
【0021】
なお、この実施形態1では、レジストパターン4として、アンダーカット量が1.5μmであるようなレジストパターンを形成した。
また、ターゲット6としては、Alからなる円板状(直径150mm)のターゲットを用いた。
そして、成膜圧力を、5×10-2Paとし、ターゲットへの印加電力(スパッタ印加電力)を、図2に示すように種々変化させて、各条件下で薄膜5を形成した。
それから、レジストパターン4上に堆積した薄膜5(5a)を、溶剤を用いてレジストパターン4とともに剥離して、基体1上に所望の形状の薄膜(薄膜パターン)5を形成した。
【0022】
なお、この実施形態1では、薄膜5の膜厚Dと、アンダーカット1μm部分の基体1上の点P(図1参照)における膜厚dpとの比dp/Dを調べることにより、アンダーカット部への成膜粒子の回り込みの程度を評価した。その結果を図2に示す。
【0023】
従来の薄膜形成方法(特開昭57−203772号)では、成膜圧力が0.1Pa以下になると、反跳アルゴン原子によるパターン不良が生じていたが、本願発明の薄膜形成方法においては、図2に示すように、成膜圧力が0.1Pa以下(上記実施形態では、成膜圧力=5×10-2Pa)の場合にも、印加電力を小さくすることにより、dp/Dが小さくなり、パターン不良が抑制されることがわかる。特に、印加電力を100mW/mm2以下とした場合には、効果が顕著になる。
【0024】
これは、成膜圧力を0.1Pa以下とすることにより、成膜粒子の平均自由行程が数10cm以上と長くなり、ターゲット6を飛び出した成膜粒子のほとんどが、散乱されずにそのままの運動方向で基体1に入射することによるものである。すなわち、図1に示すように、基体1上の点Pに注目した場合、点Pに入射する成膜粒子の入射角Ωpは、点Pから見たターゲット面の立体角(=Ωp)に限定され、アンダーカット部2への成膜粒子の侵入確率が著しく低下することによるものである。
【0025】
また、印加電力を100mW/mm2以下とした場合に、特に効果が顕著になるのは、印加電圧を低くした場合には、基体1に入射する成膜粒子や反跳アルゴン原子のエネルギーが小さくなるとともに、単位時間あたりの成膜粒子や反跳アルゴン原子の入射量が減少し、基体1上の薄膜5の再スパッタリングが抑制されることによるものである。
【0026】
[実施形態2]
実施形態1の場合と同じスパッタ装置を用い、スパッタ印加電力を100mW/mm2とし、ターゲット6と基体1との距離(ターゲット−基体間距離)を、70mm〜200mmの範囲で変化させたこと以外は、上記実施形態1の場合と同様の条件で薄膜を形成し、薄膜5の膜厚Dと、アンダーカット1μm部分の基体1上の点Pにおける膜厚dpとの比dp/Dを調べた。その結果を図3に示す。
【0027】
図3に示すように、ターゲット−基体間距離を長くすることにより、dp/Dがさらに小さくなることがわかる。この結果から、ターゲット−基体間距離を長くすることにより、パターン精度の高い薄膜を形成することが可能になることがわかる。なお、ターゲット−基体間距離が150mm以上になると、特に効果が顕著となる。
【0028】
例えば、図4に示すように、ターゲット6と基体1との距離を、図1の場合の2倍とした場合、基体1上の点Pに入射する成膜粒子の入射角Ωpは、図1の場合よりも小さくなり、アンダーカット部2への成膜粒子の侵入確率は低下する。
【0029】
また、反跳アルゴン原子の基体1への入射確率を考えると、例えば、図5に示すように、ターゲット6上のある一点Qに注目した場合、点Qを飛び出した反跳アルゴン原子が基体1上の薄膜5へ入射する確率は、点Qから見た薄膜5の立体角Ωqに比例する。なお、ターゲット6と基体1との距離を、図5の場合の2倍とした場合、図6に示すように、ターゲット6と基体1との距離が長いほど、Ωqは小さくなり、反跳アルゴン原子の薄膜5への入射確率は低下する。その結果、基体1上の薄膜5の再スパッタリングをさらに確実に抑制することができる。
【0030】
このように、ターゲット−基体間距離を長くすることにより、スパッタ・リフトオフ工法におけるパターン不良をさらに軽減することが可能になる。
【0031】
[実施形態3]
図7に示すように、ターゲット6と基体1との間にコリメータ7を配設したこと以外は、実施形態1の場合と同じスパッタ装置を用いて、薄膜を形成し、薄膜5の膜厚Dと、アンダーカット1μm部分の基体1上の点Pにおける膜厚dpとの比dp/Dを調べた。なお、図7において、図1と同一符号を付した部分は、同一又は相当部分を示している。
【0032】
その結果、コリメータを備えていないスパッタ装置(図1のスパッタ装置)を用いた場合には、dp/Dが0.13となるのに対して、図7に示すようにコリメータ7を備えたスパッタ装置を用いた場合には、dp/Dが0.04と小さく、アンダーカット部2への成膜粒子の回り込みが大幅に抑制されることが確認された。
【0033】
これは、コリメータ7を配設したスパッタ装置(図7)の場合には、基体1上の点Pに入射する成膜粒子の入射角Ωpが、コリメータを配設していない図1のスパッタ装置の場合よりも小さくなり、アンダーカット部2への成膜粒子の侵入確率がそれだけ低下することによるものである。
【0034】
また、図8は、先に参照した図5のスパッタ装置にコリメータ7を配設した状態を示すものである。図8において、ターゲット6上のある一点Qに注目した場合、点Qを飛び出した反跳アルゴン原子が基体1上の薄膜5へ入射する確率は、点Qから見た薄膜5の立体角Ωqに比例するが、このときの立体角Ωqは、図5と図8の比較から明らかなように、コリメータ7を配設した図8(実施形態3)の場合の方が小さくなっており、基体1上の薄膜5の再スパッタリングをさらに抑制できることがわかる。
【0035】
このように、ターゲット6と基体1との間にコリメータ7を配設することにより、スパッタ・リフトオフ工法におけるパターン不良をさらに軽減することが可能になる。
【0036】
[実施形態4]
実施形態2の場合と同じスパッタ装置を用い、スパッタ・リフトオフ工法によりAl薄膜からなる電極を備えた表面弾性波フィルタ(フィルタ素子)を作製し、テープ剥離試験(薄膜と基体との密着評価)による不良率を評価した。ターゲット6と基体1との距離(ターゲット−基体間距離)を150mmとし、レジストパターン4を表面弾性波フィルタ用のパターンとした以外は、上記実施形態2の場合と同様の条件で薄膜を形成した。
【0037】
また、従来技術との比較のために、真空蒸着(電子線加熱法)・リフトオフ法により作製した、同形状の表面弾性波フィルタ(フィルタ素子)のテープ剥離試験を実施した。
スパッタ・リフトオフ工法により形成した本願発明の表面弾性波フィルタと、従来技術である真空蒸着・リフトオフ法により形成した比較例の表面弾性波フィルタにおける、テープ剥離試験での不良発生率を表1に示す。
【0038】
【表1】
Figure 0004258960
【0039】
表1に示すように、スパッタ・リフトオフ工法により形成した本願発明のフィルタ素子は、従来技術である真空蒸着・リフトオフ法により形成したフィルタ素子よりも、テープ剥離試験での不良発生率が低いことがわかる。
【0040】
これは、スパッタリング法と真空蒸着法とを比べた場合に、スパッタリング法により形成した薄膜は、成膜粒子の運動エネルギーが高いため、基体との密着力が大きくなることによるものである。その結果、表面弾性波フィルタの生産工程における不良の発生率を大幅に低減することができる。
【0041】
このように、スパッタ・リフトオフ工法により形成した電子部品、表面弾性波素子は、生産工程における不良発生率が低く、安定した特性、信頼性を実現することができる。
【0042】
[実施形態5]
実施形態4の場合と同じスパッタ装置を用い、スパッタ・リフトオフ工法により、Al−Cu合金薄膜による表面弾性波フィルタ(フィルタ素子)を作製し、ターゲット組成と薄膜の組成とのずれを評価した。
なお、ターゲット6をAl−Cu合金ターゲット(Cu;20wt%)とした以外は、上記実施形態4の場合と同様の成膜条件とした。
また、従来技術との比較のために、真空蒸着・リフトオフ法により作製した、同形状の表面弾性波フィルタ(フィルタ素子)について、インゴット組成と薄膜の組成とのずれを評価した。この際、インゴットとして、Al−Cu合金(Cu;20wt%)を使用した。
【0043】
スパッタ・リフトオフ工法により形成した本願発明の表面弾性波フィルタを形成する薄膜の組成と、成膜材料(ターゲット)の組成の評価結果、及び、従来技術である真空蒸着・リフトオフ法により形成した比較例の表面弾性波フィルタを形成する薄膜の組成と、成膜材料(インゴット)の組成の評価結果を表2に示す。
【0044】
【表2】
Figure 0004258960
【0045】
表2に示すように、真空蒸着・リフトオフ法により形成したフィルタ素子では、薄膜の組成と、成膜材料(インゴット)の組成が大きく異なるのに対し、スパッタ・リフトオフ工法により形成したフィルタ素子では、薄膜の組成と、成膜材料(ターゲット)の組成がほぼ一致していることがわかる。
【0046】
真空蒸着法では、単体での蒸気圧の高い方の元素が、合金になっても蒸発しやすいので、蒸気圧の異なる複数の元素からなる合金をそのまま蒸発させた場合、薄膜の組成は、蒸気圧の高い方の物質をより多く含むことになり、また、蒸発しやすい元素が優先的に成膜材料から抜けてゆき、成膜材料自体の組成も、時間とともに変化していくことになるため、真空蒸着・リフトオフ法における薄膜の組成制御は、非常に困難になる。
【0047】
これに対し、スパッタリング法では、Arなどのイオンにより、物理的にターゲットから叩き出された原子が成膜粒子を構成するため、成膜材料と薄膜との組成のずれが発生しにくく、また、特定の元素が先にターゲットから抜けていくようなことがないため、ターゲット自体の組成が一定に保たれ、形成される薄膜の組成もほぼ一定となる。その結果、常に特性の安定した表面弾性波フィルタを効率よく製造することが可能になる。
【0048】
このように、スパッタ・リフトオフ工法により形成した、合金材料を用いた電子部品、表面弾性波素子は、組成の安定した薄膜を備えており、高特性、高信頼性を実現することができる。
【0049】
なお、上記実施形態1〜5では、薄膜材料がAl、又はAl−Cu合金で、かつ、薄膜が一層構造である場合を例にとって説明したが、本願発明においては、薄膜材料や薄膜を構成する層数に特別の制約はなく、種々の材料からなる薄膜を形成する場合に広く適用することが可能である。
【0050】
特に、複数の層から構成される薄膜を形成する場合には、マルチカソード型のスパッタ装置や、インライン型のスパッタ装置、マルチチャンバー型の成膜装置などを用いて、複数の材料を連続して成膜することにより、多層構造の薄膜を容易に形成することができる。
また、多層構造の薄膜を形成する場合に、すべての層をスパッタ・リフトオフ工法で形成する必要はなく、インライン型やマルチチャンバー型の成膜装置などを用いて、スパッタリング法と、真空蒸着法などの他の成膜方法とを連続して適用する薄膜形成も可能である。
【0051】
さらに、合金薄膜の形成方法については、合金ターゲットを用いる方法に限らず、複数のターゲットを同時にスパッタリングする方法などを用いることも可能である。
【0052】
本願発明は、さらにその他の点においても上記実施形態1〜5に限定されるものではなく、基体の構成材料や形状、レジストパターンのアンダーカット部や開口部の具体的な形状、レジストパターンの形成方法、レジストパターンを構成する材料や層数、薄膜を形成する場合の具体的な成膜条件、レジストパターンを剥離する際の具体的な条件などに関し、発明の範囲内において、種々の応用、変形を加えることが可能である。
【0053】
【発明の効果】
上述のように、本願発明(請求項1)の薄膜形成方法は、レジストパターンの開口部に対して、成膜圧力:0.1Pa以下、ターゲットへの印加電力:100mW/mm2以下の条件でスパッタリングを行うようにしているので、成膜粒子の平均自由行程を長くして、アンダーカット部への成膜粒子の侵入確率を低下させることが可能になるとともに、単位時間あたりの成膜粒子や反跳アルゴン原子の入射量を減少させて、基体上の薄膜の再スパッタリングを抑制することが可能になる。
その結果、いわゆるバリやフェンスというような、リフトオフ法に特有のパターン不良を低減して、高精度の微細薄膜パターンを効率よく形成することが可能になる。
【0054】
また、請求項2の薄膜形成方法のように、ターゲットと基体との距離を150mm以上と長くした場合、基体に対するスパッタ粒子の垂直入射性をさらに向上させることが可能になるとともに、反跳アルゴン原子の基体への入射確率を低下させて、基体上の薄膜の再スパッタリングを抑制することが可能になり、スパッタ・リフトオフ工法におけるパターン精度をさらに向上させることが可能になる。
【0055】
また、請求項3の薄膜形成方法のように、ターゲットと基体との間にコリメータを配設するようにした場合、基体に対するスパッタ粒子の垂直入射性をさらに向上させることが可能になるとともに、反跳アルゴン原子の基体への入射確率を低下させることが可能になり、基体上の薄膜の再スパッタリングを抑制して、スパッタ・リフトオフ工法におけるパターン不良の発生をより確実に抑制することができるようになる。
【図面の簡単な説明】
【図1】 本願発明の一実施形態(実施形態1)にかかる薄膜形成方法を実施している状態を模式的に示す図である。
【図2】 実施形態1の方法で薄膜を形成した場合における、ターゲットへの印加電力とdp/D(膜厚Dと、アンダーカット1μm部分の基体上の点Pにおける膜厚dpとの比)の関係を示す図である。
【図3】 本願発明の他の実施形態(実施形態2)にかかる方法で薄膜を形成した場合における、ターゲット−基体間距離とdp/D(膜厚Dと、アンダーカット1μm部分の基体上の点Pにおける膜厚dpとの比)の関係を示す図である。
【図4】 実施形態2にかかる薄膜形成方法を実施している状態を模式的に示す図である。
【図5】 実施形態1にかかる薄膜形成方法を実施している状態を模式的に示す図であって、ターゲットを飛び出した反跳アルゴン原子が基体上の薄膜へ入射する場合の立体角を示す図である。
【図6】 実施形態2にかかる薄膜形成方法を実施している状態を模式的に示す図であって、ターゲット−基体間距離を大きくした場合における、ターゲットを飛び出した反跳アルゴン原子が基体上の薄膜へ入射する場合の立体角を示す図である。
【図7】 本願発明のさらに他の実施形態(実施形態3)にかかる方法で薄膜を形成している状態を示す図である。
【図8】 実施形態3にかかる薄膜形成方法を実施している状態を模式的に示す図であって、ターゲットを飛び出した反跳アルゴン原子が基体上の薄膜へ入射する場合の立体角を示す図である。
【符号の説明】
1 基体(基板)
2 アンダーカット部
3 開口部
4 レジストパターン
5(5a)薄膜
6 ターゲット
7 コリメータ
D 膜厚
dp アンダーカット1μm部分の基体上の点における膜厚
P アンダーカット1μm部分の基体上の点
Q ターゲット上の点

Claims (3)

  1. (a)基体上に、アンダーカット部を有する開口部を備えた単層構造又は多層構造のレジストパターンを形成する工程と、
    (b)前記開口部に対して、成膜圧力:0.1Pa以下、ターゲットへの印加電力:100mW/mm2以下の条件でスパッタリングを行うことにより薄膜を形成する成膜工程と、
    (c)前記レジストパターン上に堆積した薄膜を、溶剤を用いてレジストパターンごと剥離することにより、基体上に所望の薄膜パターンを形成するパターン形成工程と
    を具備することを特徴とする薄膜形成方法。
  2. 前記基体と前記ターゲットとの距離を150mm以上とすることを特徴とする請求項1記載の薄膜形成方法。
  3. 前記基体と前記ターゲットとの間にコリメータを配設することを特徴とする請求項1又は2記載の薄膜形成方法。
JP2000228639A 2000-07-28 2000-07-28 薄膜形成方法 Expired - Fee Related JP4258960B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000228639A JP4258960B2 (ja) 2000-07-28 2000-07-28 薄膜形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000228639A JP4258960B2 (ja) 2000-07-28 2000-07-28 薄膜形成方法

Publications (2)

Publication Number Publication Date
JP2002043248A JP2002043248A (ja) 2002-02-08
JP4258960B2 true JP4258960B2 (ja) 2009-04-30

Family

ID=18721882

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000228639A Expired - Fee Related JP4258960B2 (ja) 2000-07-28 2000-07-28 薄膜形成方法

Country Status (1)

Country Link
JP (1) JP4258960B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10297185T5 (de) * 2001-11-10 2004-10-07 Trikon Holdings Ltd Verfahren zur Ausbildung einer gemusterten Metallschicht
GB0127075D0 (en) 2001-11-10 2002-01-02 Trikon Holdings Ltd Method of forming a patterned metal layer
JP2006229632A (ja) * 2005-02-17 2006-08-31 Epson Toyocom Corp 弾性表面波デバイス
ITMI20050616A1 (it) 2005-04-12 2006-10-13 Getters Spa Processo per la formazione di depositi getter miniaturizzati e depositi getrter cosi'ottenuti
JP5323468B2 (ja) * 2008-12-17 2013-10-23 昭和電工株式会社 半導体発光素子の製造方法、電極構造の製造方法、半導体発光素子、電極構造
JP5342425B2 (ja) * 2009-12-16 2013-11-13 神港精機株式会社 スパッタリング装置および方法
JP6844630B2 (ja) * 2019-01-29 2021-03-17 日亜化学工業株式会社 発光素子の製造方法

Also Published As

Publication number Publication date
JP2002043248A (ja) 2002-02-08

Similar Documents

Publication Publication Date Title
JP4466925B2 (ja) フレキシブル銅基板用バリア膜及びバリア膜形成用スパッタリングターゲット
US5081064A (en) Method of forming electrical contact between interconnection layers located at different layer levels
KR100515906B1 (ko) 파티클 발생이 적은 스퍼터링 타겟트
JP4258960B2 (ja) 薄膜形成方法
US6376281B1 (en) Physical vapor deposition target/backing plate assemblies
JP2951636B2 (ja) メタライゼーション構造を製造する方法
US5288951A (en) Copper-based metallizations for hybrid integrated circuits
JP4485570B2 (ja) フレキシブル銅基板用バリア膜及びバリア膜形成用スパッタリングターゲット
EP0323554A1 (en) Ohmic contacts for semiconductor devices and method for forming ohmic contacts
JP2020537043A (ja) マルチパターン化スパッタトラップ及び製造方法
KR100880778B1 (ko) Ito 피막 부착 기판 및 그 제조방법
CN115028477A (zh) 一种dsc陶瓷金属化技术及其制备的陶瓷封装基板
US4411757A (en) Formation of electrodes for magnetoresistive sensor
JP4101241B2 (ja) スパッタリングにより形成された端面電極層を含むコンデンサおよびその製造方法
US20070144892A1 (en) Method for forming metal film or stacked layer including metal film with reduced surface roughness
JPH0665731A (ja) 半導体製造装置
KR100200499B1 (ko) 반도체 소자의 금속배선막 형성방법
JP2917820B2 (ja) 半導体装置用電極又は配線材料
JP2004140198A (ja) 半導体装置およびその製造方法
JP3176089B2 (ja) セラミック回路基板の製造方法
JP2503662B2 (ja) ドライエッチング方法
JP2024057514A (ja) 不揮発性スイッチング素子の製造方法
JPS63219181A (ja) 圧電セラミクスの電極及びその形成方法
JPH05291256A (ja) 薄膜導体パターンの製造方法
JP2904518B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070411

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081010

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081021

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081217

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090120

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090202

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120220

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4258960

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130220

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees