JP2951636B2 - メタライゼーション構造を製造する方法 - Google Patents

メタライゼーション構造を製造する方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メタライゼーショ
ン構造を製造する方法に関し、詳細には優れた電気移動
特性を示すアルミニウム層またはアルミニウム合金層あ
るいはその両方を有する構造を製造する方法に関する。
さらに、本発明の方法は、高度にテクスチャ付きのアル
ミニウム＜１１１＞層を提供する。本発明の方法によっ
て製造される構造は、特に集積回路構造の能動デバイス
または受動デバイスあるいはその両方の間などに電気接
続または電気配線を形成するのに有用である。
【０００２】
【従来の技術】アルミニウムおよびアルミニウム合金
は、集積回路構造中など電子デバイス中に様々な電気接
続または電気配線を形成するために使用される。アルミ
ニウムまたはアルミニウム合金は、集積回路構造の能動
デバイスまたは受動デバイスあるいはその両者の間に電
気接続を形成するために使用される。シリコンなど下地
の基板に電気的に接続されたアルミニウムまたは合金を
使用するのが通例となっている。アルミニウムとシリコ
ンは互いに電気的に接続されるが、シリコンへの電気接
続を改善し、かつシリコンとアルミニウムの間に物理的
（メタラジ）障壁を形成するために、シリコンとアルミ
ニウムの間に中間導電性層を挿入するのが通例になって
いる。これは、シリコン中へのアルミニウムの電気移動
およびスパイキングを防ぐためである。下地のシリコン
中へのアルミニウム原子の移動は、得られた集積回路構
造の性能および信頼性を損なうことがある。
【０００３】電気移動の他に、ヒロック成長の問題も発
生する。これらの問題は、特にサブミクロン・レベルで
顕著である。相互接続線の寸法を縮小しかつ電流密度を
高くする要求が高まるにつれて、電気移動およびヒロッ
ク成長を克服するか、あるいは少なくとも最小限に抑え
ることが不可欠である。
【０００４】純粋なアルミニウムの場合に遭遇する問題
を克服する試みにおいて、アルミニウムは、例えば銅と
合金化されていた。しかしながら、比較的高い比率のア
ルミニウム銅（２％超）は、ドライ・エッチングが難し
く、また比較的容易に腐食することが知られている。
【０００５】アルミニウム銅を相互接続メタライゼーシ
ョンとして使用する方法に対する改善の努力において、
アルミニウム銅は、米国特許第４０１７８９０号の場合
など高融点金属とともに成層することが教示されてい
る。この特許は、導電性ストリップが少なくとも１つの
遷移金属とともにアルミニウムまたはアルミニウム銅を
含んでいる、半導体や集積回路など本体上で大きい電流
を運ぶ狭い金属間ストリップを形成する方法およびそれ
によって得られる構造を提案している。アルミニウム銅
および遷移金属構造は、アルミニウム銅に関連する電気
移動の問題を改善するが、エッチングおよび腐食の問題
ならびにヒロックの完全な除去は解決されていない。
【０００６】ヒロックは、例えば金属相互接続線と基板
の熱膨張係数の差が大きいために形成される。ヒロック
形成をなくし、最小限に抑えるために、相互接続メタラ
イゼーションの単一の層の代わりに多層構造を使用する
ことが提案されている。ヒロック形成は、高融点金属の
層を有するアルミニウムまたはアルミニウム金属間化合
物の多層構造を使用することによって有効に低減され
る。代表的な相互接続メタライゼーション構造は、チタ
ンなど高融点金属の層をその上に付着したアルミニウム
・シリコン化合物の成層構造を含むものである（「Ｈｏ
ｍｏｇｅｎｏｕｓａｎｄ Ｌａｙｅｒｅｄ Ｆｉｌｍｓ
ｏｆ Ａｌｕｍｉｎｕｍ／Ｓｉｌｉｃｏｎ ｗｉｔｈ
Ｔｉｔａｎｉｕｍ ｆｏｒ Ｍｕｌｔｉ−Ｌｅｖｅｌ
Ｉｎｔｅｒｃｏｎｎｅｃｔｓ」、１９８８、ＩＥＥ
Ｅ、Ｖ−ＭＩＣ Ｃｏｎｆｅｒｅｎｃｅ、Ｊｕｎｅ ２
５−２６、１９８５参照）。
【０００７】また、抵抗率のより小さい、ヒロックのな
い相互接続メタライゼーションを与えるためにこの成層
金属構造の改善がなされている。これらの改善には、コ
ンタクト・スパイキングを防ぎ、かつアルミニウム・シ
リコン合金中に三元化合物が形成されるのを防ぐため
に、例えばチタン・タングステンや窒化チタンの障壁金
属をアルミニウム・シリコンの下に組み込むことが含ま
れる。（「Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｉｎｔｅｒｃ
ｏｎｎｅｃｔｉｏｎｓ ｆｏｒ ＶＬＳＩ」、ＭＲＳ
Ｓｙｍｐｏｓｉａ Ｐｒｏｃｅｅｄｉｎｇｓ、Ｆａｌ
ｌ、１９８７参照）。さらに、抵抗率を小さくし、かつ
より平坦かつ欠陥のない相互接続構造を与える他のデバ
イス相互接続構造が提案されている。例えば、ＩＢＭ
Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌ
ｅｔｉｎ、Ｖｏｌ．２１、Ｎｏ．１１、Ａｐｒｉｌ １
９７９、ｐｐ．４５２７−４５２８は、スパッタ付着に
よる相互接続用メタラジの改善を教示している。さら
に、キャッピング層を使用して性能を改善する特徴がＩ
ＢＭ ＴＤＢ、Ｖｏｌ．１７、Ｎｏ．１Ａ、１９８４お
よびＴＤＢ、Ｖｏｌ．２１、Ｎｏ．２、Ｊｕｌｙ １９
７８に開示されている。
【０００８】さらに、米国特許出願第５０７１７１４号
には、優れた電気移動特性を示すとともに、ヒロックが
なく、ドライ・エッチングが可能であり、耐腐食性であ
る銅含有量の少ないアルミニウム銅導体を含む構造が開
示されている。さらに、この特許出願に開示されている
構造は、抵抗率が比較的小さい。
【０００９】
【発明が解決しようとする課題】しかし、電気移動特性
を改善する余地はまだ残っている。したがって、本発明
の目的は、優れた電気移動性能を示すとともに、ヒロッ
クがなく、かつ構造のドライ・エッチング可能特性およ
び耐腐食特性の損失を伴わない構造を提供することであ
る。
【００１０】
【課題を解決するための手段】本発明は、メタライゼー
ション構造を製造する方法に関する。詳細には、請求項
１に係わる発明の方法は、ａ）高真空のスパッタリング装置における高純度のチタ
ンまたはそれと同性質のＩＶＡ族金属のターゲットから
高圧、高純度の不活性ガスのプラズマ中で低電力で９０
オングストロームないし１１０オングストロームの厚さ
を有する前記チタンまたは前記ＩＶＡ族金属の下層をス
パッタ・クリーニング済みの端子領域表面上に付着する
ステップと、ｂ）前記スパッタリング装置におけるアル
ミニウムまたはアルミニウム合金のターゲットから高純
度の不活性ガスのプラズマ中で、直流磁界の下に、高電
力で前記アルミニウムまたはアルミニウム合金の上層を
前記下層上に付着するステップとを含み、アルミニウム
またはアルミニウム合金の上層が＜１１１＞面で高度に
繊維テクスチャ付きである メタライゼーション構造体の
製造方法である。請求項２に係わる発明は、ａ）導電性配線端子が表面に露出した基板を高真空のス
パッタリング装置に配置して高圧の不活性ガス雰囲気に
曝し、前記配線端子表面を低電力の下に緩やかにスバッ
タ・クリーニングするステップと、ｂ）前記スパッタリ
ング装置を付着雰囲気に変更して高純度のチタンまたは
それと同性質のＩＶＡ族金属のターゲットから高圧、高
純度の不活性ガスのプラズマ中で低電力で１５０゜Ｃな
いし４５０゜Ｃの温度で９０オングストロームないし１
１０オングストロームの厚さを有する前記チタンまたは
前記ＩＶＡ族金属の下層を前記配線端子表面上に付着す
るステップと、ｃ）アルミニウムまたはアルミニウム合
金のターゲットから高純度の不活性ガスのプラズマ中で
高電力で所定の付着速度で前記アルミニウムまたはアル
ミニウム合金の上層を前記下層上に付着するステップと
を含み、アルミニウムまたはアルミニウム合金の上層が
＜１１１＞面で高度に繊維テクスチャ付きである メタラ
イゼーション構造体の製造方法である。本発明の方法
は、優れた電気移動特性を示すとともに、高度にテクス
チャ付きであり、かつヒロックがないメタライゼーショ
ン構造を与える。さらに、本発明の方法によって製造さ
れたメタライゼーション構造は、比較的小さい抵抗率を
示し、かつ製造が比較的容易である。本明細書において
は、著名刊行物である「Ｊｏｕｒｎａｌ ｏｆ Ａｐｐ
ｌｉｅｄ Ｐｈｙｓｉｃ」Ｖｏｌ．７６，Ｓｅｐｔｅｍ
ｂｅｒ，１９９４中、Ｔｒｃｙ，ＫｎｏｒｒおよびＲｏ
ｄｂｅｌ共著の論文にみられるように、既知の極性特性
図技術（Ｐｏｌｅ Ｆｉｇｕｒｅ Ｔｅｃｈｎｉｑｕ
ｅ）を使用してサンプル膜（付着層）の極性特性を、そ
の膜面に垂直なベクトルである繊維軸の周りに０度−３
６０度に亘ってＸ線で回転走査することにより、測定す
る場合、その測定値がすべての走査角度ファイ（変数）
において実質的に対称である時にその膜が結晶学上の繊
維テクスチャ付きであると言う。本発明の方法によるア
ルミニウムまたはその合金の付着層およびチタン付着層
では、＜１１１＞結晶面および＜０００２＞基礎面が、
それぞれ、繊維テクスチャ付きである。
【００１１】
【発明の実施の形態】図１は、本発明による相互接続メ
タラジ構造の好ましい実施形態の断面図である。図１を
参照すると、相互接続メタラジは好ましくは、絶縁体８
によって囲まれた、シリコンのようなデバイス基板６に
接続する層間スタッド接続１０上に４または５層構造を
含んでいる。メタラジ構造は、ＩＶＡ族金属の下層、好
ましくはチタンの層を含んでいる。本発明の成功にとっ
て重要なことは、この下層１３の厚さを約９０オングス
トロームないし約１１０オングストロームにすることで
ある。以下で説明するように、この下層１３の厚さを制
限することによって、後で加える金属層の構造およびテ
クスチャを慎重に制御する。これは、本発明の構造の必
要な特性を得る際に重要である。
【００１２】さらに、本発明のメタライゼーション構造
の中央には、下層１３に電気接触する層１５がある。層
１５は、アルミニウムまたはアルミニウム合金である。
代表的なアルミニウム合金には、銅、マグネシウム、ケ
イ素、バナジウムやイットリウムなどのランタニド、お
よびパラジウムなどの合金用金属がある。存在する場
合、合金用金属の量は、好ましくは合金の約３重量パー
セントまでであり、最も好ましくは約０．５ないし約１
重量パーセントである。必要な場合、合金用金属の混合
物も使用できる。好ましい合金用金属は銅である。この
層１５は、一般に約２０００オングストロームないし約
６０００オングストロームの厚さを有し、より一般には
約２０００オングストロームないし約２５００オングス
トロームの厚さを有する。アルミニウム層またはアルミ
ニウム合金層は、高度に＜１１１＞テクスチャ付きにさ
れた層である。高度のテクスチャ付き層とは、Ｘ線強度
対カイ・スキャン（ｃｈｉ ｓｃａｎ）上の半値幅（以
下ω９５と呼ぶ）が１５度未満であり、かつランダム結
晶粒の体積分率が小さい（例えば２０パーセント未満）
ことを言う。このテクスチャ付き構造は、本発明に従っ
て得られる大幅に改善された電気移動性能を達成するの
に重要である。前述のように、繊維テクスチャ付き層に
おいては、その層が繊維軸の周りに３６０度に亘って回
転走査されるときに極性特性のＸ線強度の測定値が実質
的に全ての走査角度で対称性を示すことになる。この対
称性の有無を決定するために、例えば、広く知られてい
る極性特性測定技術を使用してサンプル層について測定
する。この測定は、サンプル層をその繊維軸の周りに０
度から３６０度の１回転角に亘って走査し（ファイ・ス
キャン）、その際、任意の各ファイ値角度において（但
し、層が繊維テクスチャ付きであると仮定した場合の近
似法を適用すると１つの選択したファイ値角度において
のみ）、０度から８５−９０度までの傾斜角に亘って１
回走査し（カイ・スキャン）、その間、Ｘ線強度が測定
されてその対称性が決定される。
【００１３】必要ではないが、ＩＶＡ族層１３とアルミ
ニウム層またはアルミニウム合金層１５の間に窒化チタ
ン層１４を配置することが好ましい。下層１３の上に配
置され、それに接触するこの窒化チタン層は、アルミニ
ウム層１５と下層１３の反応を防ぐ。一般に、この層１
４は、約５０オングストロームないし約５００オングス
トロームの厚さを有し、好ましくは約５０オングストロ
ームないし約１５０オングストロームの厚さを有する。
【００１４】また、必要ではないが、本発明の好ましい
態様によれば、キャッピング層を層１５上に形成する。
存在する場合、キャッピング層は、反射防止層として働
いて線幅の制御を助けるのでリソグラフィ処理を改善す
る。好ましいキャッピング層は、窒化チタン、およびＩ
ＶＡ族金属、好ましくはチタンの層１８と、窒化チタン
層１９との組合せである。一般に、窒化チタン層は、約
１５０オングストロームないし約８００オングストロー
ムであり、より典型的には約２００オングストロームな
いし約５００オングストロームである。一般に、チタン
層は、約５０オングストロームないし約２００オングス
トロームである。
【００１５】これで本発明による単一相互接続層の構造
は完成するが、これらの層を次いで多重レベル・シーケ
ンスで繰り返して、デバイス用の相互接続回路を完成で
きることを当業者なら理解できよう。
【００１６】これらの様々な層は、化学的気相付着（Ｃ
ＶＤ）技法によるか、または蒸着やスパッタリングなど
物理的気相付着（ＰＶＤ）技法によって形成できる。好
ましい方法はスパッタ付着であり、最も好ましい技法
は、以下で論じるようにコリメートまたは「ロング・ス
ロー」によってスパッタリングを実施することである。
【００１７】９０オングストロームないし１１０オング
ストロームの厚さを有するＩＶＡ族金属の下層を使用す
ることの重要性は、下の表１によって実証される。
【表１】 Ａｌ−０．５Ｃｕフィルムのテクスチャに対するＴｉ下層厚さの影響 Ｔｉ厚さ（Å） 体積分率ランダム ω９５（度） ２５０ ０．３３ １２．２ １２５ ０．２３ ９．４ １００ ０．１７ ９．４ ７５ ０．２６ １０．４
【００１８】表１は、構造 ｘÅＴｉ／５２００ÅＡｌ（Ｃｕ）／３２０ÅＴｉＮ を有する一連のアルミニウム０．５重量パーセント銅フ
ィルム上で得られたテクスチャ・データをまとめた表で
ある。ｘは、Ｔｉ下層厚さを表す。この表では、最適な
Ａｌ＜１１１＞テクスチャは、ランダム成分の最小体積
分率および＜１１１＞回折ピークの最狭幅（この場合、
ピーク強度の９５％を含む回折ピークの幅を表すω９５
によって測定）を有するテクスチャである。表１から、
最適なテクスチャは１００オングストロームのＴｉ下層
によって形成されることが十分明らかである。電気移動
データも厚さ１００オングストロームのチタン下層では
改善される。
【００１９】図９および図１０は、 ｘÅＴｉ／１００ÅＴｉＮ／２３００ÅＡｌ（０．５％
Ｃｕ）／５０ÅＴｉ／４００ÅＴｉＮ の金属スタックについて実施した障害テストを示すグラ
フである。ｘはチタン下層の厚さである。
【００２０】図９は、２５０℃および１．３５ＭＡ／ｃ
ｍ2における従来の電気移動テスト・データを示すグラ
フである。図９は、左側ｙ軸上に相互接続メタラジの半
数が障害を発生するまでの障害発生時間（単位：時間）
を示し、右側ｙ軸上に対数正規分布の標準偏差を示し、
ｘ軸上にチタン下層の厚さｘを示す。データは、厚さ１
００オングストロームの下層を使用したときに障害発生
時間が大幅に改善されることを示している。具体的に
は、厚さ３０、４０、５０オングストロームのフィルム
の障害発生時間は約４時間であり、厚さ２００オングス
トロームのフィルムは約３時間であり、厚さ１００オン
グストロームの下層の場合の約７時間とは対照的であっ
た。対数正規分布の標準偏差は、すべての下層について
ほぼ同じ（≒０．３５〜０．４）であった。
【００２１】図１０は、等温ウエハ・レベル電気移動テ
ストからの推定寿命を示すグラフである。図１０は、様
々な線幅について、下層の厚さをｘ軸上に、障害発生時
間（Ｅ１３秒）をｙ軸上に示すが、厚さ１００オングス
トロームの下層を使用したときに障害発生時間が改善さ
れることを示している。この改善は、線幅が減少するに
つれて、特に約０．３３ミクロン以下になったときによ
り顕著になる。
【００２２】次に図２を参照すると、図２は、平坦な絶
縁体８およびコンタクト・スタッド１０ならびにその上
にスパッタ付着したＩＶＡ族金属層１３を示す。層１３
は、以下のプロセスによって付着する。デバイス・コン
タクト・メタライゼーション１０を形成した後、半導体
ウエハ６を、低圧にポンプ排気したスパッタ装置中に装
入する。次いで、このときウエハ上に形成されたコンタ
クト金属１０から酸化物を除去するためにその場での
（ｉｎ−ｓｉｔｕ）スパッタ・クリーニングを実施す
る。このスパッタ・クリーニングは、一般に、例えば高
圧アルゴン雰囲気中で低い電力（約１０００ワット）で
約５分実施される緩やかなスパッタ・クリーニングであ
る。
【００２３】スパッタ・クリーニングの後、次いでメタ
ライゼーションの第１の層１３を付着する。この第１レ
ベルのメタライゼーション１３は、ＩＶＡ族金属であ
り、好ましくはブランケット形成中にウエハのデバイス
・コンタクト・メタライゼーション１０上に付着したチ
タンである。この層１３は、好ましくは超高純度チタン
・ターゲットから高圧、高純度のアルゴン・プラズマ中
で低い電力で付着する。チタンは、一般に約１５０℃な
いし約４５０℃の温度でスパッタする。ウエハは、一般
にスパッタ・プロセス中、室温から最高約３００℃まで
の温度になる。チタンは、約９０オングストロームない
し約１１０オングストロームの厚さに、最も好ましくは
約１００オングストロームに付着する。
【００２４】次に図３を参照すると、層１３を付着した
後、窒化チタンを所望の厚さにスパッタ付着することに
よって窒化チタン層１４を形成する。窒化チタン層１４
は、チタン層１３を付着するために使用したのと同じチ
ャンバ内でも、また異なる装置内でも形成できる。
【００２５】図４を参照すると、層１４を付着した後、
次に相互接続メタライゼーション層１５をブランケット
付着する。相互接続メタライゼーション１５は、アルミ
ニウムまたはアルミニウム合金であり、好ましくはアル
ミニウム−０．５重量パーセント銅である。アルミニウ
ム銅は、超高純度プレ合金ターゲット、一般にアルミニ
ウム−０．５重量パーセント銅から高純度アルゴン・プ
ラズマ中で、直流マグネトロンを使用して、高い電力で
約１ミクロン毎分の付着速度で付着する。
【００２６】次いで、アルミニウム銅相互接続メタライ
ゼーション１５の上に、約５０オングストロームないし
約２５０オングストロームのＩＶＡ族金属、好ましくは
チタンを、上述の前に付着した金属層１３と同様に層１
８として付着する。層１８の付着および組成は、層１３
と同様にして実施できる。図５から、次いで金属層１８
上に適切なキャッピング層１９をブランケット付着し
て、このレベルで相互接続メタライゼーションを完成す
る。キャッピング層は、好ましくは窒化チタンであり、
窒化チタン層１４と同様にして付着できる。この層の目
的は、後続のフォトレジスト・ステップ中に光反射の量
を制限すること、および後続の処理中に腐食に対する保
護層の働きをすることである。したがって光反射の量を
少なくする要件を同様に満足し、かつ後続の処理中に保
護アノード・キャッピングを提供する層なら、どんなも
のでもこの層に使用できる。
【００２７】次に図６および図７を参照すると、次いで
このブランケット相互接続メタライゼーションをパター
ン化するために、メタライゼーション１９の上にフォト
レジスト２０を塗布する。異なる任意の数のフォトレジ
スト技法が使用できる。単一の層レジストが示してある
が、必要ならば、多層フォトレジストが使用できること
を理解されたい。フォトレジストは、周知のリソグラフ
ィ手段によって画定し現像して、後で下地のブランケッ
ト金属層の反応性イオン・エッチングを実施するための
リソグラフィ・マスクを形成することができる。そのよ
うな手段は当業者には周知であり、ここでさらに詳細に
開示する必要はない。
【００２８】次に図８を参照すると、次いでメタラジを
マルチステップ・シーケンスで反応性イオン・エッチン
グする。第１のステップは、メタライゼーションの上面
に存在する酸化物を突き破ることである。次に、金属の
大部分を反応性イオン・エッチングによって除去する。
次に、前のステップにおける金属が全てエッチングによ
って除去されるようにオーバ・エッチングを実施する。
【００２９】反応性イオン・エッチングは、一般に、単
一のウエハ・ツール内で低い圧力下で実施される。一般
に、上述のエッチングを段階ごとのプロセスで実施する
ためのプラズマ組成、圧力、電力および時間の組合せ
は、当業者には周知であり、ここで詳細に説明する必要
はない。
【００３０】残っているレジスト２０は、ウエハを酸素
プラズマ中に配置するなど周知の技法によって除去でき
る。
【００３１】残っている層レジスト２０を除去した後、
次いでウエハをオーブン中に置いてメタライゼーション
・スタックをフォーミング・ガスまたはアルゴンなどの
不活性ガス中で約４００〜４５０℃で約３０〜４５分間
アニールすることによって、テクスチャ付きアルミニウ
ム層の結晶粒サイズを成長させ、チタン層とアルミニウ
ム層が隣接しているならば互いに接触しているそれらの
層を反応させて、それによりＴｉＡｌ3を形成する。
【００３２】本発明の好ましい態様によれば、最適の電
気移動性能を達成するために、少なくともチタン層、お
よび窒化チタン層を使用した場合には窒化チタン層をコ
リメーションまたは「ロング・スロー」によってコヒー
レントに付着する。チタン層、および窒化チタン層が存
在する場合にはそれに対してコリメート付着またはロン
グ・スロー付着によって作成した構造は、非コリメート
付着技法を使用して付着したものと比較して大幅に改善
された電気移動性能を示す。コリメート付着技法を実施
するのに適した代表的な装置は、その開示が参照により
本発明の一部となるヘッジ（Ｈｅｇｄｅ）他の米国特許
第５５８０８２３号およびワダ（Ｗａｄａ）他の米国特
許第５５８４９７３号に記載されている。代表的なコリ
メータ内には、ターゲットから焦点をはずれてスパッタ
された材料がウエハに到達せず、その代わりにバッフル
上に付着するようにするためのバッフルまたは平行板が
存在する。
【００３３】図１３は、ＰＶＤ非コリメート・スパッタ
・チャンバ内のターゲットから基板までの典型的な距離
が約５ｃｍであることを示す。
【００３４】図１４は、コリメータを備えるＰＶＤスパ
ッタ・チャンバの代表的な幾何形状を示す。ターゲット
と基板の距離は約１０ｃｍ、ターゲットとコリメータの
距離は約５ｃｍであり、コリメータの高さは約２ｃｍで
ある。コリメータは、基板から約３ｃｍ離れている。
【００３５】ロング・スロー技法では、スパッタ・ター
ゲットとウエハの距離は、非コリメート付着法の場合よ
りも約２〜３倍長く、一般に長さ約２０センチメートル
である。さらに、高純度のチタン・フィルムが付着する
ようにスパッタ装置内にシャッタを含めることが望まし
い。このことは、特に電気移動性能を最大にするために
最高の純度である必要がある上部チタン層にとって重要
である。
【００３６】代表的なロング・スロー付着装置は、Ｕｌ
ｖａｃの商標で市販されている。
【００３７】以下の電気移動テストを実施して、非コリ
メート付着技法と本発明の好ましい付着技法とを比較し
た。具体的には、１００ÅＴｉ／１００ÅＴｉＮ／２３
００ÅＡ１（０．５％Ｃｕ）／５０ÅＴｉ／４００ÅＴ
ｉＮの金属フィルム・スタックを使用した。ウエハの第
１のグループをＥｎｄｕｒａ ＰＶＤ金属スパッタ装置
内に置き、それによりＴｉ／ＴｉＮフィルムの付着を非
コリメート・チャンバ内で実施した。ウエハの第２のグ
ループをＵｌｖａｃ金属スパッタ装置内に置いた。Ｕｌ
ｖａｃツール内のＴｉフィルムおよびＴｉＮフィルムを
ロング・スロー・チャンバ内で実施した。ただし、スパ
ッタリング・ターゲットとウエハの距離は、Ｅｎｄｕｒ
ａ非コリメート・チャンバの場合よりも３倍長い。さら
に、Ｕｌｖａｃツール内のＴｉ／ＴｉＮチャンバはシャ
ッタを有する。このシャッタを使用すれば、前のウエハ
によってターゲット上に蓄積した硝化物が除去されるの
で、はるかに高い純度のＴｉフィルムを付着することが
できる。ロング・スロー・チャンバおよびコリメート・
チャンバ内では、チタンがそれぞれ側壁またはコリメー
タ上に付着する。この付着したチタンは、ポンプの役目
をし、酸素など汚染物と反応し、それにより、例えば、
酸素が新しく付着したチタン中に取り込まれる。Ｅｎｄ
ｕｒａ Ｔｉ／ＴｉＮの場合、ターゲットは、前のＴｉ
Ｎ付着により硝化された。
【００３８】各ロットからの３つのウエハを０．８１ｍ
Ａおよび２５０℃で電気移動についてテストした。金属
線中の電流密度は約０．９ＭＡ／ｃｍ2であった。テス
トは、図１１に示す構造上で実施した。図１１におい
て、番号３０は下地の金属レベルを表し、番号３１は金
属レベル３０と上部金属レベル３２の間のビアを表す。
上部金属レベル３２は上で開示した金属フィルム・スタ
ックを含んでいる。ビア３１の直径は約０．３０ミクロ
ンであり、金属レベル３２の線幅は約０．３０ミクロン
である。半数障害発生時間（ｔ５０）、および対数正規
分布の形状パラメータ、シグマ（σ）を次に示す。 Ｅｎｄｕｒａ：ｔ５０＝８．１時間、σ＝０．５２ Ｕｌｖａｃ：ｔ５０＝１７．９時間、σ＝０．１
【００３９】図１２は、障害発生時間を示すグラフであ
り、ロング・スロー技法を使用すると非コリメート技法
と比較して改善された結果が得られることを示してい
る。
【００４０】上記から明らかなように、Ｕｌｖａｃツー
ル内に配置された試料は、Ｅｎｄｕｒａツール内に配置
された試料よりも２倍長い寿命を示し、かつかなり密な
障害分布を示す。
【００４１】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４２】（１）ａ）約９０オングストロームないし
約１１０オングストロームの厚さを有するＩＶＡ族金属
の第１の下層を基板上に付着するステップと、ｂ）アル
ミニウムおよびアルミニウム合金からなるグループから
選択された少なくとも１つの成分の層を、それが前記下
層に電気接触するように付着するステップとを含むメタ
ライゼーション構造を製造する方法。 （２）前記付着が化学的気相付着または物理的気相付着
である上記（１）に記載の方法。 （３）前記付着が物理的気相付着である上記（１）に記
載の方法。 （４）前記付着がスパッタ付着である上記（１）に記載
の方法。 （５）前記スパッタ付着がコリメート付着またはロング
・スロー付着である上記（４）に記載の方法。 （６）前記スパッタ付着がロング・スロー付着である上
記（４）に記載の方法。 （７）前記ＩＶＡ族金属がチタンである上記（１）に記
載の方法。 （８）前記アルミニウム合金が、アルミニウムと、銅、
マグネシウム、シリコン、パラジウム、およびランタニ
ドからなるグループから選択された少なくとも１つの成
分との合金である上記（１）に記載の方法。 （９）前記合金が最高約３重量パーセントの前記成分を
含む上記（８）に記載の方法。 （１０）前記層が＜１１１＞テクスチャ付きフィルムで
ある上記（１）に記載の方法。 （１１）前記層が、強度対カイ・スキャン上の半値幅が
１５度未満であり、かつランダム結晶粒の体積分率が２
０パーセント未満である高度にテクスチャ付きのフィル
ムである上記（１０）に記載の方法。 （１２）前記層が約２０００オングストロームないし約
６０００オングストロームの厚さを有する上記（１）に
記載の方法。 （１３）前記層が約２０００オングストロームないし約
２５００オングストロームの厚さを有する上記（１）に
記載の方法。 （１４）前記下層と前記層の間に窒化チタン層を付着す
るステップをさらに含む上記（１）に記載の方法。 （１５）前記窒化チタン層が約５０オングストロームな
いし約５００オングストロームの厚さを有する上記（１
４）に記載の方法。 （１６）前記窒化チタン層が約５０オングストロームな
いし約１５０オングストロームの厚さを有する上記（１
４）に記載の方法。 （１７）チタンおよびチタン合金からなるグループから
選択された少なくとも１つの成分の前記層上に配置され
たキャッピング層を付着するステップをさらに含む上記
（１）に記載の方法。 （１８）前記キャッピング層が窒化チタンであるか、ま
たはＩＶＡ族金属層と窒化チタン層の組合せである上記
（１７）に記載の方法。 （１９）前記キャッピング層が窒化チタンであるか、ま
たはチタン層と窒化チタン層の組合せである上記（１
７）に記載の方法。 （２０）チタンおよびチタン合金からなるグループから
選択された前記少なくとも１つの成分の前記層上に配置
されたキャッピング層をさらに含む上記（１４）に記載
の方法。 （２１）前記キャッピング層が窒化チタンであるか、ま
たはＩＶＡ族金属層と窒化チタン層の組合せである上記
（２０）に記載の方法。 （２２）前記キャッピング層が窒化チタンであるか、ま
たはチタン層と窒化チタン層の組合せである上記（２
０）に記載の方法。 （２３）前記チタン層が＜０００２＞繊維テクスチャ付
きである上記（２２）に記載の方法。 （２４）前記チタン層が＜０００２＞繊維テクスチャ付
きである上記（１９）に記載の方法。 （２５）前記基板がシリコン基板である上記（１）に記
載の方法。
【図面の簡単な説明】
【図１】本発明による相互接続メタラジの好ましい実施
形態の断面図である。
【図２】本発明の好ましい相互接続メタラジをステップ
・バイ・ステップで製造するプロセスの一段階の断面図
である。
【図３】本発明の好ましい相互接続メタラジをステップ
・バイ・ステップで製造するプロセスの図２に続く段階
の断面図である。
【図４】本発明の好ましい相互接続メタラジをステップ
・バイ・ステップで製造するプロセスの図３に続く段階
の断面図である。
【図５】本発明の好ましい相互接続メタラジをステップ
・バイ・ステップで製造するプロセスの図４に続く段階
の断面図である。
【図６】本発明の好ましい相互接続メタラジをステップ
・バイ・ステップで製造するプロセスの図５に続く段階
の断面図である。
【図７】本発明の好ましい相互接続メタラジをステップ
・バイ・ステップで製造するプロセスの図６に続く段階
の断面図である。
【図８】本発明の好ましい相互接続メタラジをステップ
・バイ・ステップで製造するプロセスの図７に続く段階
の断面図である。
【図９】下層の厚さに応じた障害発生時間を示すグラフ
である。
【図１０】下層の厚さに応じた障害発生時間を示すグラ
フである。
【図１１】本発明の構造を形成するのに適した処理を受
けた構造の概略図である。
【図１２】ロング・スローの好ましい技法による製造
と、ノンコリメート技法の障害発生時間を比較したグラ
フである。
【図１３】ＰＶＤスパッタ幾何形状の概略図である。
【図１４】ＰＶＤスパッタ幾何形状の概略図である。
【符号の説明】
６ デバイス基板 ８ 絶縁体 １０ 層間スタッド接続 １３ 下層 １４ 窒化チタン層 １５ アルミニウム層 １８ チタン層 １９ 窒化チタン層 ２０ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｃ２３Ｃ 28/02 Ｃ２３Ｃ 28/02 (72)発明者 パトリック・ダブリュー・デハーヴェン アメリカ合衆国12603 ニューヨーク州 ポーキープシー チェリー・ヒル・ドラ イブ 203 (72)発明者 ケニス・ピー・ロッドベル アメリカ合衆国12570 ニューヨーク州 ポークァグ レオ・レーン ３ (72)発明者 ロナルド・ジー・フィリッピ アメリカ合衆国12590 ニューヨーク州 ワッピンガーズ・フォールズ ホワイ ト・ゲイツ・ドライブ アパートメント ６ディー (72)発明者 チーホア・ヤン アメリカ合衆国10595 ニューヨーク州 ヨークタウン ファーサンド・コート 2666 (72)発明者 堅田 富夫 神奈川県横浜市磯子区新杉田町８番地 株式会社東芝 横浜事業所内 (72)発明者 青地 英明 神奈川県横浜市磯子区新杉田町８番地 株式会社東芝 横浜事業所内 (56)参考文献 特開 平８−274172（ＪＰ，Ａ) 特開 平８−274100（ＪＰ，Ａ) 特開 平８−78412（ＪＰ，Ａ) 特開 平７−335553（ＪＰ，Ａ) 特開 平１−312852（ＪＰ，Ａ) 特開 昭62−32610（ＪＰ，Ａ) 特公 平７−52733（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/285

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】ａ）高真空のスパッタリング装置における高純度のチタ
    ンまたはそれと同性質のＩＶＡ族金属のターゲットから
    高圧、高純度の不活性ガスのプラズマ中で低電力で９０
    オングストロームないし１１０オングストロームの厚さ
    を有する前記チタンまたは前記ＩＶＡ族金属の下層をス
    パッタ・クリーニング済みの端子領域表面上に付着する
    ステップと、 ｂ）前記スパッタリング装置におけるアルミニウムまた
    はアルミニウム合金のターゲットから高純度の不活性ガ
    スのプラズマ中で、直流磁界の下に、高電力で前記アル
    ミニウムまたはアルミニウム合金の上層を前記下層上に
    付着するステップと、 を含み、アルミニウムまたはアルミニウム合金の上層が
    ＜１１１＞面で高度に繊維テクスチャ付きである メタラ
    イゼーション構造体の製造方法。
  2. 【請求項２】ａ）導電性配線端子が表面に露出した基板を高真空のス
    パッタリング装置に配置して高圧の不活性ガス雰囲気に
    曝し、前記配線端子表面を低電力の下に緩やかにスパッ
    タ・クリーニングするステップと、 ｂ）前記スパッタリング装置を付着雰囲気に変更して高
    純度のチタンまたはそれと同性質のＩＶＡ族金属のター
    ゲットから高圧、高純度の不活性ガスのプラズマ中で低
    電力で１５０゜Ｃないし４５０゜Ｃの温度で９０オング
    ストロームないし１１０オングストロームの厚さを有す
    る前記チタンまたは前記ＩＶＡ族金属の下層を前記配線
    端子表面上に付着するステップと、 ｃ）アルミニウムまたはアルミニウム合金のターゲット
    から高純度の不活性ガスのプラズマ中で高電力で所定の
    付着速度で前記アルミニウムまたはアルミニウム合金の
    上層を前記下層上に付着するステップと、 を含み、アルミニウムまたはアルミニウム合金の上層が
    ＜１１１＞面で高度に繊維テクスチャ付きである メタラ
    イゼーション構造体の製造方法。
  3. 【請求項３】前記上層の付着ステップが直流マグネトロ
    ンを使用する雰囲気で実行される請求項２に記載の方
    法。
  4. 【請求項４】前記上層の付着ステップにおける前記所定
    の付着速度が毎分１ミクロン単位である請求項２に記載
    の方法。
  5. 【請求項５】前記スパッタ付着がコリメート付着または
    ロング・スロー付着である請求項１または２に記載の方
    法。
  6. 【請求項６】前記上層が、Ｘ線強度対カイ・スキャン上
    の半値幅が１５度未満であり、かつランダム結晶粒の体
    積分率が２０パーセント未満である高度に繊維テクスチ
    ャ付きフィルムである請求項１または２に記載の方法。
  7. 【請求項７】前記チタン層が＜０００２＞面で繊維テク
    スチャ付きである請求項１または２に記載の方法。
  8. 【請求項８】前記下層と前記上層の間に窒化チタン層を
    付着するステップをさらに含む請求項１または２に記載
    の方法。
  9. 【請求項９】前記窒化チタン層が５０オングストローム
    ないし５００オングストロームの厚さを有する請求項８
    に記載の方法。
  10. 【請求項１０】チタンまたはチタン合金からなるキャッ
    ピング層を前記上層上に付着するステップをさらに含む
    請求項１，２，３または８に記載の方法。
  11. 【請求項１１】前記チタン・キャッピング層が＜０００
    ２＞面で繊維テクスチャ付きである請求項１０に記載の
    方法。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6130161A (en) * 1997-05-30 2000-10-10 International Business Machines Corporation Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity
US6319727B1 (en) * 1999-02-08 2001-11-20 National Semiconductor Corporation Method for manufacturing low stress metallic interconnect lines for use in integrated circuits
JP3322305B2 (ja) * 1999-02-25 2002-09-09 日本電気株式会社 半導体装置の製造方法
US6080657A (en) * 1999-07-16 2000-06-27 Taiwan Semiconductor Manufacturing Company Method of reducing AlCu hillocks
US6323111B1 (en) 1999-10-28 2001-11-27 Agere Systems Guardian Corp Preweakened on chip metal fuse using dielectric trenches for barrier layer isolation
US6555204B1 (en) * 2000-03-14 2003-04-29 International Business Machines Corporation Method of preventing bridging between polycrystalline micro-scale features
US6451502B1 (en) * 2000-10-10 2002-09-17 Kodak Polychrome Graphics Llc manufacture of electronic parts
US6960306B2 (en) * 2002-07-31 2005-11-01 Infineon Technologies Ag Low Cu percentages for reducing shorts in AlCu lines
KR100669688B1 (ko) * 2003-03-12 2007-01-18 삼성에스디아이 주식회사 박막트랜지스터 및 이를 구비한 평판표시소자
JP2005268454A (ja) * 2004-03-17 2005-09-29 Nec Electronics Corp 半導体装置およびその製造方法
KR100584485B1 (ko) * 2004-07-20 2006-05-29 동부일렉트로닉스 주식회사 반도체 소자의 금속 부식 방지 방법
DE102005043913B4 (de) * 2004-09-22 2011-06-30 Infineon Technologies AG, 81669 Verfahren zur Herstellung einer dotierten Zone in einem Halbleiterkörper
KR100780245B1 (ko) * 2006-08-28 2007-11-27 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
DE102007035837A1 (de) * 2007-07-31 2009-02-05 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einer Kornorientierungsschicht
FR2922202B1 (fr) * 2007-10-15 2009-11-20 Commissariat Energie Atomique Structure comportant une couche getter et une sous-couche d'ajustement et procede de fabrication.
US8802578B2 (en) * 2012-07-13 2014-08-12 Institute of Microelectronics, Chinese Academy of Sciences Method for forming tin by PVD
KR102422421B1 (ko) * 2015-06-01 2022-07-20 삼성전자주식회사 배선 구조 및 이를 적용한 전자소자

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4438450A (en) * 1979-11-30 1984-03-20 Bell Telephone Laboratories, Incorporated Solid state device with conductors having chain-shaped grain structure
US4910580A (en) * 1987-08-27 1990-03-20 Siemens Aktiengesellschaft Method for manufacturing a low-impedance, planar metallization composed of aluminum or of an aluminum alloy
US5071714A (en) * 1989-04-17 1991-12-10 International Business Machines Corporation Multilayered intermetallic connection for semiconductor devices
JPH0456325A (ja) * 1990-06-26 1992-02-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5345108A (en) * 1991-02-26 1994-09-06 Nec Corporation Semiconductor device having multi-layer electrode wiring
US5380678A (en) * 1991-03-12 1995-01-10 Yu; Chang Bilayer barrier metal method for obtaining 100% step-coverage in contact vias without junction degradation
US5242860A (en) * 1991-07-24 1993-09-07 Applied Materials, Inc. Method for the formation of tin barrier layer with preferential (111) crystallographic orientation
US5525199A (en) * 1991-11-13 1996-06-11 Optical Corporation Of America Low pressure reactive magnetron sputtering apparatus and method
GB9219267D0 (en) * 1992-09-11 1992-10-28 Inmos Ltd Manufacture of semiconductor devices
JPH06268083A (ja) * 1993-03-11 1994-09-22 Sony Corp 半導体装置の配線
US5635763A (en) * 1993-03-22 1997-06-03 Sanyo Electric Co., Ltd. Semiconductor device having cap-metal layer
KR100320364B1 (ko) * 1993-03-23 2002-04-22 가와사키 마이크로 엘렉트로닉스 가부시키가이샤 금속배선및그의형성방법
US5420072A (en) * 1994-02-04 1995-05-30 Motorola, Inc. Method for forming a conductive interconnect in an integrated circuit
EP0690503A1 (en) * 1994-05-31 1996-01-03 Advanced Micro Devices, Inc. Improved interconnect line structure and process therefor
JPH07335553A (ja) * 1994-06-08 1995-12-22 Tel Varian Ltd 処理装置および処理方法
US5552339A (en) * 1994-08-29 1996-09-03 Taiwan Semiconductor Manufacturing Company Furnace amorphous-SI cap layer to prevent tungsten volcano effect
JPH08107087A (ja) * 1994-10-06 1996-04-23 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5523259A (en) * 1994-12-05 1996-06-04 At&T Corp. Method of forming metal layers formed as a composite of sub-layers using Ti texture control layer
US5580823A (en) * 1994-12-15 1996-12-03 Motorola, Inc. Process for fabricating a collimated metal layer and contact structure in a semiconductor device
US5532509A (en) * 1994-12-16 1996-07-02 Motorola, Inc. Semiconductor inverter layout having improved electromigration characteristics in the output node
US5561083A (en) * 1994-12-29 1996-10-01 Lucent Technologies Inc. Method of making multilayered Al-alloy structure for metal conductors
US5641992A (en) * 1995-08-10 1997-06-24 Siemens Components, Inc. Metal interconnect structure for an integrated circuit with improved electromigration reliability
US5738961A (en) * 1997-03-03 1998-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Two-step photolithography method for aligning and patterning non-transparent layers

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