JP4241590B2 - サージ保護用半導体装置の製造方法 - Google Patents
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Description
前記低濃度P型半導体基板の表面から層内へ延在したN型ウェルが形成され、該N型ウェルの表面から層内へ延在したP型半導体層が形成され、前記N型ウェルと該N型ウェルの表面から層内へ延在したP型半導体層とにより保護ダイオード114を構成し、
前記低濃度P型半導体基板の表面から層内へ延在したP型半導体層が形成され該P型半導体層に隣接して且つ前記低濃度P型半導体基板の表面から層内へ延在したN型半導体層が形成され、前記P型半導体層と前記N型半導体層とによって寄生ツェナーダイオード116を構成しているものがあった(例えば、特許文献1参照)。
2 低濃度N型エピタキシャル層
3、103、107 N型半導体層
4 低濃度P型半導体層
5 P型半導体層II
6 N型半導体層II
7 N型半導体層III
8 絶縁皮膜
8a N型半導体層III拡散窓
8b 電源配線用窓
8c 入出力配線用窓
9 入出力配線
10 電源配線
11 グランド電極
J1 低濃度N型エピタキシャル層とP型半導体層との界面
J2 低濃度P型半導体層とN型半導体層IIとの界面
J3 P型半導体層とN型半導体層IIIとの界面
J11 P型ウェル102とN型半導体層103との界面
J12 N型ウェル104とP型半導体層105との界面
J13 P型半導体層106とN型半導体層107との界面
100 サージ保護回路
101 低濃度P型半導体基板
102 P型ウェル
104 N型ウェル
111 電源端子
111a 電源配線
112 グランド端子
112a グランド配線
113 入出力端子
113a 入出力配線
114、115 保護ダイオード
116 寄生ツェナーダイオード
117 IC
117a ICの電源結線部
117b ICの入出力結線部
117c ICのグランド結線部
Claims (1)
- 第二導電型半導体層の第一主面全面の上に低濃度第一導電型エピタキシャル層をエピタキシャル成長させ、該低濃度第一導電型エピタキシャル層の表面全面に第一導電型ドーパントを含む膜を成膜し、熱拡散法によるドライブ拡散によって前記低濃度第一導電型エピタキシャル層の表面から層内に延在した第一導電型半導体層を形成し、前記第二導電型半導体層と、該第一導電型半導体層と、で保護ダイオードを構成する低濃度第一導電型エピタキシャル層形成工程と、低濃度第二導電型半導体層の第一主面全面に第二導電型ドーパントを含む膜を成膜し、熱拡散法によるドライブ拡散によって前記低濃度第二導電型半導体層の第一主面から層内に延在した第二導電型半導体層IIを形成する第二導電型半導体層形成工程と、前記第一導電型半導体層の表面と前記第二導電型半導体層IIの表面とを合わせて、不活性ガス雰囲気中で加熱して前記第一導電型半導体層と前記第二導電型半導体層IIとの結晶構造を接続する半導体層接続工程と、前記低濃度第二導電型半導体層の表面全面に第一導電型ドーパントを含む膜を成膜し、熱拡散法によるドライブ拡散によって前記低濃度第二導電型半導体層の表面から層内に延在した第一導電型半導体層IIを形成し、前記低濃度第二導電型半導体層と、該第一導電型半導体層IIと、で保護ダイオードを成して順方向直列に接続される保護ダイオードを構成する第一導電型半導体層形成工程と、前記第一導電型半導体層IIの表面にフォトリソグラフィにて選択的にレジスト膜を形成し、前記第一導電型半導体層IIの露出した主面から前記第二導電型半導体層の一部層にかけて異方性ドライエッチングによってトレンチエッチングを施し、前記第二導電型半導体層の第一主面を露出させて第一導電型半導体層IIIの形成予定部を該第二導電型半導体層の第一主面に確保し、前記レジスト膜を除去するエッチング工程と、前記エッチング工程にて新たに現れた半導体層表面と前記第一導電型半導体層IIの第一主面との全面に熱酸化法による酸化膜から成る絶縁皮膜を形成して覆い、前記第二導電型半導体層の前記第一導電型半導体層III形成予定部上の前記絶縁皮膜をフォトリソグラフィにて選択的に窓開けして第一導電型半導体層III拡散窓とし、前記絶縁皮膜をマスクとした選択的拡散にて前記第二導電型半導体層の表面から層内に延在した前記第一導電型半導体層IIIを形成し、前記第二導電型半導体層と、該第一導電型半導体層IIIと、でツェナーダイオードを構成する第一導電型半導体層形成工程IIと、前記絶縁皮膜をフォトリソグラフィによる選択的エッチングを施して、前記第一導電型半導体層IIの主面一部に電源配線用窓を窓形成し、前記第二導電型半導体層IIと前記第一導電型半導体層との側面の一部を共に含んだ面を露出させた入出力配線用窓を窓形成する配線接続窓形成工程と、前記第一導電型半導体層III拡散窓と前記電源配線用窓と前記入出力配線用窓とを含んだ前記絶縁皮膜全面上にメタル層を形成し、該メタル層にフォトリソグラフィによる選択的エッチングを施し、前記電源配線用窓に露出した前記第一導電型半導体層II表面及び前記第一導電型半導体層III拡散窓に露出した前記第一導電型半導体層III表面から前記絶縁皮膜表面の周辺へ延在して且つ前記絶縁皮膜表面に配線されて前記第一導電型半導体層II表面と前記第一導電型半導体層III表面とを電気接続して連続で一体な電源配線と、前記入出力配線用窓に露出した前記第二導電型半導体層IIと前記第一導電型半導体層とを含む面から前記絶縁皮膜表面の周辺と前記第二導電型半導体層の主面上の前記絶縁皮膜へ延在した入出力配線とを形成し、前記第二導電型半導体層の第二主面を研削研磨して厚み調整し、該第二導電型半導体層の第二主面上にメタル蒸着してグランド電極を形成する電極形成工程とから成る事を特徴とするサージ保護用半導体装置の製造方法。
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