JP4208631B2 - Manufacturing method of semiconductor device - Google Patents

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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、より詳細には配線基板にザグリ加工を施してキャビティを形成し、キャビティに半導体チップを搭載して半導体装置を製造する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体チップを搭載する配線基板は、半導体チップの高集積化とともに配線パターンが高密度に形成される一方、基板の薄型化が図られている。また、半導体装置は一つのパッケージに単一の半導体チップを搭載した製品の他に、一つのパッケージに複数の半導体チップを搭載した複合型の製品も製造されている。
このような配線基板を製造する方法としては、ビアを介して層間で配線パターンを電気的に接続しながら配線パターンを順次積層する、いわゆるビルドアップ法等の製造方法が行われている。
【０００３】
ところで、最近、銅箔と一体に銅バンプを形成した銅バンプ付き銅箔を用いて、配線基板を形成する方法が提案されている（たとえば、特許文献１、特許文献２参照）。この銅バンプ付き銅箔は、銅箔をエッチングすることによって配線パターンを形成することができ、銅バンプを層間で配線パターンを電気的に接続するビアとすることにより、配線パターンを積層して形成する配線基板の製造に利用することができる。
銅バンプ付き銅箔は厚さ１００μｍ以下といったように薄く形成されるから、配線基板の薄型化を図ることが可能であり、銅バンプが小径に形成されることから配線パターンを高密度に配置することが可能になる。また、銅バンプをビアに使用することにより、レーザ加工によって絶縁層にビア穴を形成したり、めっきを施したりする必要がなく、配線基板を容易に製造することが可能となる。
【０００４】
一方、本出願人は、配線基板の製造方法として、内層に配線パターンが形成された基板の一方の面側から切削刃によりザグリ加工を施して内層の所要部位を露出させる方法によってキャビティを形成し、キャビティに半導体チップを搭載して配線基板を製造する方法を提案している（たとえば、特許文献３参照）。このザグリ加工を利用して半導体チップを搭載するキャビティを形成する方法は、配線基板の変形を防止し、信頼性の高い半導体装置として提供できるという利点がある。
【０００５】
【特許文献１】
特開２００１−３２６４５９号公報
【特許文献２】
特開２００２−２６４７９号公報
【特許文献３】
特開２００２−２６４７９号公報
【０００６】
【発明が解決しようとする課題】
上述したように、内層に配線パターンが形成された基板にザグリ加工を施して半導体チップを搭載するキャビティを形成し、キャビティに半導体チップを搭載して半導体装置を形成する方法は、基板を薄く形成することができれば、半導体装置を薄型化することは可能である。しかしながら、従来のビルドアップ法等により配線パターンを積層して形成する配線基板の製造方法の場合は、必ずしも配線基板を効果的に薄く形成することはできないという課題があり、配線基板の製造工程が複雑になるという課題があった。
【０００７】
また、配線基板に半導体チップを搭載するキャビティを形成するため、キャビティを形成する部位に対応して窓あけした基板を積層して配線基板を製造する方法による場合は、基板を積層した際にキャビティの内側に下層の基板が押し込まれて湾曲した形状になること、またプリプレグを介して基板を積層する際にプリプレグの流れ性が不十分だと、積層した基板間に樹脂の未充填によって隙間が生じたり、プリプレグの流れ性が大きい場合にはキャビティ内に樹脂が滲み出てしまうという課題があった。
【０００８】
そこで、本発明はこれらの課題を解決すべくなされたものであり、その目的とするところは、配線パターンを容易に高密度に形成することができ、容易に薄型に形成することができる半導体装置の製造方法を提供するにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は次の構成を備える。
すなわち、外表面に銅箔が被着され内層にパッド状に配線パターンが形成された積層板の下面側からビア穴を形成し、めっきによりビア穴の内面に導体層を形成して前記パッド状に形成した配線パターンに接続するビアを形成し、前記銅箔を所定パターンにエッチングすることにより、積層板の外面に配線パターンを形成し、積層板の上面側から、前記パッド状に形成した配線パターンの高さ位置を切削刃により検知しながら切削位置を制御してザグリ加工を施し、前記積層板の所要部位を切削して、半導体チップを搭載するキャビティを形成するとともに、キャビティの内面の半導体チップの搭載面に前記パッド状に形成した配線パターンを露出させ、前記キャビティに半導体チップを搭載し、キャビティに樹脂を充填して半導体チップを封止することを特徴とする。
【００１０】
また、外表面に銅箔が被着された積層板の下面側からビア穴を形成し、めっきによりビア穴の内面に導体層を形成してビアを形成し、前記銅箔を所定パターンにエッチングすることにより、積層板の外面に配線パターンを形成し、積層板の上面側から、前記ビアの高さ位置を切削刃により検知しながら切削位置を制御してザグリ加工を施し、前記積層板の所要部位を切削して、半導体チップを搭載するキャビティを形成するとともに、キャビティの内面の半導体チップの搭載面に前記ビアの端面を露出させ、前記キャビティに半導体チップを搭載し、キャビティに樹脂を充填して半導体チップを封止することを特徴とする。
【００１１】
また、前記ビアをフィルドビアとして形成し、ザグリ加工によってビアの端面を露出させる方法が有効である。
【００１２】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、添付図面とともに詳細に説明する。図１、２は本発明に係る半導体装置の製造方法を示す説明図である。
図１(a)は半導体装置を構成する配線基板のコア部分となる樹脂基板１０を示す。この樹脂基板１０は両面銅張り基板に貫通孔を形成し、貫通孔にスルーホールめっきを施して貫通孔に導体部１２を形成し、基板の両面の銅箔を所定のパターンにエッチングして基板の両面に配線パターン１４を形成して得られたものである。導体部１２はめっきによって貫通孔を充填するように形成してもよいし、貫通孔の内壁面に導体層を形成して、両面の配線パターン１４が電気的に接続されるようにしてもよい。
【００１３】
なお、実際の製造工程では多数個取り用の大判の樹脂基板をワークとし、大判のワークに所要の加工を施して半導体装置を製造する。図１(a)では、説明上、多数個取り用の樹脂基板のうち個別の半導体装置となる一単位部分を示している。以下の図においても同様である。
【００１４】
図１(b)は、樹脂基板１０の上層と下層に配線パターンを積層して形成する工程を示している。同図で１６、１８が配線パターンを形成するために用いる銅バンプ付き銅箔である。１６ａ、１６ｂが銅バンプ付き銅箔１６に一体に形成されている銅バンプ、１８ａが銅バンプ付き銅箔１８に一体に形成されている銅バンプである。銅バンプ１６ａ、１８ａは、樹脂基板１０に形成されている配線パターン１４の平面配置に位置合わせして形成され、銅バンプ１６ｂは基板に搭載される半導体チップの接続電極の平面配置に位置合わせして形成されている。
【００１５】
なお、本実施形態では半導体チップをフリップチップ接続によって銅バンプ１６ｂと電気的に接続するから、銅バンプ１６ｂは半導体チップの接続電極と同一の平面配置としているが、半導体チップと銅バンプ１６ｂとをワイヤボンディングによって電気的に接続する場合は、半導体チップとのボンディング位置に合わせて銅バンプ１６ｂの配置位置を設定する。
【００１６】
図１(b)において、２０は銅バンプ付き銅箔１６、１８を樹脂基板１０に一体に接合するためのプリプレグである。銅バンプ付き銅箔１６、１８を、プリプレグ２０とともに樹脂基板１０を両面から挟むようにして加圧および加熱すると、銅バンプ付き銅箔１６の銅バンプ１６ａ、１８ａの頂部が、樹脂基板１０に形成されている配線パターン１４にくい込み、銅バンプ１６ａ、１８ａと配線パターン１４とが電気的に導通した状態で接合される。銅バンプ１６ａ、１８ａは頂部が細径に形成され、配線パターン１４にくい込んで電気的導通が確実になされるように形成されている。
そして、プリプレグが溶融して硬化することにより、銅バンプ１６ａ、１８ａが配線パターン１４にくい込んだ状態で銅バンプ付き銅箔１６、１８が樹脂基板１０に一体に接合される。図１(c)に、銅バンプ付き銅箔１６、１８がプリプレグ２０を介して樹脂基板１０に接合された状態を示す。
【００１７】
図２(a)は、樹脂基板１０に銅バンプ付き銅箔１６、１８を接合した後、銅バンプ付き銅箔１６の銅箔と銅バンプ付き銅箔１８の銅箔を所定パターンにエッチングして配線パターン１７、１９を形成した状態を示す。
銅バンプ付き銅箔１６、１８は銅箔と銅バンプ１６ａ、１６ｂ、１８ａとがあらかじめ一体形成されているから、銅箔をエッチングして配線パターンを形成することによって銅バンプ１６ａ、１６ｂ、１８ａと電気的に接続した状態で配線パターン１７、１９を得ることができる。
【００１８】
図２(b)は、半導体チップと接続する銅バンプ１６ｂが形成された側とは反対面側である基板の一方の面側から基板をザグリ加工して、半導体チップを搭載するキャビティ２２を形成した状態を示す。ザグリ加工ではザグリ加工用の切削刃を回転させながら基板の一方の面側から基板内に進入させ、プリプレグ２０、樹脂基板１０の所要部位を切削してキャビティ２２を形成する。
本実施形態では、基板の下面で起立形状に形成されている銅バンプ１６ｂの端面Ａが、キャビティ２２の内面の半導体チップを搭載する搭載面に露出するようにザグリ加工する。銅バンプ１６ｂの端面の高さ位置を切削刃により検知しながら、切削刃による切削位置を制御することによって、図のように基板の一方の面側でキャビティ２２が開口するように形成することができる。
【００１９】
ザグリ加工によってキャビティ２２を形成した後、銅バンプ１６ｂの露出している端面に、ニッケルめっき、金めっき等の所要のめっきを施し、大判のワークのまま各々のキャビティ２２に半導体チップ３０を搭載する。なお、大判のワークを個片に切断した後に、個々に半導体チップ３０を搭載してもよい。
図２(c)は、半導体チップ３０の接続電極と銅バンプ１６ｂとを位置合わせして、フリップチップ接続によって半導体チップ３０を搭載し、その後、半導体チップ３０を樹脂２４によってアンダーフィルした状態を示す。図では樹脂２４によって半導体チップ３０の外面を封止するようにしているが、樹脂２４は少なくとも半導体チップ３０の接続電極と銅バンプ３０との接続部をアンダーフィルできればよく半導体チップ３０の外面部分まで完全に封止しなければならないものではない。
【００２０】
図３は、基板の配線パターン１９に外部接続端子２６を接合して実装可能な半導体装置を形成した状態を示す。図３に示す例はフェイスダウン型の半導体装置として形成した例である。もちろん、半導体装置はフェイスダウン型に限るものではない。
銅バンプ１６ａ、１８ａが層間で配線パターンを電気的に接続するビアとして使用されており、銅バンプ１６ｂは半導体チップ３０と配線パターン１７とを電気的に接続するビアとして使用されている。
本実施形態の半導体装置は樹脂基板１０をコア部分とし、銅バンプ付き銅箔１６、１８を利用して形成されたものであり、厚さ０．３〜０．５ｍｍ程度のきわめて薄型の半導体装置として得られる。
【００２１】
上記実施形態の半導体装置は半導体チップ３０をフリップチップ接続によって搭載した例であるが、図４は半導体チップ３０をワイヤボンディング接続によって搭載した例を示す。２８がボンディングワイヤである。半導体チップ３０をワイヤボンディング接続によって搭載する場合は、キャビティ２２内で半導体チップ３０を搭載する位置から銅バンプ１６ｂを若干偏位させて配置した銅バンプ付き銅箔を使用するようにすればよい。銅バンプ付き銅箔１６としてサーマルビアとして利用する銅バンプ１６ｃを形成したものを使用してもよい。銅バンプ１６ｃについてもザグリ加工により端面を露出させることで、好適なサーマルビアとして利用することができる。
【００２２】
上述したように、本発明に係る半導体装置の製造方法においては、樹脂基板１０と銅バンプ付き銅箔１６、１８を利用して配線基板を形成した後、ザグリ加工によって半導体チップ３０を搭載するキャビティ２２を形成している。このようにザグリ加工によってキャビティ２２を形成する方法による場合は、配線層を積層して形成する工程で基板が反ったりせず、基板を変形させずに製造できることから、薄型の半導体装置を製造する方法としてきわめて有効である。
また、ザグリ加工による場合は、キャビティ２２を形成する際にキャビティの深さ位置を正確に加工することが可能であり、薄型のパッケージであってもキャビティを容易に正確に加工できるという利点がある。
【００２３】
とくに、本実施形態では、樹脂基板１０と銅バンプ付き銅箔１６、１８を組み合わせて配線基板を形成しているから、従来のビルドアップ法等によって配線パターンを積層して基板を作成する方法と比較して薄型の基板を容易に形成することができるという利点がある。銅バンプ付き銅箔を利用して配線基板を作成する方法の場合は、ビルドアップ法による場合のように絶縁層にレーザ加工を施してビア穴を形成したり、基板にめっきを施して導体層を形成したりする工程が不要になるからである。
【００２４】
また、銅バンプ付き銅箔では銅バンプをきわめて小径に形成することが可能であるから、フリップチップ接続における電極配置、ワイヤボンディング接続のボンディング部の配置に合わせて銅バンプを形成することは容易である。銅バンプ付き銅箔を使用して配線基板を形成した場合は、銅バンプが層間で配線パターンを電気的に接続するビアとして利用されることと、銅バンプの端面を露出させるようにザグリ加工するだけで銅バンプの端面が半導体チップとの接続部に形成することができるという利点がある。銅バンプはフィルドビアと同様に端面の全域が導体となっているから、ザグリ加工によって露出する端面の全体が接続用の端子部として利用できるからである。
【００２５】
図３、４に示す半導体装置において配線基板の半導体チップ３０を搭載した面側については、キャビティ２２を形成した領域を除いた領域に配線パターン１９が形成されている。半導体チップ３０は樹脂２４によって完全に封止されているから、半導体チップ３０を搭載した面側についてはキャビティ２２を形成した領域を含めてその全面を配線パターンを形成する領域として利用することが可能である。
【００２６】
図５は、キャビティ２２を形成した領域を含めて基板の全面を配線パターンを形成する領域として利用する半導体装置の製造例を示す。
図５(a)は、基板にザグリ加工を施して形成したキャビティに半導体チップ３０をフリップチップ接続によって搭載し、半導体チップ３０を樹脂２４によって封止した基板４０に、プリプレグ３２を介して銅バンプ付き銅箔３４を接合する工程を示す。この製造方法の場合には、基板４０に銅バンプ付き銅箔３４を接合するようにするからキャビティ２２を樹脂２４によって充填するようにしておくのがよい。銅バンプ付き銅箔３４には基板４０の一方の端面に形成されている配線パターン１９と位置合わせして銅バンプ３４ａが形成されている。
【００２７】
図５(b)は、プリプレグ３２および銅バンプ付き銅箔３４を基板４０に対して加圧および加熱し、プリプレグ３２を介して銅バンプ付き銅箔３４を基板４０に接合した状態を示す。
図５(c)は、銅バンプ付き銅箔３４の銅箔３４ｂを所定パターンにエッチングして基板４０の一方の面に配線パターン３６を形成した状態を示す。銅箔３４をエッチングすることにより、基板４０の一方の面の全域を配線パターン３６を形成する領域とした半導体装置を得ることができる。
【００２８】
このように、半導体チップ３０を搭載した面側でキャビティ２２を形成した領域を含む基板の全域を配線パターンを形成する領域とすることにより、基板内で配線パターンを引き回すことが容易に可能となり、基板の外面上に回路部品を搭載するといった複合化が可能となる。これによって、基板内に半導体チップ３０が埋設するようにして搭載され、より複合機能を備えた半導体装置として提供することが可能となる。
【００２９】
上記実施形態では、一つのパッケージに一つの半導体チップ３０を搭載した例を示したが、一つのパッケージに複数の半導体チップを搭載するように形成することももちろん可能であり、これによってより複合化された半導体装置として提供することが可能となる。また、半導体装置にキャパシタや抵抗等の回路部品を搭載することによって、さらに複合機能を備えた半導体装置とすることができる。
一つの半導体装置内に複数の半導体チップや回路部品を搭載する方法としては、一つのキャビティ内に複数の半導体チップや回路部品を搭載する方法も可能であるし、一つの半導体装置内にザグリ加工によって複数のキャビティを形成し、各々のキャビティに一または複数の半導体チップを搭載するといった方法も可能である。
【００３０】
また、図６は配線基板のコアに樹脂基板１０を使用せず、銅バンプ付き銅箔のみを用いて配線基板を形成する例を示す。
図６(a)は、プリプレグ２０を銅バンプ１１ａが形成された銅バンプ付き銅箔１１と銅箔１１ｂとにより挟む配置とし、加圧および加熱して基板のコア部分を形成する工程を示す。プリプレグ２０を介して銅バンプ付き銅箔１１と銅箔１１ｂとを一体化した後、銅バンプ付き銅箔１１の銅箔部分と銅箔１１ｂとを所定のパターンにエッチングして配線パターン１１ｃ、１１ｄを形成してコアとする。
【００３１】
図６(b)は、銅バンプ付き銅箔１１を用いて形成したコア部分の両面に、図１(b)に示すと同様に、プリプレグ２０を介して銅バンプ付き銅箔１６、１８を加圧および加熱して圧着する工程を示す。
図６(c)は、プリプレグ２０を介して銅バンプ付き銅箔１６、１８が一体的に接合された基板を示す。
図６(d)は、ザグリ加工により基板にキャビティ２２を形成するとともに、銅バンプ１６ｂの端面を露出させ、半導体チップ３０をフリップチップ接続により搭載し、樹脂２４により半導体チップ３０を封止した状態を示す。このように、樹脂基板を使用せず、銅バンプ付き銅箔のみを用いて基板を形成することも可能である。
【００３２】
前述したように、本発明に係る半導体装置の製造方法においては、多数個取り用の大判の基板をワークとして製造することによって、効率的な製造が可能となる。大判の銅バンプ付き銅箔およびプリプレグを使用し、銅バンプ付き銅箔を位置合わせするようにして加圧および加熱して大判の基板を形成し、ザグリ加工を施して半導体チップ３０を搭載するキャビティを形成すると同時に半導体チップ３０と電気的に接続する接続部を形成することにより、きわめて効率的に半導体装置を製造することが可能となる。
【００３３】
なお、上記実施形態においては銅バンプ付き銅箔の好適利用例として、ザグリ加工を適用して半導体チップあるいはキャパシタ、抵抗等の回路部品を基板内に内蔵した半導体装置の製造方法について説明した。銅バンプ付き銅箔は銅バンプが層間で配線パターン等を電気的に接続する導体（ビア）として有効に使用できること、ザグリ加工した際に銅バンプの端面全体が導体として露出することでフリップチップ接続の端子として好適に利用できるという利点がある。このことは、銅バンプ付き銅箔に限らず、層間の電気的接続に使用するビアをフィルドビアとして形成した場合も、同様に本発明の半導体装置の製造方法を適用することができる。フィルドビアはたとえばめっきよってビア穴を充填する、銅あるいは銀ペーストによって形成するといった方法によって形成できる。
【００３４】
なお、フィルドビアによる場合の他に、図７(a)に示すように、内層にパッド状に配線パターン５０を設けた積層板に対して、積層板の下面側からレーザ加工によってビア穴を形成し、めっきによりビア穴の内面に導体層を形成してビア形成した後、積層板の上面側からザグリ加工を施して半導体チップ等を収納するキャビティ５２を形成する（図７(b)）ようにすることも可能である。ザグリ加工によってキャビティ５２の底面に配線パターン５０が露出し配線パターン５０はビア５４を介して基板の外面に形成される接続部と電気的に接続する。キャビティ５２に半導体チップあるいは回路基板等を搭載した後、プリプレグを積層してキャビティ５２を充填し、ビア５４の凹部を充填する。なお、内層のパッド用の配線パターン５０を形成せず、ビア穴を形成してビア穴の内面にめっきを施した後、ビア穴の凹部をプリプレグにより充填し、ザグリ加工によりキャビティ５２の内定面にビアの端面を露出させるようにしてパッケージを形成することもできる。
【００３５】
上述したように、フリップチップ接続によって半導体チップを搭載する場合のように実装用の接続部がきわめて微小間隔で多数個存在するような場合には、接続部分ではんだが他の接続パターンに付着して短絡するといった問題を確実に回避する必要がある。削り出し加工によってこれらの接続部分を露出させるようにすることは可能であるが、他のパターンとの短絡を防止する方法としては、接続端面のみが露出する形態、すなわち上述したように銅バンプあるいはフィルドビア等の端面を露出させるようにザグリ加工する方法はきわめて有効である。本発明は銅バンプによって層間を接続する場合に限らず、上述したように、フィルドビアあるいは内層のパッドを設けたパッケージを形成する場合にも適用することが可能である。
【００３６】
【発明の効果】
本発明に係る半導体装置の製造方法によれば、配線基板に半導体チップを埋設するようにして搭載した製品としてきわめて薄型でコンパクトな製品として提供することができる。また、一つのパッケージに複数の半導体チップを搭載して、複合機能を備えた半導体装置としても提供することができる等の著効を奏する。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造方法を示す説明図である。
【図２】本発明に係る半導体装置の製造方法を示す説明図である。
【図３】外部接続端子を接合した状態の半導体装置の断面図である。
【図４】半導体装置の他の実施形態を示す断面図である。
【図５】半導体装置の他の製造方法を示す説明図である。
【図６】半導体装置のさらに他の製造方法を示す説明図である。
【図７】半導体装置のさらに他の製造方法を示す説明図である。
【符号の説明】
１０ 樹脂基板
１１ 銅バンプ付き銅箔
１２ 導体部
１４、１７、１９、３６ 配線パターン
１６、１８、３４ 銅バンプ付き銅箔
１６ａ、１６ｂ、１６ｃ、１８ａ 銅バンプ
２０、３０、３２ プリプレグ
２２ キャビティ
２４ 樹脂
２６ 外部接続端子
３０ 半導体チップ
４０ 基板
５０ 配線パターン
５２ キャビティ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor equipment, to form a cavity subjected to spot facing to the wiring board and more particularly, relates to a method of manufacturing a semiconductor equipment for manufacturing a semiconductor device by mounting a semiconductor chip in the cavity.
[0002]
[Prior art]
A wiring board on which a semiconductor chip is mounted is formed with a high density of semiconductor chips and a high density of wiring patterns, while the thickness of the board is reduced. Further, in addition to a product in which a single semiconductor chip is mounted on one package, a composite product in which a plurality of semiconductor chips are mounted on one package is also manufactured.
As a method of manufacturing such a wiring board, a manufacturing method such as a so-called build-up method is performed in which wiring patterns are sequentially stacked while electrically connecting wiring patterns between layers through vias.
[0003]
Recently, a method of forming a wiring board using a copper bump-attached copper foil in which a copper bump is formed integrally with a copper foil has been proposed (see, for example, Patent Document 1 and Patent Document 2). This copper foil with copper bumps can be formed by etching the copper foil to form a wiring pattern, and by forming a copper bump as a via that electrically connects the wiring pattern between the layers, the wiring pattern is laminated. It can utilize for manufacture of the wiring board to do.
Since the copper foil with copper bumps is formed as thin as 100 μm or less, it is possible to reduce the thickness of the wiring board, and since the copper bumps are formed in a small diameter, the wiring pattern is arranged with high density. It becomes possible. Further, by using copper bumps for vias, it is not necessary to form via holes or plating in the insulating layer by laser processing, and the wiring board can be easily manufactured.
[0004]
On the other hand, the present applicant, as a method of manufacturing a wiring board, forms a cavity by a method in which a required part of the inner layer is exposed by performing a counterboring process with a cutting blade from one side of the board on which the wiring pattern is formed on the inner layer. A method of manufacturing a wiring board by mounting a semiconductor chip in a cavity has been proposed (see, for example, Patent Document 3). The method of forming a cavity for mounting a semiconductor chip using the counterbore processing has an advantage that it can be provided as a highly reliable semiconductor device by preventing deformation of the wiring board.
[0005]
[Patent Document 1]
JP 2001-326459 A [Patent Document 2]
JP 2002-26479 A [Patent Document 3]
Japanese Patent Laid-Open No. 2002-26479 [0006]
[Problems to be solved by the invention]
As described above, a method for forming a semiconductor device by mounting a semiconductor chip in a cavity by forming a cavity for mounting a semiconductor chip by applying a counterbore process to a substrate having a wiring pattern formed on the inner layer is formed by thinning the substrate. If possible, the semiconductor device can be thinned. However, in the case of a method for manufacturing a wiring board formed by stacking wiring patterns by a conventional build-up method or the like, there is a problem that the wiring board cannot always be formed effectively thin. There was a problem of becoming complicated.
[0007]
In addition, in order to form a cavity for mounting a semiconductor chip on a wiring board, a method of manufacturing a wiring board by laminating a substrate with a window corresponding to a portion where the cavity is formed, the cavity is formed when the substrates are laminated. If the lower substrate is pushed into the inside of the substrate to form a curved shape, and if the flow of the prepreg is insufficient when laminating the substrate via the prepreg, there will be gaps due to unfilled resin between the laminated substrates There is a problem that the resin oozes into the cavity when it occurs or when the flowability of the prepreg is large.
[0008]
Therefore, the present invention has been made to solve these problems, and an object of the present invention is to provide a semiconductor device capable of easily forming a wiring pattern with high density and easily forming a thin wiring pattern. It is in providing the manufacturing method of a device.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, the present invention comprises the following arrangement.
That is, a via hole is formed from the lower surface side of a laminated board in which a copper foil is deposited on the outer surface and a wiring pattern is formed in a pad shape on the inner layer, and a conductor layer is formed on the inner surface of the via hole by plating to form the pad shape A wiring pattern is formed on the outer surface of the laminated board by forming vias connected to the wiring pattern formed on the substrate, and etching the copper foil into a predetermined pattern, and the wiring formed in the pad shape from the upper surface side of the laminated board While controlling the cutting position while detecting the height position of the pattern with the cutting blade, it performs counterboring, cutting the required part of the laminated plate to form a cavity for mounting semiconductor chips, and the semiconductor on the inner surface of the cavity The wiring pattern formed in the pad shape is exposed on the chip mounting surface, the semiconductor chip is mounted in the cavity, the resin is filled in the cavity, and the semiconductor chip is mounted. Characterized in that it stop.
[0010]
Also, via holes are formed from the lower surface side of the laminated board with copper foil deposited on the outer surface, a conductor layer is formed on the inner surface of the via holes by plating, and the copper foil is etched into a predetermined pattern By forming a wiring pattern on the outer surface of the laminated plate, the cutting position is controlled while detecting the height position of the via with a cutting blade from the upper surface side of the laminated plate, The required part is cut to form a cavity for mounting the semiconductor chip, and the end face of the via is exposed on the mounting surface of the semiconductor chip on the inner surface of the cavity, the semiconductor chip is mounted in the cavity, and the cavity is filled with resin. Then, the semiconductor chip is sealed.
[0011]
Further , it is effective to form the via as a filled via and expose the end face of the via by counterboring.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the invention will be described in detail with reference to the accompanying drawings. 1 and 2 are explanatory views showing a method of manufacturing a semiconductor device according to the present invention.
FIG. 1A shows a resin substrate 10 which is a core portion of a wiring substrate constituting a semiconductor device. The resin substrate 10 is formed by forming through holes in a double-sided copper-clad substrate, plating through holes in the through holes to form conductor portions 12 in the through holes, and etching the copper foil on both sides of the substrate into a predetermined pattern. This is obtained by forming the wiring pattern 14 on both sides. The conductor portion 12 may be formed so as to fill the through hole by plating, or a conductor layer may be formed on the inner wall surface of the through hole so that the wiring patterns 14 on both sides are electrically connected. .
[0013]
In an actual manufacturing process, a large-sized resin substrate for taking a large number is used as a workpiece, and the large-sized workpiece is subjected to necessary processing to manufacture a semiconductor device. In FIG. 1 (a), for the sake of explanation, one unit portion, which is an individual semiconductor device, of a multi-piece resin substrate is shown. The same applies to the following drawings.
[0014]
FIG. 1B shows a process of forming a wiring pattern by laminating an upper layer and a lower layer of the resin substrate 10. In the same figure, 16 and 18 are copper foils with copper bumps used for forming a wiring pattern. 16a and 16b are copper bumps integrally formed on the copper foil 16 with copper bumps, and 18a is a copper bump integrally formed on the copper foil 18 with copper bumps. The copper bumps 16a and 18a are formed in alignment with the planar arrangement of the wiring pattern 14 formed on the resin substrate 10, and the copper bump 16b is aligned with the planar arrangement of connection electrodes of the semiconductor chip mounted on the substrate. Is formed.
[0015]
In this embodiment, since the semiconductor chip is electrically connected to the copper bump 16b by flip chip connection, the copper bump 16b has the same planar arrangement as the connection electrode of the semiconductor chip. However, the semiconductor chip and the copper bump 16b are connected to each other. In the case of electrical connection by wire bonding, the arrangement position of the copper bump 16b is set in accordance with the bonding position with the semiconductor chip.
[0016]
In FIG. 1B, reference numeral 20 denotes a prepreg for integrally bonding the copper foils 16 and 18 with copper bumps to the resin substrate 10. When the copper bumps 16 and 18 with copper bumps are pressed and heated so that the resin substrate 10 is sandwiched from both sides together with the prepreg 20, the top portions of the copper bumps 16 a and 18 a of the copper foil 16 with copper bumps are formed on the resin substrate 10. The copper bumps 16a and 18a and the wiring pattern 14 are joined in an electrically conductive state. The copper bumps 16a and 18a are formed so that the tops thereof have a small diameter and the wiring pattern 14 is embedded so as to ensure electrical conduction.
Then, the prepreg is melted and cured, so that the copper bumps 16 and 18 with the copper bumps 16 and 18 are integrally bonded to the resin substrate 10 in a state where the copper bumps 16a and 18a are hard to be inserted into the wiring pattern 14. FIG. 1C shows a state in which the copper bumps 16 and 18 with copper bumps are bonded to the resin substrate 10 via the prepreg 20.
[0017]
In FIG. 2A, after copper foils 16 and 18 with copper bumps are bonded to the resin substrate 10, the copper foils 16 and 18 with copper bumps are etched into a predetermined pattern. A state in which the wiring patterns 17 and 19 are formed is shown.
Since the copper foils 16 and 18 with the copper bumps are integrally formed with the copper foil and the copper bumps 16a, 16b and 18a in advance, the copper bumps 16a, 16b and 18a are formed by etching the copper foil to form a wiring pattern. The wiring patterns 17 and 19 can be obtained in an electrically connected state.
[0018]
In FIG. 2B, the substrate is counterbored from one side of the substrate opposite to the side where the copper bumps 16b connected to the semiconductor chip are formed, thereby forming a cavity 22 for mounting the semiconductor chip. Shows the state. In counterbore processing, a cavity 22 is formed by cutting a required portion of the prepreg 20 and the resin substrate 10 from the one surface side of the substrate while rotating the counterbore cutting blade, and cutting the required portions of the prepreg 20 and the resin substrate 10.
In this embodiment, the end face A of the copper bump 16b formed in an upright shape on the lower surface of the substrate is subjected to counterboring so as to be exposed on the mounting surface on the inner surface of the cavity 22 on which the semiconductor chip is mounted. By controlling the cutting position by the cutting blade while detecting the height position of the end surface of the copper bump 16b by the cutting blade, the cavity 22 can be formed to open on one surface side of the substrate as shown in the figure. it can.
[0019]
After the cavities 22 are formed by counterboring, the exposed end surfaces of the copper bumps 16b are subjected to necessary plating such as nickel plating and gold plating, and the semiconductor chips 30 are mounted in the cavities 22 with a large workpiece. . Note that the semiconductor chip 30 may be mounted individually after a large workpiece is cut into pieces.
FIG. 2 (c) shows a state in which the connection electrode of the semiconductor chip 30 and the copper bump 16 b are aligned, the semiconductor chip 30 is mounted by flip chip connection, and then the semiconductor chip 30 is underfilled with the resin 24. . In the drawing, the outer surface of the semiconductor chip 30 is sealed with the resin 24. However, the resin 24 only needs to be able to underfill at least the connection portion between the connection electrode of the semiconductor chip 30 and the copper bump 30, and to the outer surface portion of the semiconductor chip 30. It does not have to be completely sealed.
[0020]
FIG. 3 shows a state in which a semiconductor device that can be mounted by bonding the external connection terminal 26 to the wiring pattern 19 of the substrate is formed. The example shown in FIG. 3 is an example formed as a face-down type semiconductor device. Of course, the semiconductor device is not limited to the face-down type.
The copper bumps 16 a and 18 a are used as vias for electrically connecting the wiring patterns between the layers, and the copper bumps 16 b are used as vias for electrically connecting the semiconductor chip 30 and the wiring patterns 17.
The semiconductor device according to the present embodiment is formed using the resin substrate 10 as a core portion and using copper bumps 16 and 18 with copper bumps, and is an extremely thin semiconductor device having a thickness of about 0.3 to 0.5 mm. As obtained.
[0021]
The semiconductor device of the above embodiment is an example in which the semiconductor chip 30 is mounted by flip chip connection, but FIG. 4 shows an example in which the semiconductor chip 30 is mounted by wire bonding connection. Reference numeral 28 denotes a bonding wire. In the case where the semiconductor chip 30 is mounted by wire bonding, a copper bump-attached copper foil in which the copper bump 16b is slightly displaced from the position where the semiconductor chip 30 is mounted in the cavity 22 may be used. You may use what formed the copper bump 16c utilized as a thermal via as the copper foil 16 with a copper bump. The copper bump 16c can also be used as a suitable thermal via by exposing the end face by counterboring.
[0022]
As described above, in the method for manufacturing a semiconductor device according to the present invention, after forming a wiring board using the resin substrate 10 and the copper bumps 16 and 18 with copper bumps, a cavity for mounting the semiconductor chip 30 by counterboring is performed. 22 is formed. In this way, in the method of forming the cavity 22 by counterbore processing, the substrate is not warped in the step of forming the wiring layer by stacking, and the substrate can be manufactured without being deformed, so that a thin semiconductor device is manufactured. It is extremely effective as a method.
Further, in the case of counterbore processing, it is possible to accurately process the depth position of the cavity when forming the cavity 22, and there is an advantage that the cavity can be processed easily and accurately even in a thin package. .
[0023]
In particular, in this embodiment, since the wiring substrate is formed by combining the resin substrate 10 and the copper bumps 16 and 18 with copper bumps, a method of creating a substrate by stacking wiring patterns by a conventional build-up method or the like, In comparison, there is an advantage that a thin substrate can be easily formed. In the case of creating a wiring board using copper foil with copper bumps, the insulating layer is laser processed as in the case of the build-up method to form via holes, or the board is plated to form a conductor layer. This is because the step of forming the film becomes unnecessary.
[0024]
Also, with copper foil with copper bumps, it is possible to form copper bumps with a very small diameter, so it is easy to form copper bumps according to the placement of electrodes in flip chip connection and the placement of bonding parts in wire bonding connection. is there. When a wiring board is formed using copper foil with copper bumps, the copper bumps are used as vias for electrically connecting the wiring patterns between the layers, and the counterbore processing is performed so that the end surfaces of the copper bumps are exposed. Only there is an advantage that the end face of the copper bump can be formed at the connection portion with the semiconductor chip. This is because the entire surface of the end face of the copper bump is a conductor like the filled via, and the entire end face exposed by the counterboring process can be used as a terminal portion for connection.
[0025]
In the semiconductor device shown in FIGS. 3 and 4, the wiring pattern 19 is formed in a region excluding the region where the cavity 22 is formed on the surface side of the wiring substrate on which the semiconductor chip 30 is mounted. Since the semiconductor chip 30 is completely sealed by the resin 24, the entire surface including the area where the cavity 22 is formed can be used as an area for forming a wiring pattern on the surface side on which the semiconductor chip 30 is mounted. It is.
[0026]
FIG. 5 shows an example of manufacturing a semiconductor device in which the entire surface of the substrate including the region where the cavity 22 is formed is used as a region where a wiring pattern is formed.
FIG. 5 (a) shows a semiconductor chip 30 mounted in a cavity formed by counterboring a substrate by flip chip connection, and a copper bump via a prepreg 32 on a substrate 40 in which the semiconductor chip 30 is sealed with a resin 24. The process of joining the attached copper foil 34 is shown. In the case of this manufacturing method, since the copper foil 34 with the copper bumps is bonded to the substrate 40, the cavity 22 is preferably filled with the resin 24. A copper bump 34 a is formed on the copper foil 34 with the copper bump so as to be aligned with the wiring pattern 19 formed on one end face of the substrate 40.
[0027]
FIG. 5B shows a state in which the prepreg 32 and the copper foil 34 with copper bumps are pressed and heated against the substrate 40 and the copper bump 34 with copper bumps 34 is bonded to the substrate 40 through the prepreg 32.
FIG. 5 (c) shows a state in which the wiring pattern 36 is formed on one surface of the substrate 40 by etching the copper foil 34 b of the copper foil 34 with copper bumps into a predetermined pattern. By etching the copper foil 34, a semiconductor device can be obtained in which the entire area of one surface of the substrate 40 is an area where the wiring pattern 36 is formed.
[0028]
Thus, by making the entire region of the substrate including the region where the cavity 22 is formed on the surface side on which the semiconductor chip 30 is mounted as a region for forming the wiring pattern, the wiring pattern can be easily routed in the substrate, It is possible to make a composite such as mounting circuit components on the outer surface of the substrate. Thus, the semiconductor chip 30 is mounted so as to be embedded in the substrate, and can be provided as a semiconductor device having a more complex function.
[0029]
In the above-described embodiment, an example in which one semiconductor chip 30 is mounted in one package has been shown. However, it is of course possible to form a plurality of semiconductor chips in one package, which makes it more complex. It can be provided as a manufactured semiconductor device. Further, by mounting circuit components such as capacitors and resistors on the semiconductor device, a semiconductor device further having a composite function can be obtained.
As a method of mounting a plurality of semiconductor chips and circuit components in one semiconductor device, a method of mounting a plurality of semiconductor chips and circuit components in one cavity is possible, and a counterboring process is performed in one semiconductor device. A method of forming a plurality of cavities by mounting one or a plurality of semiconductor chips in each cavity is also possible.
[0030]
FIG. 6 shows an example in which the wiring board is formed by using only the copper foil with copper bumps without using the resin board 10 as the core of the wiring board.
FIG. 6A shows a process of forming the core portion of the substrate by placing the prepreg 20 between the copper foil 11 with copper bumps 11a on which the copper bumps 11a are formed and the copper foil 11b, and applying pressure and heating. After integrating the copper foil 11 with copper bump 11 and the copper foil 11b through the prepreg 20, the copper foil portion 11 and the copper foil 11b of the copper foil 11 with copper bump are etched into a predetermined pattern to form wiring patterns 11c, 11d. To form a core.
[0031]
In FIG. 6B, copper foils 16 and 18 with copper bumps are added to both surfaces of the core portion formed using the copper foil 11 with copper bumps via the prepreg 20 as shown in FIG. The process of pressure-bonding by heating and heating is shown.
FIG. 6 (c) shows a substrate in which copper bumps 16, 18 with copper bumps are integrally joined via a prepreg 20.
6D shows a state in which the cavity 22 is formed in the substrate by counterboring, the end face of the copper bump 16b is exposed, the semiconductor chip 30 is mounted by flip chip connection, and the semiconductor chip 30 is sealed by the resin 24. Indicates. In this way, it is possible to form a substrate using only a copper foil with copper bumps without using a resin substrate.
[0032]
As described above, in the method for manufacturing a semiconductor device according to the present invention, efficient manufacturing is possible by manufacturing a large substrate for multi-piece manufacturing as a workpiece. Cavity where large-sized copper bumps and copper prepregs are used, and large-sized substrates are formed by pressurizing and heating the copper foils with copper bumps in alignment, and then subjected to counterboring to mount the semiconductor chip 30 At the same time as forming the connection portion, the connection portion that is electrically connected to the semiconductor chip 30 is formed, so that the semiconductor device can be manufactured very efficiently.
[0033]
In the above-described embodiment, a method of manufacturing a semiconductor device in which circuit components such as a semiconductor chip, a capacitor, and a resistor are incorporated in a substrate by applying counterboring as a preferred example of using copper foil with copper bumps has been described. Copper foil with copper bumps can be used effectively as conductors (vias) that electrically connect wiring patterns between layers, and flip chip connection by exposing the entire end face of copper bumps as a conductor when counterbored There is an advantage that it can be suitably used as a terminal. This is not limited to the copper foil with copper bumps, and the method for manufacturing a semiconductor device of the present invention can be similarly applied when a via used for electrical connection between layers is formed as a filled via. The filled via can be formed by, for example, filling the via hole by plating, or forming by a copper or silver paste.
[0034]
In addition to the case of filled vias, via holes are formed by laser processing from the lower surface side of the laminated plate on the laminated plate provided with the wiring pattern 50 in a pad shape on the inner layer, as shown in FIG. 7A. After forming a via layer by forming a conductor layer on the inner surface of the via hole by plating, a cavity 52 for housing a semiconductor chip or the like is formed by performing counterboring from the upper surface side of the laminated plate (FIG. 7 (b)). It is also possible to do. The wiring pattern 50 is exposed on the bottom surface of the cavity 52 by the counterboring process, and the wiring pattern 50 is electrically connected to the connection portion formed on the outer surface of the substrate through the via 54. After a semiconductor chip or a circuit board is mounted in the cavity 52, a prepreg is stacked to fill the cavity 52, and the recess of the via 54 is filled. After forming the via hole and plating the inner surface of the via hole without forming the wiring pattern 50 for the inner layer pad, the concave portion of the via hole is filled with the prepreg, and the inner surface of the cavity 52 is formed by counterboring. The package can also be formed so that the end face of the via is exposed.
[0035]
As described above, when a large number of mounting connection portions exist at very small intervals, such as when a semiconductor chip is mounted by flip chip connection, solder adheres to other connection patterns at the connection portion. It is necessary to avoid problems such as short circuit. Although it is possible to expose these connection parts by machining, as a method of preventing short circuit with other patterns, a form in which only the connection end face is exposed, that is, as described above, copper bumps or A method of counterboring so as to expose end faces of filled vias or the like is extremely effective. The present invention is not limited to the case where the layers are connected by copper bumps, but can also be applied to the case where a package provided with filled vias or inner layer pads is formed as described above.
[0036]
【The invention's effect】
According to the manufacturing method of the semiconductor equipment according to the present invention, it can be provided as a compact product with very thin as products equipped so as to embed the semiconductor chip on a wiring board. In addition , it is possible to provide a semiconductor device having a composite function by mounting a plurality of semiconductor chips in one package .
[Brief description of the drawings]
FIG. 1 is an explanatory view showing a method for manufacturing a semiconductor device according to the present invention.
FIG. 2 is an explanatory view showing the method for manufacturing a semiconductor device according to the present invention.
FIG. 3 is a cross-sectional view of a semiconductor device in a state where external connection terminals are joined.
FIG. 4 is a cross-sectional view showing another embodiment of a semiconductor device.
FIG. 5 is an explanatory diagram showing another method for manufacturing a semiconductor device;
FIG. 6 is an explanatory view showing still another manufacturing method of the semiconductor device.
FIG. 7 is an explanatory view showing still another manufacturing method of the semiconductor device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 Resin board | substrate 11 Copper foil 12 with copper bumps Conductor part 14, 17, 19, 36 Wiring pattern 16, 18, 34 Copper foil 16a, 16b, 16c, 18a with copper bump Copper bump 20, 30, 32 Prepreg 22 Cavity 24 Resin 26 External connection terminal 30 Semiconductor chip 40 Substrate 50 Wiring pattern 52 Cavity

Claims (3)

外表面に銅箔が被着され内層にパッド状に配線パターンが形成された積層板の下面側からビア穴を形成し、めっきによりビア穴の内面に導体層を形成して前記パッド状に形成した配線パターンに接続するビアを形成し、A via hole is formed from the lower surface side of the laminated board in which copper foil is deposited on the outer surface and a wiring pattern is formed in the inner layer on the inner layer, and a conductor layer is formed on the inner surface of the via hole by plating to form the pad shape. Vias connected to the wiring pattern
前記銅箔を所定パターンにエッチングすることにより、積層板の外面に配線パターンを形成し、By etching the copper foil into a predetermined pattern, a wiring pattern is formed on the outer surface of the laminate,
積層板の上面側から、前記パッド状に形成した配線パターンの高さ位置を切削刃により検知しながら切削位置を制御してザグリ加工を施し、前記積層板の所要部位を切削して、半導体チップを搭載するキャビティを形成するとともに、キャビティの内面の半導体チップの搭載面に前記パッド状に形成した配線パターンを露出させ、From the upper surface side of the laminated board, the cutting position is controlled while detecting the height position of the wiring pattern formed in the pad shape with a cutting blade, the required part of the laminated board is cut, and the semiconductor chip is cut. Forming the cavity, and exposing the wiring pattern formed in the pad shape on the mounting surface of the semiconductor chip on the inner surface of the cavity,
前記キャビティに半導体チップを搭載し、A semiconductor chip is mounted in the cavity,
キャビティに樹脂を充填して半導体チップを封止することを特徴とする半導体装置の製造方法。A method of manufacturing a semiconductor device, wherein a semiconductor chip is sealed by filling a resin into a cavity. 外表面に銅箔が被着された積層板の下面側からビア穴を形成し、めっきによりビア穴の内面に導体層を形成してビアを形成し、A via hole is formed from the lower surface side of the laminate with the copper foil deposited on the outer surface, a via is formed by forming a conductor layer on the inner surface of the via hole by plating,
前記銅箔を所定パターンにエッチングすることにより、積層板の外面に配線パターンを形成し、By etching the copper foil into a predetermined pattern, a wiring pattern is formed on the outer surface of the laminate,
積層板の上面側から、前記ビアの高さ位置を切削刃により検知しながら切削位置を制御してザグリ加工を施し、前記積層板の所要部位を切削して、半導体チップを搭載するキャビティを形成するとともに、キャビティの内面の半導体チップの搭載面に前記ビアの端面を露出させ、From the upper surface side of the laminated board, while controlling the cutting position while detecting the height position of the via with a cutting blade, the counterbore processing is performed, the required part of the laminated board is cut, and the cavity for mounting the semiconductor chip is formed And exposing the end face of the via to the mounting surface of the semiconductor chip on the inner surface of the cavity,
前記キャビティに半導体チップを搭載し、A semiconductor chip is mounted in the cavity,
キャビティに樹脂を充填して半導体チップを封止することを特徴とする半導体装置の製造方法。A method of manufacturing a semiconductor device, wherein a semiconductor chip is sealed by filling a resin into a cavity. 前記ビアをフィルドビアとして形成することを特徴とする請求項１または２記載の半導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein the via is formed as a filled via.
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