JP4189269B2 - 不揮発性半導体記憶装置、その書き込み・リセット方法、及び、その読み出し方法 - Google Patents
不揮発性半導体記憶装置、その書き込み・リセット方法、及び、その読み出し方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子と選択トランジスタを備えてなる不揮発性のメモリセルを行方向及び列方向に夫々複数配列してなる不揮発性半導体記憶装置に関し、より具体的には、当該不揮発性半導体記憶装置のメモリセルアレイ構造及びメモリセルの書き込み・リセット方法及び読み出し方法に関する。
【０００２】
【従来の技術】
電源の供給を遮断しても記憶内容を保持する不揮発性半導体記憶装置は、携帯電話或いはデジタルスチルカメラ等の携帯小型機器を中心に大きな市場を形成しており、今後更に応用範囲を拡大しようとしている。現在、不揮発性半導体記憶装置としては、フラッシュＥＥＰＲＯＭが主流であるが、フラッシュＥＥＰＲＯＭは、データの書き込み及び消去動作に要する処理時間が長く、また、当該動作を処理するために、通常、電源電圧より高い電圧を必要とするため、頻繁にデータの書き換え動作が発生する用途には消費電力面で不利であるという課題を有している。
【０００３】
このような背景の下に不揮発性という利便性とＳＲＡＭやＤＲＡＭ等の揮発性メモリ並のデータ書き換え速度とを兼ね備え、更には、低コストを実現する新しい記憶メカニズムによる不揮発性半導体記憶装置の開発が盛んになっている。このような新しい不揮発性半導体記憶装置として、電圧印加等の電気的ストレスにより抵抗値が変化し、電圧印加後の抵抗値を不揮発に保持する不揮発性のメモリセルを用いた可変抵抗型不揮発性半導体記憶装置が提案されている。
【０００４】
可変抵抗型不揮発性半導体記憶装置としては、本願の出願人による特許出願（特願２００２−１８５２３４号）の明細書に開示されている１Ｔ１Ｒ（１トランジスタ＋１抵抗素子）型のメモリセル構造を採用した不揮発性半導体記憶装置がある。当該特許出願の明細書に開示されているメモリセルは、１つのトランジスタと１つの可変抵抗素子（ＣＭＲ［Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ］メモリ素子)にて構成され、このように１トランジスタと１抵抗素子の組み合わせで構成されているメモリセルを１Ｔ１Ｒ型と称している。
【０００５】
図１９に、１Ｔ１Ｒ型メモリセル４０の等価回路を示す。メモリセル４０は選択トランジスタ４１のソースまたはドレイン電極に可変抵抗素子（プログラマブルＣＭＲメモリ素子）４２、そのゲート電極にワード線４３、他方の電極にコモンソース線４４が接続され、可変抵抗素子４２にビット線４５が接続されている。ワード線４３及びコモンソース線４４はビット線４５と直交する方向に配されている。つまり、ワード線４３とコモンソース線４４とが平行に配されることを構造上の特徴としている。
【０００６】
図１９に示す不揮発性メモリセルとしてのメモリ担体である可変抵抗素子４２は、可変抵抗素子４２の端子間に電圧が印加されることによって連続的に抵抗値が可逆変化する特性を有している。可変抵抗素子４２は、可変抵抗素子４２の端子間への電圧印加後、当該電圧印加を停止した後も変化した抵抗値を保持できる。即ち、抵抗値を記憶情報として用いることによりデータを不揮発に記憶することができる。
【０００７】
可変抵抗素子４２は、例えば、ペロブスカイト型結晶構造を持つ薄膜材料、特に巨大磁性抵抗（ＣＭＲ：ｃｏｌｏｓｓａｌ ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）材料や高温超伝導（ＨＴＳＣ：ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ）材料を用いて形成できる。下記の特許文献１には、かかるペロブスカイト型結晶構造を持つ薄膜材料より構成した薄膜やバルクに対して、１つ以上の短い電気パルスを印加することによって、その電気的特性を変化させる手法が提案されている。この電気パルスによる電界の強さや電流密度は、その材料の物理的な状態を変化させるに十分に大きく、逆に、材料自体を破壊することのない十分に低いエネルギであれば良く、この電気的パルスは正負何れの極性でもよい。また、電気パルスを複数回繰り返し印加することにより、更に材料特性を変化させることができる。尚、超巨大磁気抵抗や高温超伝導を示すペロブスカイト型結晶構造を有する材料として、例えば、Ｐｒ１−ＸＣａＸＭｎＯ３（０＜ｘ＜１）、Ｌａ１−ＸＣａＸＭｎＯ３（０＜ｘ＜１）、Ｎｄ１−ＸＳｒＸＭｎＯ３（０＜ｘ＜１）等を用いれば良い。
【０００８】
上記Ｐｒ１−ＸＣａＸＭｎＯ３（０＜ｘ＜１）、Ｌａ１−ＸＣａＸＭｎＯ３（０＜ｘ＜１）、Ｎｄ１−ＸＳｒＸＭｎＯ３（０＜ｘ＜１）等を用いて形成された可変抵抗素子４２は、その両端子にパルス電圧を印加すると、パルス電圧の印加回数によって、可変抵抗素子４２の抵抗値が連続的に変化する。
【０００９】
これにより、メモリ担体として可変抵抗素子４２が設けられた不揮発性メモリセル４０は、浮遊ゲートに注入される電荷の量によって閾値電圧を連続して変化させ多値情報の記憶が可能であるフラッシュメモリのメモリセルと同様に、可変抵抗素子４２の抵抗値の変化量を制御することによって２値情報だけでなく３値以上の多値情報の記憶が可能となる。
【００１０】
従来のメモリセル４０を使用したメモリセルアレイの構成図を図２０に示す。このメモリセルアレイ２０は、隣接する２つのメモリセル４０を、コモンソース線を中心にして折り返すように互いのコモンソース線を共通に接続する構成である。このメモリセルアレイの構成では、ワード線とコモンソース線とが並行して配置されていることを特徴としている。
【００１１】
図２１にメモリセルアレイ２０内の特定のメモリセルに対する書き込み動作を模式的に示す。図２１に示すメモリセルＡ１に対して書き込み動作を行う場合を考える。書き込み対象のメモリセルＡ１に対して、書き込みを行う場合には、図２１に示すように、ビット線Ｂ１に高レベルの電圧を印加し、また、メモリセルＡ１の選択トランジスタのゲート（ワード線Ｗ１）に高レベル電位を印加し、また、メモリセルＡ１に接続されるコモンソース線Ｃ１に低レベルの電圧を印加する。これにより、メモリセルＡ１内の可変抵抗素子の両端に高レベルと低レベルの電圧間の電位差が、図中の矢印で示す方向に印加され（矢印のある側が低レベル）、可変抵抗素子の抵抗値を低抵抗レベルから高抵抗レベルに上昇させることができる。
【００１２】
この場合、書き込み対象でない、つまり、アクセスされない非選択のメモリセルに対しては、可変抵抗素子に電圧が印加されないように、他のワード線の電位を低レベルにすることで選択トランジスタをオフにすると共に、他のコモンソース線（図示せず）及びビット線の電位も低レベルの状態を保持する。以上が、メモリセルへの書き込み動作の概要である。
【００１３】
次に、図２２にメモリセルアレイ２０内の特定のメモリセルに対するリセット動作を模式的に示す。ここでリセット動作とは高抵抗レベルにある可変抵抗素子の抵抗値を低抵抗レベルに戻す動作を意味する。尚、リセット動作を消去動作と称する場合もある。
【００１４】
リセット動作の対象となるメモリセルＡ１に対して、リセット動作を行う場合には、図２２に示すように、ビット線Ｂ１に低レベルの電圧を印加し、また、メモリセルＡ１の選択トランジスタのゲート（ワード線Ｗ１）に高レベル電位を印加し、また、リセット動作の対象となるメモリセルＡ１に接続されるコモンソース線Ｃ１に高レベルの電圧を印加する。これにより、メモリセルＡ１内の可変抵抗素子の両端に高レベルと低レベルの電圧間の電位差が図中の矢印で示す方向（矢印のある側が低レベル、図２１に示す書き込み動作時とは矢印の向きが逆方向）に印加され、可変抵抗素子の抵抗値を高抵抗レベルから低抵抗レベルに下降させることができる。
【００１５】
この場合、リセット対象でない、つまり、アクセスされない非選択のメモリセルに対しては可変抵抗素子に電圧が印加されないように、他のワード線の電位を低レベルにすることで選択トランジスタをオフにすると共に、他のコモンソース線（図示せず）の電位も低レベルの状態を保持する。しかし、アクセスされない非選択のメモリセルに接続される他のビット線の電位は全て高レベル状態に保持しなければならない。これは、ワード線Ｗ１が共通に接続される非選択の他のメモリセル、例えば、メモリセルＡ２、Ａ３の選択トランジスタもオン状態となるため、これらに接続されるビット線の電位をコモンソース線Ｃ１と同じ高レベル電位にしないと各メモリセル内の可変抵抗素子の両端に電位差が発生し、これにより可変抵抗素子の抵抗値が変化する恐れがあるからである。以上が、メモリセルのリセット動作の概要である。
【００１６】
図２３は、リセット動作の対象となる選択されたメモリセルＡ１に対するリセット動作時の信号の流れをその周辺のアクセスされない非選択のメモリセルＡ０，Ａ２，Ａ３，Ａ４を含めて模式的に示す図である。
【００１７】
図２３に示すように、リセット動作時はアクセスされないメモリセルＡ０，Ａ２，Ａ３，Ａ４に対しては、コモンソース線Ｃ１から供給される高レベルと同じ高レベル電位をビット線Ｂ０，Ｂ２，Ｂ３，Ｂ４に供給する。これは、アクセスされない非選択メモリセルＡ０，Ａ２，Ａ３，Ａ４内の可変抵抗素子の両端に電位差の発生を無くし、これらの抵抗値が変化しないようにするための対策である。
【００１８】
次に、図２４（ａ）及び図２４（ｂ）に、メモリセルアレイ２０内の特定のメモリセルに対する読み出し動作を模式的に示す。図２４（ａ），（ｂ）中の矢印は、１Ｔ１Ｒ型のメモリセル内の抵抗値を読み出す信号の流れ（電流経路）を示し、また、メモリセルアレイ２０の周辺回路として読み出し回路の主要部を記載している。即ち、図２４（ａ）、（ｂ）では、読み出し回路は、可変抵抗素子の抵抗値を論理値として判定するセンスアンプ２２と、上記電流経路に対し電流を駆動する負荷トランジスタ２１を備えて構成されている。
【００１９】
図２４（ａ）は、負荷トランジスタ２１及びセンスアンプ２２の一方の入力をビット線側に接続した例、図２４（ｂ）は、負荷トランジスタ２１及びセンスアンプ２２の一方の入力をコモンソース線Ｃ１側に接続した例を示している。図２４（ａ）では、負荷トランジスタ２１に、例えば約１Ｖを印加すると、負荷トランジスタから駆動される電流はビット線Ｂ１から、読み出し対象のメモリセルＡ１、低レベル電位を与えたコモンソース線Ｃ１を経由し、接地電位に至る電流経路を形成する。この電流経路には２つの抵抗性素子、即ち負荷トランジスタ２１とメモリセルＡ１（可変抵抗素子と選択トランジスタの合成抵抗）が直列に接続されるため、その接続点であるセンスアンプ２２への接続ノードＮ１の電位はこの２つの抵抗性素子で抵抗分割された値となる。即ち、負荷トランジスタ２１の抵抗値を一定とすると、メモリセルＡ１の抵抗値に依存してセンスアンプ２２の入力電位が定まる。ここで、メモリセルＡ１の抵抗値は可変抵抗素子の抵抗値が高抵抗レベルか低抵抗レベルかにより抵抗値が変化する。
【００２０】
そして、ビット線Ｂ１との接続ノードＮ１の電位とリファレンス電圧ＶＲＥＦとをセンスアンプ２２で比較することによって、可変抵抗素子が有する抵抗値から記憶データの論理レベルを判定する。
【００２１】
また、図２４（ｂ）では、負荷トランジスタ２１に、例えば約１Ｖを印加すると、負荷トランジスタ２１から駆動される電流はコモンソース線Ｃ１から、読み出し対象のメモリセルＡ１、低レベル電位を与えたビット線Ｂ１を経由し、接地電位に至る電流経路を形成する。
【００２２】
この場合も、図２４（ａ）と同様に、コモンソース線Ｃ１との接続ノードＮ１の電位とリファレンスレベルＶＲＥＦとをセンスアンプ２２で比較することによって、可変抵抗素子が有する抵抗値から記憶データの論理レベルを判定することができる。
【００２３】
【特許文献１】
米国特許第６２０４１３９号明細書
【００２４】
【発明が解決しようとする課題】
図２３を用いて説明したように、従来のメモリセル（図１９参照）を用いたメモリセルアレイでは、あるメモリセルに対してリセット動作を実行する場合には、非選択メモリセルに接続されるビット線の全てに高レベル電位を印加する必要がある。即ち、図２３に示したように、リセット動作の対象となる選択メモリセルに接続するコモンソース線には高レベル電位を印加するために、アクセスされない非選択メモリセルの抵抗値を変化させずに維持するためには、この非選択メモリセルの両端には電位差を発生させてはならず、選択メモリセルに接続されたビット線以外のビット線に高レベルの電圧を印加する必要がある。
【００２５】
このとき、メモリセルアレイの記憶容量が大きければ、ビット線の数、同じビット線に接続するメモリセル数、或いは、その両方が増加するために、高レベル電位を供給するビット線の寄生容量が増加し、その充電時間（ビット線に高レベル電位を供給し、ビット線が高レベル電位にまで到達する時間）は増加することになり、その分、リセット動作に要する時間が増加する。
【００２６】
また、ビット線の数、同じビット線に接続するメモリセル数、或いは、その両方の増加は、高レベル電位を供給するビット線の寄生容量の増加を招来させるために、リセット動作時には、アクセスされない全ビット線の充放電による消費電流が増加する。
【００２７】
また、書き込み動作とリセット動作において、アクセスされるビット線とアクセスされないビット線への印加電圧レベルが異なるために、その制御回路が複雑になるという回路設計上の問題も存在する。
【００２８】
また、読み出し動作に関しては、上述の従来技術では、負荷トランジスタ（負荷抵抗）を設けて、アクセスすべきメモリセルを経由する電流経路内に形成される抵抗成分の接続ノード（負荷トランジスタとメモリセルの接続ノード）の電位を測定ポイントとして論理レベルが判定される。
【００２９】
しかし、この抵抗値を電圧に変換して論理レベルを判定する読み出し方式では、論理レベルを判定すべきタイミングは、メモリセルの可変抵抗素子と選択トランジスタの合成抵抗からなる抵抗値及び負荷トランジスタ（負荷抵抗）のオン抵抗値、及び、上記電流経路内の寄生抵抗値を含めた抵抗と同電流経路内の容量による時定数、即ち電流経路を充放電するに要する時間に依存する。
【００３０】
この従来の読み出し方式では、可変抵抗素子の抵抗値の判定タイミング、つまり、判定に要する時間が、電流経路の時定数に依存するが、負荷トランジスタ（負荷抵抗）の追加によって、電流経路内の抵抗値が増加することによってアクセスタイムの遅延を招くという問題がある。
【００３１】
本発明は、上記問題点に鑑みてなされたもので、その目的は、上記問題を解消し、低消費電力にて、高速動作が可能な不揮発性半導体記憶装置を提供することにある。
【００３２】
【課題を解決するための手段】
この目的を達成するための本発明に係る不揮発性半導体記憶装置は、不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために、行方向に延伸する行選択線を列方向に複数配列し、列方向に延伸する第１列選択線と第２列選択線を夫々行方向に複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記メモリセルの夫々は、電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子と選択トランジスタを備え、前記可変抵抗素子の一端側と前記選択トランジスタのドレインとを接続し、前記可変抵抗素子の他端側と前記選択トランジスタのソースが前記メモリセルの２つの列接続端子を形成するとともに、前記選択トランジスタのゲートが行接続端子を形成し、前記メモリセルアレイ内において、前記メモリセルは、行方向の一方側に隣接する他の前記メモリセルと、前記列接続端子の一方同士を共通の前記第１列選択線に接続し、行方向の他方側に隣接する他の前記メモリセルと、前記列接続端子の他方同士を共通の前記第２列選択線に接続し、行方向に配列する前記メモリセルの各行に２本の前記行選択線が設けられ、行方向に隣接する２つの前記メモリセルにおいて、一方の前記メモリセルの前記行接続端子が前記２本の前記行選択線の一方側と接続し、他方の前記メモリセルの前記行接続端子が前記２本の前記行選択線の他方側と接続してなり、選択された前記メモリセルへのデータの書き込みまたはリセットは、前記選択トランジスタがオン状態となるように前記行接続端子に電圧を印加した状態で、２つの前記列接続端子間に所定のデータの書き込みまたはリセットに必要な電圧を印加することにより実行され、データの書き込み及びリセットの少なくとも一方の動作時において、前記選択された前記メモリセルに接続する前記第１列選択線に、前記書き込みまたはリセット動作に係る前記データの値に応じた電圧が印加され、前記選択された前記メモリセルに接続する前記第２列選択線に、前記書き込みまたはリセット動作に必要な電圧パルスが印加されることを特徴とする。
【００３３】
更に、上記特徴の本発明に係る半導体装置は、前記可変抵抗素子が、マンガンを含有するペロブスカイト型結晶構造の酸化物で形成されていることを特徴とする。
【００３４】
上記特徴の本発明に係る半導体装置によれば、リセット動作実行時において、アクセスされない非選択のビット線は低レベルを保持するだけで良く、消費電流の増加やアクセスタイムの増加を回避できる。つまり、従来のメモリセル(図１９参照)、メモリセルアレイ（図２０参照）を使用して、リセット動作を行った場合に、アクセスされない非選択のビット線には、全て高レベルの電圧を印加する必要が生じるために、消費電流の増加及びリセット動作時間の増加を招くことになるが、本発明に係る半導体装置によれば、アクセスされない非選択のビット線の全てに高レベルの電圧を印加する必要がないため、その分消費電流の低減とリセット動作時間の短縮が図れる。
【００３５】
この目的を達成するための本発明に係る不揮発性半導体記憶装置の動作方法は、不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために、行方向に延伸する行選択線を列方向に複数配列し、列方向に延伸する第１列選択線と第２列選択線を夫々行方向に複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記メモリセルの夫々は、電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子と選択トランジスタを備え、前記可変抵抗素子の一端側と前記選択トランジスタのドレインとを接続し、前記可変抵抗素子の他端側と前記選択トランジスタのソースが前記メモリセルの２つの列接続端子を形成するとともに、前記選択トランジスタのゲートが行接続端子を形成し、前記メモリセルアレイ内において、前記メモリセルは、行方向の一方側に隣接する他の前記メモリセルと、前記列接続端子の一方同士を共通の前記第１列選択線に接続し、行方向の他方側に隣接する他の前記メモリセルと、前記列接続端子の他方同士を共通の前記第２列選択線に接続し、行方向に配列する前記メモリセルの各行に２本の前記行選択線が設けられ、行方向に隣接する２つの前記メモリセルにおいて、一方の前記メモリセルの前記行接続端子が前記２本の前記行選択線の一方側と接続し、他方の前記メモリセルの前記行接続端子が前記２本の前記行選択線の他方側と接続してなる、或いは、メモリセルアレイ内において、前記メモリセルは、行方向の一方側に隣接する他の前記メモリセルと、前記列接続端子の一方同士を共通の前記第１列選択線に接続し、行方向の他方側に隣接する他の前記メモリセルとは、前記列接続端子の他方同士を共通の前記第２列選択線に接続せずに、前記列接続端子の他方を個別の前記第２列選択線に接続し、行方向に配列する前記メモリセルの各行に１本の前記行選択線が設けられ、行方向に隣接する２つの前記メモリセルにおいて、前記行接続端子が共通の前記行選択線と接続してなる不揮発性半導体記憶装置において、選択された１または複数の前記メモリセルに対してデータの書き込み及びリセットの少なくとも一方の動作を行う方法であって、前記選択された１または複数の前記メモリセルと接続する前記行選択線に前記選択トランジスタをオン状態にする行選択電圧を印加し、前記選択された１または複数の前記メモリセルと接続する前記第１列選択線に、前記書き込みまたはリセット動作に係る前記データの値に応じた書き込み電圧またはリセット電圧を印加し、前記選択された１または複数の前記メモリセルと接続する前記第２列選択線に、前記行選択電圧を印加している期間中に、低電圧レベルから高電圧レベルまたは高電圧レベルから低電圧レベルへ少なくとも１回遷移する所定の電圧振幅の電圧パルスを印加し、前記第１列選択線に前記書き込み電圧が印加されている場合において、前記行選択電圧の印加期間中で、前記電圧パルスの電圧レベルが前記書き込み電圧と異なる電圧レベルにある時に、前記書き込み動作が行われ、前記第１列選択線に前記リセット電圧が印加されている場合において、前記行選択電圧の印加期間中で、前記電圧パルスの電圧レベルが前記リセット電圧と異なる電圧レベルにある時に、前記リセット動作が行われることを特徴とする。
【００３６】
ここで、上記特徴の本発明に係る不揮発性半導体記憶装置の動作方法は、前記電圧パルスが、低電圧レベルから高電圧レベルに遷移して低電圧レベルに戻る、或いは、高電圧レベルから低電圧レベルに遷移して高電圧レベルに戻る１回または複数回の電圧パルスであることが好ましい。
【００３７】
上記特徴の本発明に係る不揮発性半導体記憶装置の動作方法によれば、電圧パルスをビット線に対して、書き込み動作とリセット動作の区別なく入力することによって、書き込み動作とリセット動作を実行することが可能となる。従って、従来のように、書き込み動作とリセット動作を判別した後に、ビット線に印加する電圧レベルを区別して入力する制御回路が不要となり、その分制御回路が簡単化できる。
【００３８】
上記特徴の本発明に係る不揮発性半導体記憶装置の動作方法は、不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために、行方向に延伸する行選択線を列方向に複数配列し、列方向に延伸する第１列選択線と第２列選択線を夫々行方向に複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記メモリセルの夫々は、電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子と選択トランジスタを備え、前記可変抵抗素子の一端側と前記選択トランジスタのドレインとを接続し、前記可変抵抗素子の他端側と前記選択トランジスタのソースが前記メモリセルの２つの列接続端子を形成するとともに、前記選択トランジスタのゲートが行接続端子を形成し、前記メモリセルアレイ内において、前記メモリセルは、行方向の一方側に隣接する他の前記メモリセルと、前記列接続端子の一方同士を共通の前記第１列選択線に接続し、行方向の他方側に隣接する他の前記メモリセルと、前記列接続端子の他方同士を共通の前記第２列選択線に接続し、行方向に配列する前記メモリセルの各行に２本の前記行選択線が設けられ、行方向に隣接する２つの前記メモリセルにおいて、一方の前記メモリセルの前記行接続端子が前記２本の前記行選択線の一方側と接続し、他方の前記メモリセルの前記行接続端子が前記２本の前記行選択線の他方側と接続してなる不揮発性半導体記憶装置において、選択された１または複数の前記メモリセルからデータを読み出す場合において、前記選択された１または複数の前記メモリセルと接続する前記行選択線に前記選択トランジスタをオン状態にする行選択電圧を印加し、前記選択された１または複数の前記メモリセルと接続する前記第１列選択線と前記第２列選択線の一方側を所定のプリチャージ電圧にプリチャージし、前記プリチャージ後に、前記選択された１または複数の前記メモリセルと接続する前記第１列選択線と前記第２列選択線の他方側に所定の読み出し電圧を印加し、前記第１列選択線の電圧レベルが前記プリチャージ電圧から前記読み出し電圧に向って変化する過渡状態において、前記メモリセルの前記可変抵抗素子の抵抗状態に応じて異なる電圧変化を呈するのを検出することを特徴とする。
【００３９】
上記特徴の本発明に係る不揮発性半導体記憶装置の動作方法によれば、読み出し電流経路に負荷トランジスタが不要となるために、読み出し電流経路内での充電にかかる時定数を小さくすることが可能となり、読み出し速度の高速化を図ることができる。
【００４０】
【発明の実施の形態】
本発明に係る不揮発性半導体記憶装置とその書き込み・リセット方法並びに読み出し方法（以下、適宜「本発明装置」及び「本発明方法」という。）の一実施の形態につき、図面に基づいて説明する。
【００４１】
〈第１実施形態〉
図１に、本発明装置のブロック構成図を示す。図１において、メモリセルアレイ１は、図２に等価回路で示すメモリセル３０を用いて構成される。メモリセル３０は、図２に示すように、電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子７と選択トランジスタ６を備え、可変抵抗素子７の一端側とＭＯＳＦＥＴで構成される選択トランジスタ６のドレインとを接続し、可変抵抗素子７の他端側と選択トランジスタ６のソースがメモリセル３０の２つの列接続端子を形成し、第１列選択線９（コモンソース線、またはデータ線ともいう。）及び第２列選択線１０（ビット線）に夫々接続とするとともに、選択トランジスタ６のゲートが行接続端子を形成し、行選択線８（ワード線）に接続する。
【００４２】
ここで、メモリセル３０は、従来良く知られたＭＯＳ集積回路製造方法を用いて作製される。また、図２に示すように、本発明装置のメモリセル３０では、行選択線８（ワード線）は、第１列選択線９（コモンソース線）と第２列選択線１０（ビット線）の両方と直交する方向に配置され、第１列選択線９（コモンソース線）と第２列選択線１０（ビット線）は互いに並行に配置されていることを特徴とする。この意味で、図２に示すメモリセル３０の等価回路は、メモリセル３０を構成する各素子６，７と接続する各配線８〜１０の配置の仕方も表している。尚、ＭＯＳＦＥＴで構成される選択トランジスタ６のドレインとソースの各電極は、オン電流がドレインとソースの印加電圧の高低差により双方向に流れるので、基本的には対称な関係にあり、何れをドレインまたはソースと呼ぶかは任意であり、本明細書においてもドレインとソースを反転させても機能的には等価である。
【００４３】
また、可変抵抗素子７は、電気的ストレスの印加により電気抵抗が変化し、電気的ストレス解除後も、変化した電気抵抗が保持されることにより、その抵抗変化でデータの記憶が可能な不揮発性の記憶素子で、マンガンを含有するペロブスカイト型結晶構造の酸化物で形成されているＣＭＲ（Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）メモリ素子であり、例えば、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３、Ｌａ（１−ｘ）ＣａｘＭｎＯ３、または、Ｌａ（１−ｘ―ｙ）ＣａｘＰｂｙＭｎＯ３（但し、ｘ＜１、ｙ＜１、ｘ＋ｙ＜１）で表される何れかの物質、例えば、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、Ｌａ０．６５Ｃａ０．３５ＭｎＯ３、Ｌａ０．６５Ｃａ０．１７５Ｐｂ０．１７５ＭｎＯ３等のマンガン酸化膜をＭＯＣＶＤ法、スピンコーティング法、レーザアブレーション、スパッタリング法等で成膜して作成される。
【００４４】
メモリセルアレイ１は、図３に示すように、メモリセル３０を行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために、行方向に延伸する複数の行選択線８（ワード線Ｗ０〜Ｗ５…）を配列し、列方向に延伸する複数の第１列選択線９（コモンソース線Ｃ０、Ｃ１…）と複数の第２列選択線１０（ビット線Ｂ０、Ｂ１、Ｂ２…）を夫々配列してなり、ワード線Ｗ０〜Ｗ５…、コモンソース線Ｃ０、Ｃ１…、及び、ビット線Ｂ０〜Ｂ２…が、後述するように周辺の機能ブロックと接続する。
【００４５】
更に詳述すれば、図３に示すように、メモリセルアレイ１内において、メモリセル３０は、行方向（ワード線の延伸方向）の一方側に隣接する他のメモリセル３０と、前記列接続端子の一方同士を共通の第１列選択線９（コモンソース線Ｃ０、Ｃ１…）に接続し、行方向の他方側に隣接する他のメモリセル３０と、列接続端子の他方同士を共通の第２列選択線１０（ビット線Ｂ０、Ｂ１、Ｂ２…）に接続している。つまり、行方向に隣接する２つのメモリセル３０をコモンソース線Ｃ０、Ｃ１…或いはビット線Ｂ０、Ｂ１、Ｂ２…を中心にして折り返すように互いのコモンソース線Ｃ０、Ｃ１…或いはビット線Ｂ０〜Ｂ２…を共通に接続して共有する構成となっている。
【００４６】
具体的には、図３中、メモリセルＡ０の選択トランジスタ６のソース（列接続端子の一方）とメモリセルＡ１の選択トランジスタのソース（列接続端子の一方）とを共通のコモンソース線Ｃ０に接続し、メモリセルＡ１の可変抵抗素子７の一方の端子（列接続端子の他方）とメモリセルＡ２の可変抵抗素子７の一方の端子（列接続端子の他方）とを共通のビット線Ｂ１に接続する。この接続を行方向及び列方向に展開し、メモリセルアレイ１が構成される。
【００４７】
更に、図３に示すように、メモリセルアレイ１内において、行方向に配列するメモリセル３０の各行に２本の行選択線８（ワード線）が１対となって設けられ、行方向に隣接する一方のメモリセル３０の行接続端子（選択トランジスタ６のゲート）が１対の行選択線（ワード線）の一方側と接続し、他方のメモリセル３０の行接続端子（選択トランジスタ６のゲート）が１対の行選択線（ワード線）の他方側と接続している。つまり、行方向に隣接する２つのメモリセル３０はワード線Ｗ０〜Ｗ５…の延長方向を鏡面の方向として互いにミラー反転して配置する構成となっていることを特徴とする。
【００４８】
この結果、各メモリセル３０とワード線は、図３中のメモリセルＡ０の行接続端子（選択トランジスタ６のゲート）をワード線Ｗ１に接続し、メモリセルＡ１の行接続端子（選択トランジスタ６のゲート）をワード線Ｗ０に接続するというように互いに行方向に隣接するメモリセル３０の行接続端子（選択トランジスタ６のゲート）同士は同一のワード線に接続されないように構成される。
【００４９】
ところで、図３に示すメモリセルアレイ１内で、所定のメモリセルを選択してアクセスするには、例えば、メモリセルＡ１に接続されたビット線Ｂ１とコモンソース線Ｃ０及びワード線Ｗ０にのみアクセスに必要な電位を供給し、他の全てのビット線とコモンソース線とワード線を低レベル電位に保持することによって、所望のメモリセルＡ１を選択してアクセスすることができる。
【００５０】
即ち、例えばワード線Ｗ１は低レベルに保持されることから、アクセス対象のメモリセルＡ１の両側に隣接するメモリセルの選択トランジスタ６は何れもオフ状態となり、行方向に隣接する両側の非選択メモリセルは、コモンソース線Ｃ０及びビット線Ｂ１に供給される電位の影響を受けない。また、アクセス対象のメモリセルＡ１に接続するワード線Ｗ０に共通に接続される他の非選択メモリセルは、その選択トランジスタ６がオン状態となるが、非選択メモリセルに接続するコモンソース線とビット線は共に同電位の低レベル電位に保持されるため非選択メモリセルの可変抵抗素子の両端電圧に電位差が生じずに抵抗値が変化しないため、記憶されている情報は保持される。このように選択されたメモリセルＡ１のみをアクセスの対象とすることができる。
【００５１】
図１において、ローデコーダ２はアクセスすべきメモリセル３０に接続するワード線Ｗｉに所定の電圧を供給する。データドライバ３は、アクセスすべきメモリセル３０に接続するコモンソース線Ｃｊに書き込み時に外部からデータ信号として供給された高レベルまたは低レベル信号に従って書き込みデータに応じた電圧を供給する回路である。コラムデコーダ５は、アクセスすべきメモリセル３０に接続するコモンソース線Ｃｊを選択し、データドライバ３から出力された高レベルまたは低レベルの電圧が選択されたコモンソース線Ｃｊに供給される。ここで、選択されたコモンソース線Ｃｊは、データドライバ３及びコラムデコーダ５を介して、外部から入力されるデータ信号と繋がっていることになる。
【００５２】
一方、データドライバ３は、読み出し時には、読み出し電圧として約１Ｖを生成し、コラムデコーダ５によって選択されたアクセスすべきメモリセル３０と接続する選択されたコモンソース線Ｃｊに当該読み出し電圧を供給する。
【００５３】
ビット線ドライバ４は、アクセスすべきメモリセル３０に接続するビット線Ｂｋに対して、書き込み動作時とリセット動作時に、パルス電圧を供給する回路である。コラムデコーダ６は、アクセスすべきメモリセル３０に接続するビット線Ｂｋを選択し、ビット線ドライバ４から出力されたパルス電圧が選択されたビット線Ｂｋに供給される。
【００５４】
次に、図４を参照して、本発明方法における、所望のメモリセルへの書き込み動作及びその制御方法を簡略に説明する。
【００５５】
図４中のメモリセルＡに対して書き込み動作（可変抵抗素子７の抵抗値を大きくする動作）を行う場合を想定する。メモリセルＡに接続するビット線Ｂ１から高レベル電位を印加し、メモリセルＡに接続するコモンソース線Ｃ０には、低レベル電位を印加する。また、メモリセルＡ内の選択トランジスタ６のゲートと接続するワード線Ｗ０に高レベル電位を印加することによって、選択トランジスタ６がオン状態になり、図４に示す矢印のように、ビット線Ｂ１からコモンソース線Ｃ０への電流経路が形成される。このために、可変抵抗素子７の下部電極には、コモンソース線Ｃ０からの低レベル電位が印加される。また、可変抵抗素子７の上部電極には、ビット線Ｂ１からの高レベル電位が印加される。その結果、メモリセルＡ内の可変抵抗素子７の抵抗値が増加し、書き込み動作が完了する。尚、書き込み動作中は、他のワード線Ｗ１〜Ｗ５や、他のビット線Ｂ０，Ｂ２及び他のコモンソース線Ｃ１は低レベル電位を保持した状態である。
【００５６】
次に、図５を参照して、本発明方法における、所望のメモリセルへのリセット動作及びその制御方法を簡略に説明する。
【００５７】
図５中のメモリセルＡに対してリセット動作（可変抵抗素子７の抵抗値を小さくする動作）を行う場合を想定する。メモリセルＡに接続するコモンソース線Ｃ０から高レベル電位を印加し、メモリセルＡに接続するビット線Ｂ１には、低レベル電位を印加する。また、メモリセルＡ内の選択トランジスタ６のゲートと接続するワード線Ｗ０に高レベル電位を印加することによって、選択トランジスタ６がオン状態になり、図５に示す矢印のように、コモンソース線Ｃ０からビット線Ｂ１への電流経路が形成される。このために、可変抵抗素子７の下部電極には、コモンソース線Ｃ０からの高レベル電位が印加される。また、可変抵抗素子７の上部電極には、ビット線Ｂ１からの低レベル電位が印加される。その結果、メモリセルＡ内の可変抵抗素子７の両電極間には図４に示す書き込み時と逆方向の電圧が印加されることにより、その抵抗値が減少しリセット動作が完了する。尚、リセット動作中は、書き込み動作中と同様に、他のワード線Ｗ１〜Ｗ５や、他のビット線Ｂ０，Ｂ２及び他のコモンソース線Ｃ１は低レベル電位を保持した状態である。
【００５８】
ここで、従来のメモリセル４０(図１９参照)を使用して作成されたメモリセルアレイ２０に対してリセット動作を行った場合と、ビット線へ印加する電位レベル設定（図２２参照）と比較すると、本発明装置のメモリセル３０(図２参照)を使用して構成されたメモリセルアレイ１(図５参照)に対するリセット動作では、極めて容易にビット線の電位レベルを制御することが可能となる。
【００５９】
つまり、従来のメモリセル４０及びメモリセルアレイ２０を使用して、リセット動作を行った場合に、アクセスされない非選択のメモリセルに接続される全てのビット線には、全て高レベル電位を印加する必要が生じるために、これら多数のビット線に寄生する大きな容量性負荷に対する充放電に起因する消費電流が増加し、またビット線を高レベル電位まで充電するには、更に抵抗成分を加味した時定数分の充電時間を要するため、リセット動作時間の増加を招くことになる。
【００６０】
しかし、本発明装置のメモリセル３０及びメモリセルアレイ１を使用してリセット動作を実行すると、アクセスされない非選択のビット線は低レベルを保持するだけで良く、消費電流の増加やアクセスタイムの増加を招くことはない。
【００６１】
次に、上述したメモリセルへのアクセス時に印加するワード線、コモンソース線及びビット線に対する、本発明方法による電圧の制御方法（電圧印加タイミング）について説明する。
【００６２】
先ず、図４、図５に示した本発明装置のメモリセルへの書き込み動作及びリセット動作時の各信号線へ印加する電圧関係に対し、時間的な要素を付加して表現した図を、図６、図７に示す。図６は図４に対応して書き込み動作を、図７は図５に対応してリセット動作を夫々示している。各々の対比から分かるように本発明による印加電圧の制御方法は書き込み動作（図６）及びリセット動作（図７）の何れの場合においても、書き込み動作またはリセット動作の対象となるアクセスメモリセルＡ１に接続するビット線Ｂ１に対してパルス電圧を印加することを特徴としている。
【００６３】
即ち、このアクセス制御方法では、アクセスすべきメモリセルＡ１に接続するビット線Ｂ１には、書き込み動作とリセット動作の区別なく、後述する図８、図９に示す同一のパルス信号を入力するものであり、前掲の図２１及び図２２に示した従来技術のメモリセルアクセス方法に比較して極めて簡潔な制御方法とすることができる。
【００６４】
つまり、従来のメモリセル４０のセル構造（図１９参照）を使用したメモリセルアレイ２０（図２０参照）に対して、書き込み動作及びリセット動作を実行する場合には、書き込み動作またはリセット動作の何れであるかを判別した後に、アクセスすべきビット線に対して、書き込み動作の場合には、高レベルの電圧を印加する必要があり、リセット動作の場合には、低レベルの電圧を印加する必要がある。このように、書き込み動作とリセット動作の何れであるかを判別した後に、ビット線に印加する電圧レベルを区別して印加する必要があるため、当該従来のメモリセル４０及びメモリセルアレイ２０を用いる限り、図１に示すビット線ドライバ４に相当する制御回路の構成が必然的に複雑になる。
【００６５】
次に、図８及び図９に、本発明方法によるメモリセルに接続する各信号線への電圧印加の制御方法をタイミング図として示す。図８は書き込み動作時のタイミング、図９はリセット動作時のタイミングを示している。図８、図９に示すように、書き込み動作とリセット動作の何れにおいても、先ず当該動作の対象となるメモリセルに対してその内部の選択トランジスタをオン状態にするためにワード線８を高レベル電位に立ち上げる。次に、選択トランジスタがオン状態、即ち、ワード線８の電位が高レベルの期間Ｐ０内にアクセスメモリセルに接続するビット線１０に対して期間Ｐ１内に高レベルとなるパルス電圧を印加する。このパルス電圧印加によって書き込み或いはリセット動作が完了すると選択トランジスタをオフ状態にするために、ワード線８を低レベル電位に遷移させる。
【００６６】
ここで、図８と図９の対比から分かるように、書き込み動作とリセット動作の何れであるかを決めるのは、アクセスメモリセルに接続するコモンソース線９の電位レベルである。尚、図８及び図９では、ビット線１０へのパルス電圧印加は１回分のみ記載しているが、１回のパルス電圧印加でメモリセルの可変抵抗素子の抵抗値が所定の値に至らない場合には、複数回印加する場合もあり得る。
【００６７】
次に、コモンソース線９の電位レベルに依存して書き込み動作とリセット動作が区別して実行されることを示す。
【００６８】
先ず、上述した如く、コモンソース線９へは、図１に示すデータドライバ３及びコラムデコーダ５を介して、外部から入力されるデータ信号に応じた電位レベルが与えられる。第１の場合として、メモリセルがリセット状態（低抵抗値）である時に、外部から低レベルのデータ信号が与えられた場合を想定する（図８参照）。この時、図８に示すように、コモンソース線９には低レベル電位が供給されており、この状態で期間Ｐ０に選択トランジスタがオン状態となり、ビット線１０に対し期間Ｐ１に高レベルのパルス電圧が印加されると、パルス電圧の印加によって、図６において矢印で模式的に示した電流経路が形成され、上述したように選択されたメモリセル内の可変抵抗素子は高抵抗状態へ変化する。即ち、期間Ｐ１において、メモリセルへの書き込み動作が行われる。
【００６９】
次に、第２の場合として、可変抵抗素子が既に書き込み状態（高抵抗値）である時に、外部から低レベルのデータ信号が与えられた場合を想定する（図８参照）。この時も、上記第１の場合と同様に、コモンソース線９には低レベル電位が供給されており、この状態で期間Ｐ０に選択トランジスタがオン状態となり、ビット線１０に対し期間Ｐ１に高レベルのパルス電圧が印加されると、パルス電圧の印加によって、図６の矢印で模式的に示した電流経路が形成される。この時、選択されたメモリセル内の可変抵抗素子の両端に書き込み方向への電圧が印加されるが、既に可変抵抗素子は高抵抗状態にあるため、このパルス電圧印加によって可変抵抗素子が記憶するデータの論理レベルは変化しない。
【００７０】
尚、コモンソース線９が低レベル電位の場合、選択トランジスタがオン状態の期間Ｐ０内であって高レベルのパルス電圧印加を行う期間Ｐ１の前後のビット線１０が低レベル電位の期間Ｐ２、Ｐ３は、選択されたメモリセルの両端には電位差が発生しないため、その内部の可変抵抗素子の抵抗状態は変化しない。
【００７１】
第３の場合として、可変抵抗素子が書き込み状態（高抵抗値）である時に、外部から高レベルのデータ信号が与えられた場合を想定する（図９参照）。この時、コモンソース線９には高レベル電位が供給されており、この状態で期間Ｐ０に選択トランジスタがオン状態となり、ビット線１０に対し期間Ｐ１に高レベルのパルス電圧が印加されると、期間Ｐ０内のパルス電圧印加を行う期間Ｐ１の前後のビット線１０が低レベル電位の期間Ｐ２、Ｐ３に、図７において矢印で模式的に示した電流経路が形成され、上述したように選択されたメモリセル内の可変抵抗素子は高抵抗状態から低抵抗状態へ変化する。即ち、期間Ｐ２とＰ３において、メモリセルへのリセット動作が行われる。
【００７２】
次に、第４の場合として、可変抵抗素子がリセット状態（低抵抗値）である時に、外部から高レベルのデータ信号が与えられた場合を想定する（図９参照）。この時も、上記第３の場合と同様に、コモンソース線９には高レベル電位が供給されており、この状態で期間Ｐ０に選択トランジスタがオン状態となり、ビット線１０に対し期間Ｐ１に高レベルのパルス電圧が印加されると、期間Ｐ０内のパルス電圧印加を行う期間Ｐ１の前後のビット線１０が低レベル電位の期間Ｐ２、Ｐ３に、図７において矢印で模式的に示した電流経路が形成される。この時、選択されたメモリセル内の可変抵抗素子の両端にリセット方向への電圧が印加されるが、既に可変抵抗素子は低抵抗状態にあるため、このパルス電圧印加によって可変抵抗素子が記憶するデータの論理レベルは変化しない。
【００７３】
尚、コモンソース線９が高レベル電位の場合、ビット線１０に高レベルのパルス電圧を印加している期間Ｐ１は選択されたメモリセルの両端には電位差が発生しないため、その内部の可変抵抗素子の状態は変化しない。
【００７４】
つまり、ビット線１０に高レベルのパルス電圧を印加している期間Ｐ１は、書き込み動作に対して寄与するが、リセット動作には寄与せず、逆に、その前後の期間Ｐ２、Ｐ３は、書き込み動作に対して寄与しないが、リセット動作には寄与する。
【００７５】
尚、上記説明において、外部から低レベルのデータ信号が入力された場合に書き込み動作、高レベルのデータ信号が入力された場合にリセット動作が行われるものとして説明したが、外部から入力される信号レベルと内部のコモンソース線９の電位レベルを反転して外部からの信号レベルと書き込み動作とリセット動作の対応関係を逆にしても、本発明方法における書き込み動作とリセット動作に対する制御方法の本質は変わらない。
【００７６】
ここで、図９に示したリセット動作のタイミングをより詳細に検討すると、２回のリセット動作（期間Ｐ２とＰ３）が実行されていることが分かる。これにより、可変抵抗素子が有する抵抗値が素子の特性等に依存して過剰に減少する場合が考えられる。このような過剰なリセット状態を回避するためのアクセス制御方法を、本発明方法の第２の実施例として、図１０及び図１１に示す。
【００７７】
図１０、図１１は、図８、図９に示した各信号線への入力タイミングの変形例を示しており、ビット線１０へ入力されたパルス信号が低レベルから高レベルに立ち上がった後に、ワード線８を立ち上げるように制御したものである。
【００７８】
かかるタイミング制御によって、ビット線１０への１回のパルス電圧印加に対して、図１１に示す期間Ｐ５において１回のリセット動作を実行することができる。また、書き込み動作に関しては、このアクセス制御方法においても、図１０に示す期間Ｐ４において１回実行されるため、書き込み動作としては図８に示した場合と同様である。
【００７９】
更に、過剰なリセット状態を回避するための別のアクセス制御方法として、本発明方法の第３の実施例を、図１２及び図１３に示す。当該第３の実施例では、図１０、図１１に示す第２の実施例のタイミング波形の変形として、アクセスすべきビット線１０への入力パルスの極性を逆にした場合のタイミングを示す。
【００８０】
この場合も、図１０、図１１に示したアクセスすべきビット線１０への入力パルスが正極性（低レベルから高レベルに遷移して低レベルに戻る）の場合と同様に、可変抵抗素子への書き込み動作期間及びリセット動作期間が設定される。第３の実施例では、期間Ｐ４において書き込み動作が、期間Ｐ５においてリセット動作が夫々実行される。
【００８１】
尚、本発明方法におけるメモリセルに接続する各信号線のタイミング制御は、図８〜図１３に示すように、種々の組み合わせが可能となるが、本発明装置を製造する製造プロセスの特性や本発明装置に内蔵する電圧発生回路の設計等に依存して好適なタイミング制御方法を適宜選択すれば良い。
【００８２】
次に、本発明方法における読み出し動作について、図１４及び図１５を参照して説明する。
【００８３】
図１４（ａ）は読み出し動作の第１段階として、予め読み出し対象のメモリセルＡに接続するビット線Ｂ１を低レベルにプリチャージした状態を示している。図１４（ｂ）は、読み出し動作の第２段階として、メモリセルＡに接続するワード線Ｗ０に高レベル電位を与え、メモリセルＡに接続するコモンソース線Ｃ０に読み出し電圧として約１Ｖの高レベル電圧を印加した場合における読み出し時の電流経路（矢印で示す）と、ビット線Ｂ１の電位からメモリセルＡに記憶されたデータの論理レベルを判定する読み出し回路の主要部を示す。
【００８４】
図１４（ａ）に示す低レベルにプリチャージされた状態から、図１４（ｂ）に示す電流経路を形成するには、メモリセルＡの選択トランジスタ及び可変抵抗素子の抵抗成分を介して、上記電流経路に含まれる寄生容量負荷を充電する必要がある。その充電時間は、読み出し対象のメモリセルＡの可変抵抗素子の抵抗値が高い書き込み状態の場合には、ビット線Ｂ１の充電にかかる時定数が大きくなり、ビット線Ｂ１の電位の上昇は遅くなる。逆に、読み出し対象のメモリセルＡの可変抵抗素子の抵抗値が低いリセット状態の場合には、ビット線Ｂ１の充電にかかる時定数が小さくなるために、ビット線Ｂ１の電位の上昇は可変抵抗素子が書き込み状態である場合と比較して早くなる。
【００８５】
このビット線Ｂ１の電位をセンスアンプ２２で参照ノードのリファレンス電圧ＶＲＥＦと比較することによって、メモリセルＡの可変抵抗素子の抵抗値の高低を判別してメモリセルＡに記憶されたデータの論理レベルを判定し、データを読み出すことができる。
【００８６】
本発明方法の読み出し動作に対して、従来の読み出し回路(図２４参照)では、負荷トランジスタ２１を設け、負荷トランジスタ２１のオン抵抗と、メモリセルの抵抗値との抵抗比により、ビット線電位を判定していた。しかし、本発明方法では、負荷トランジスタを用いないことによって、ビット線の充電に係る時定数の減少が図られ、アクセスタイム（読み出し時間）の改善が成される。
【００８７】
次に、図１５に、本発明方法の読み出し動作に係る各信号線のタイミング波形を示す。図１５（ａ）は、メモリセルＡの可変抵抗素子の抵抗値が高い書き込み状態の場合のタイミング波形を、図１５（ｂ）は、メモリセルＡの可変抵抗素子の抵抗値が低いリセット状態の場合のタイミング波形を、夫々示している。
【００８８】
図１５（ａ）、（ｂ）の時刻Ｔ１からＴ２にかけて、メモリセルＡに接続するビット線Ｂ１を低レベルにプリチャージする。次の時刻Ｔ２において、メモリセルＡに接続するコモンソース線Ｃ０に読み出し用電圧約１Ｖを印加する。また、時刻Ｔ２において、アクセスすべきワード線Ｗ０に高レベル電圧を印加することによって、図１４（ｂ）に示した電流経路が導通し、ビット線Ｂ１の充電が開始される。そして、リファレンス電圧ＶＲＥＦとビット線Ｂ１の電位との大小関係をセンスアンプ２２で比較することによって、その大小関係の判定からメモリセルに記憶されているデータの論理値を判定する。
【００８９】
図１５（ａ）は、可変抵抗素子の抵抗値が高い書き込み状態の場合の信号波形を示しており、前述したように、この場合のビット線Ｂ１の充電時間は長くなり、センスアンプ２２の判定時刻Ｔ３においては、ビット線Ｂ１の電位はリファレンス電圧ＶＲＥＦよりも低くなるために、センスアンプ２２は、例えば、データの論理レベルを低レベルと判定する。
【００９０】
図１５（ｂ）は、可変抵抗素子の抵抗値が低いリセット状態の場合の信号波形を示しており、ビット線Ｂ１の信号波形以外は、図１５（ａ）と同じである。
図１５（ｂ）の場合は、前述したように、ビット線Ｂ１の充電時間は短くなり、センスアンプ２２の判定時刻Ｔ３においては、ビット線Ｂ１の電位はリファレンス電圧ＶＲＥＦよりも高くなるために、センスアンプ２２は、例えば、データの論理レベルを高レベルと判定する。
【００９１】
ここで、図１５に例示する実施形態では、リファレンス電圧ＶＲＥＦを生成する参照ノードもビット線Ｂ１と同様に、時刻Ｔ１からＴ２にかけて低レベルにプリチャージされ、次の時刻Ｔ２において、読み出し用電圧約１Ｖに充電されるように設計されているが、この充電速度が、可変抵抗素子が書き込み状態とリセット状態の丁度中間的な速度となるように設定されている。具体的な設計手法としては、例えば、メモリセルアレイを複数設けておき、各メモリセルアレイに、可変抵抗素子の抵抗値が書き込み状態とリセット状態の丁度中間的な抵抗値となるダミーメモリセルを設け、読み出し対象のメモリセルを含まない他のメモリセルアレイの１つを選択し、そのメモリセルアレイについては、上記ダミーメモリセルを選択して、そのダミーメモリセルに接続するワード線、コモンソース線、ビット線を、読み出し対象のメモリセルに接続するワード線、コモンソース線、ビット線と同じタイミングで同じ制御を施すことで、図１５に例示するリファレンス電圧ＶＲＥＦを得ることができる。尚、リファレンス電圧ＶＲＥＦの生成方法は上記の方法に限定されるものではない。
【００９２】
〈第２実施形態〉
次に、本発明方法の第２実施形態について説明する。第１実施形態では、本発明方法における書き込み動作、リセット動作、読み出し動作の対象は、図３に示すメモリセルアレイ構成を採用した本発明装置のメモリセルであったが、本発明方法は、上記第１実施形態で説明した本発明装置以外のメモリセルアレイ構成に対しても適用可能である。
【００９３】
図１６に、本発明方法が適用可能な他のメモリセルアレイ構成を示す。このメモリセルアレイ５０の構成では、第１実施形態のメモリセルアレイ１（図３参照）と異なり、行方向に隣接するメモリセル３０同士はミラー反転して配置されておらず、また、ビット線を挟んで行方向に隣接するメモリセル３０間ではビット線は共有さずに、夫々独立したビット線を有している。メモリセルアレイ５０中のメモリセルＡ０とＡ１は行方向に隣接しているが、各メモリセル内の選択トランジスタのゲートは同一ワード線Ｗ０に接続している。また、コモンソース線を挟んで行方向に隣接するメモリセル３０間では共通のコモンソース線を共有し、同じコモンソース線と接続する。
【００９４】
この接続を行方向及び列方向に展開し、メモリセルアレイ５０を構成することによって、図３に示す構成と同様に、本発明方法の簡略化されたアクセス制御が可能なメモリセルアレイ構成を実現することができる。尚、メモリセルアレイの集積密度に関しては、必要なワード線の本数が半減する一方、必要なビット線の本数が略２倍となるので、メモリセルのセルサイズの縦横比の構成によっては、本第２実施形態のメモリセルアレイ構成の方が、高集積化に適している場合があり得る。
【００９５】
図１７は、第１実施形態の図６に対応し、図１８は、第１実施形態の図７に対応する、メモリセルへの書き込み動作及びリセット動作時の各信号線へ印加する電圧関係に対し、時間的な要素を付加して表現した図であり、各々メモリセルアレイ５０における書き込み動作とリセット動作時の電流経路を矢印で模式的に示したものである。
【００９６】
図１７及び図１８における書き込み動作及びリセット動作時の電流経路は、図６及び図７と同じ各信号線への電圧印加で形成されるため、メモリセルアレイ５０においても、図８〜図１３に示した第１実施形態に係る本発明方法のアクセス制御方法を用いることができる。つまり、選択されたメモリセルに接続するワード線に高レベル電位を印加している期間Ｐ１（図８〜図１３参照）中にビット線に電圧パルスを印加し、コモンソース線の電圧レベルに応じて、書き込み動作及びリセット動作の何れかを実行できる点で、第１実施形態と同じである。
【００９７】
尚、メモリセルアレイ５０ではメモリセル毎に独立したビット線を備えるため、第１実施形態におけるメモリセルアレイ１の場合とパルス電圧を印加すべきビット線の制御が異なるが、これはコラムデコーダ６（図１参照）のデコード回路を変更すればよい。この場合においても、コラムデコーダ６は外部から入力されるアドレス情報を基にアクセスすべきメモリセルに接続するビット線を選択するという機能は同じであるので、特段回路が複雑となることもない。
【００９８】
尚、本第２実施形態において、図１６〜図１８に示すメモリセルアレイ構成において、コモンソース線及びビット線の位置関係を反転させても構わない。この場合、ビット線を共有して２つのメモリセルが行方向に隣接するので、この２つのメモリセルを同時に選択して、夫々に独立して設けられたコモンソース線の電圧レベルに応じて同時に書き込み動作或いはリセット動作を実行することができるように構成しても構わない。
【００９９】
次に、本発明装置の別実施形態について説明する。上記第１実施形態の図３に示すメモリセルアレイ構成において、コモンソース線及びビット線の位置関係を反転させても、上記と同様の本発明装置及び本発明方法の作用効果を奏することができる。或いは、コモンソース線及びビット線の位置関係はそのままで、書き込み動作とリセット動作時、または、読み出し時の何れか一方または両方において、コモンソース線及びビット線の制御方法を交替しても構わない。但し、当該信号線の制御方法の交替に対してそれら信号線に接続する周辺回路も、夫々の制御方法を交替できるように交替する必要がある。
【０１００】
【発明の効果】
以上詳細に説明したように、本発明装置及び本発明方法によれば、以下の効果を奏することができる。
【０１０１】
(１) 本発明装置に採用したメモリセルアレイ構成を使用することによって、リセット動作時において、消費電流の低減やリセット動作時間の低減が可能となる。
【０１０２】
（２）本発明方法の読み出し動作に係る各信号線のアクセス制御を実行することによって、負荷トランジスタが不要となるために、読み出し電流経路内での時定数を小さくすることが可能となり、読み出し速度の高速化を図ることができる。
【０１０３】
（３）本発明方法の書き込み動作とリセット動作に係る各信号線のアクセス制御を実行することによって、電圧パルスをビット線に対して、書き込み動作とリセット動作の区別なく入力することができ、書き込み動作とリセット動作を実行することが可能となる。従って、従来のように、書き込み動作とリセット動作を判別した後に、ビット線に印加する電圧レベルを区別して入力する制御回路が不要となり、その分制御回路が簡単化できる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の一実施の形態における回路構成の概略を示すブロック構成図
【図２】本発明に係る不揮発性半導体記憶装置に用いられる可変抵抗素子を備えた１Ｔ１Ｒ型の不揮発性メモリセルの等価回路図
【図３】本発明に係る不揮発性半導体記憶装置のメモリセルアレイの構成例を示す回路図
【図４】本発明に係る不揮発性半導体記憶装置のメモリセルアレイに対する書き込み動作とその制御方法を説明するための説明図
【図５】本発明に係る不揮発性半導体記憶装置のメモリセルアレイに対するリセット動作とその制御方法を説明するための説明図
【図６】本発明に係る不揮発性半導体記憶装置のメモリセルアレイに対する書き込み動作とその制御方法を時間的な要素を付加して説明するための説明図
【図７】本発明に係る不揮発性半導体記憶装置のメモリセルアレイに対するリセット動作とその制御方法を時間的な要素を付加して説明するための説明図
【図８】本発明に係る不揮発性半導体記憶装置の書き込み方法の第１の実施例におけるメモリセルに接続する各信号線への電圧印加の制御方法を説明するタイミング図
【図９】本発明に係る不揮発性半導体記憶装置のリセット方法の第１の実施例におけるメモリセルに接続する各信号線への電圧印加の制御方法を説明するタイミング図
【図１０】本発明に係る不揮発性半導体記憶装置の書き込み方法の第２の実施例におけるメモリセルに接続する各信号線への電圧印加の制御方法を説明するタイミング図
【図１１】本発明に係る不揮発性半導体記憶装置のリセット方法の第２の実施例におけるメモリセルに接続する各信号線への電圧印加の制御方法を説明するタイミング図
【図１２】本発明に係る不揮発性半導体記憶装置の書き込み方法の第３の実施例におけるメモリセルに接続する各信号線への電圧印加の制御方法を説明するタイミング図
【図１３】本発明に係る不揮発性半導体記憶装置のリセット方法の第３の実施例におけるメモリセルに接続する各信号線への電圧印加の制御方法を説明するタイミング図
【図１４】本発明に係る不揮発性半導体記憶装置の読み出し方法に係る各信号線への電圧印加の制御方法を説明する回路図
【図１５】本発明に係る不揮発性半導体記憶装置の読み出し方法に係る各信号線の信号波形を示すタイミング図
【図１６】本発明に係る不揮発性半導体記憶装置の書き込み方法、リセット方法、読み出し方法が適用可能な他のメモリアレイ構成を示す回路図
【図１７】図１６に示すメモリセルアレイに対する書き込み動作とその制御方法を時間的な要素を付加して説明するための説明図
【図１８】図１６に示すメモリセルアレイに対するリセット動作とその制御方法を時間的な要素を付加して説明するための説明図
【図１９】従来の不揮発性半導体記憶装置に用いられる可変抵抗素子を備えた１Ｔ１Ｒ型の不揮発性メモリセルの等価回路図
【図２０】従来の不揮発性半導体記憶装置に用いられる可変抵抗素子を備えた１Ｔ１Ｒ型の不揮発性メモリセルのメモリセルアレイの構成例を示す回路図
【図２１】図２０に示す従来の不揮発性半導体記憶装置のメモリセルアレイに対する書き込み動作とその制御方法を説明するための説明図
【図２２】図２０に示す従来の不揮発性半導体記憶装置のメモリセルアレイに対するリセット動作とその制御方法を説明するための説明図
【図２３】図２０に示す従来の不揮発性半導体記憶装置のメモリセルアレイに対するリセット動作時における非選択メモリセルを含む信号の流れを示す説明図
【図２４】図２０に示す従来の不揮発性半導体記憶装置のメモリセルアレイに対する読み出し動作を説明する回路図
【符号の説明】
１，２０： メモリセルアレイ
２： ローデコーダ
３： データドライバ
４： ビット線ドライバ
５： コラムデコーダ
６，４１： 選択トランジスタ
７，４２： 可変抵抗素子
８，Ｗ０，Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，Ｗ６，Ｗｉ：行選択線（ワード線）
９，Ｃ０，Ｃ１，Ｃｊ： 第１列選択線（コモンソース線）
１０，Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂｋ： 第１列選択線（ビット線）
２１： 負荷トランジスタ
２２： センスアンプ
３０，４０，Ａ，Ａ０，Ａ１，Ａ２，Ａ３，Ａ４： メモリセル
４３： ワード線
４４： コモンソース線
４５： ビット線
Ｎ１： 接続ノード
ＶＲＥＦ： リファレンス電圧
【発明の属する技術分野】
本発明は、電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子と選択トランジスタを備えてなる不揮発性のメモリセルを行方向及び列方向に夫々複数配列してなる不揮発性半導体記憶装置に関し、より具体的には、当該不揮発性半導体記憶装置のメモリセルアレイ構造及びメモリセルの書き込み・リセット方法及び読み出し方法に関する。
【０００２】
【従来の技術】
電源の供給を遮断しても記憶内容を保持する不揮発性半導体記憶装置は、携帯電話或いはデジタルスチルカメラ等の携帯小型機器を中心に大きな市場を形成しており、今後更に応用範囲を拡大しようとしている。現在、不揮発性半導体記憶装置としては、フラッシュＥＥＰＲＯＭが主流であるが、フラッシュＥＥＰＲＯＭは、データの書き込み及び消去動作に要する処理時間が長く、また、当該動作を処理するために、通常、電源電圧より高い電圧を必要とするため、頻繁にデータの書き換え動作が発生する用途には消費電力面で不利であるという課題を有している。
【０００３】
このような背景の下に不揮発性という利便性とＳＲＡＭやＤＲＡＭ等の揮発性メモリ並のデータ書き換え速度とを兼ね備え、更には、低コストを実現する新しい記憶メカニズムによる不揮発性半導体記憶装置の開発が盛んになっている。このような新しい不揮発性半導体記憶装置として、電圧印加等の電気的ストレスにより抵抗値が変化し、電圧印加後の抵抗値を不揮発に保持する不揮発性のメモリセルを用いた可変抵抗型不揮発性半導体記憶装置が提案されている。
【０００４】
可変抵抗型不揮発性半導体記憶装置としては、本願の出願人による特許出願（特願２００２−１８５２３４号）の明細書に開示されている１Ｔ１Ｒ（１トランジスタ＋１抵抗素子）型のメモリセル構造を採用した不揮発性半導体記憶装置がある。当該特許出願の明細書に開示されているメモリセルは、１つのトランジスタと１つの可変抵抗素子（ＣＭＲ［Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ］メモリ素子)にて構成され、このように１トランジスタと１抵抗素子の組み合わせで構成されているメモリセルを１Ｔ１Ｒ型と称している。
【０００５】
図１９に、１Ｔ１Ｒ型メモリセル４０の等価回路を示す。メモリセル４０は選択トランジスタ４１のソースまたはドレイン電極に可変抵抗素子（プログラマブルＣＭＲメモリ素子）４２、そのゲート電極にワード線４３、他方の電極にコモンソース線４４が接続され、可変抵抗素子４２にビット線４５が接続されている。ワード線４３及びコモンソース線４４はビット線４５と直交する方向に配されている。つまり、ワード線４３とコモンソース線４４とが平行に配されることを構造上の特徴としている。
【０００６】
図１９に示す不揮発性メモリセルとしてのメモリ担体である可変抵抗素子４２は、可変抵抗素子４２の端子間に電圧が印加されることによって連続的に抵抗値が可逆変化する特性を有している。可変抵抗素子４２は、可変抵抗素子４２の端子間への電圧印加後、当該電圧印加を停止した後も変化した抵抗値を保持できる。即ち、抵抗値を記憶情報として用いることによりデータを不揮発に記憶することができる。
【０００７】
可変抵抗素子４２は、例えば、ペロブスカイト型結晶構造を持つ薄膜材料、特に巨大磁性抵抗（ＣＭＲ：ｃｏｌｏｓｓａｌ ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）材料や高温超伝導（ＨＴＳＣ：ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ）材料を用いて形成できる。下記の特許文献１には、かかるペロブスカイト型結晶構造を持つ薄膜材料より構成した薄膜やバルクに対して、１つ以上の短い電気パルスを印加することによって、その電気的特性を変化させる手法が提案されている。この電気パルスによる電界の強さや電流密度は、その材料の物理的な状態を変化させるに十分に大きく、逆に、材料自体を破壊することのない十分に低いエネルギであれば良く、この電気的パルスは正負何れの極性でもよい。また、電気パルスを複数回繰り返し印加することにより、更に材料特性を変化させることができる。尚、超巨大磁気抵抗や高温超伝導を示すペロブスカイト型結晶構造を有する材料として、例えば、Ｐｒ１−ＸＣａＸＭｎＯ３（０＜ｘ＜１）、Ｌａ１−ＸＣａＸＭｎＯ３（０＜ｘ＜１）、Ｎｄ１−ＸＳｒＸＭｎＯ３（０＜ｘ＜１）等を用いれば良い。
【０００８】
上記Ｐｒ１−ＸＣａＸＭｎＯ３（０＜ｘ＜１）、Ｌａ１−ＸＣａＸＭｎＯ３（０＜ｘ＜１）、Ｎｄ１−ＸＳｒＸＭｎＯ３（０＜ｘ＜１）等を用いて形成された可変抵抗素子４２は、その両端子にパルス電圧を印加すると、パルス電圧の印加回数によって、可変抵抗素子４２の抵抗値が連続的に変化する。
【０００９】
これにより、メモリ担体として可変抵抗素子４２が設けられた不揮発性メモリセル４０は、浮遊ゲートに注入される電荷の量によって閾値電圧を連続して変化させ多値情報の記憶が可能であるフラッシュメモリのメモリセルと同様に、可変抵抗素子４２の抵抗値の変化量を制御することによって２値情報だけでなく３値以上の多値情報の記憶が可能となる。
【００１０】
従来のメモリセル４０を使用したメモリセルアレイの構成図を図２０に示す。このメモリセルアレイ２０は、隣接する２つのメモリセル４０を、コモンソース線を中心にして折り返すように互いのコモンソース線を共通に接続する構成である。このメモリセルアレイの構成では、ワード線とコモンソース線とが並行して配置されていることを特徴としている。
【００１１】
図２１にメモリセルアレイ２０内の特定のメモリセルに対する書き込み動作を模式的に示す。図２１に示すメモリセルＡ１に対して書き込み動作を行う場合を考える。書き込み対象のメモリセルＡ１に対して、書き込みを行う場合には、図２１に示すように、ビット線Ｂ１に高レベルの電圧を印加し、また、メモリセルＡ１の選択トランジスタのゲート（ワード線Ｗ１）に高レベル電位を印加し、また、メモリセルＡ１に接続されるコモンソース線Ｃ１に低レベルの電圧を印加する。これにより、メモリセルＡ１内の可変抵抗素子の両端に高レベルと低レベルの電圧間の電位差が、図中の矢印で示す方向に印加され（矢印のある側が低レベル）、可変抵抗素子の抵抗値を低抵抗レベルから高抵抗レベルに上昇させることができる。
【００１２】
この場合、書き込み対象でない、つまり、アクセスされない非選択のメモリセルに対しては、可変抵抗素子に電圧が印加されないように、他のワード線の電位を低レベルにすることで選択トランジスタをオフにすると共に、他のコモンソース線（図示せず）及びビット線の電位も低レベルの状態を保持する。以上が、メモリセルへの書き込み動作の概要である。
【００１３】
次に、図２２にメモリセルアレイ２０内の特定のメモリセルに対するリセット動作を模式的に示す。ここでリセット動作とは高抵抗レベルにある可変抵抗素子の抵抗値を低抵抗レベルに戻す動作を意味する。尚、リセット動作を消去動作と称する場合もある。
【００１４】
リセット動作の対象となるメモリセルＡ１に対して、リセット動作を行う場合には、図２２に示すように、ビット線Ｂ１に低レベルの電圧を印加し、また、メモリセルＡ１の選択トランジスタのゲート（ワード線Ｗ１）に高レベル電位を印加し、また、リセット動作の対象となるメモリセルＡ１に接続されるコモンソース線Ｃ１に高レベルの電圧を印加する。これにより、メモリセルＡ１内の可変抵抗素子の両端に高レベルと低レベルの電圧間の電位差が図中の矢印で示す方向（矢印のある側が低レベル、図２１に示す書き込み動作時とは矢印の向きが逆方向）に印加され、可変抵抗素子の抵抗値を高抵抗レベルから低抵抗レベルに下降させることができる。
【００１５】
この場合、リセット対象でない、つまり、アクセスされない非選択のメモリセルに対しては可変抵抗素子に電圧が印加されないように、他のワード線の電位を低レベルにすることで選択トランジスタをオフにすると共に、他のコモンソース線（図示せず）の電位も低レベルの状態を保持する。しかし、アクセスされない非選択のメモリセルに接続される他のビット線の電位は全て高レベル状態に保持しなければならない。これは、ワード線Ｗ１が共通に接続される非選択の他のメモリセル、例えば、メモリセルＡ２、Ａ３の選択トランジスタもオン状態となるため、これらに接続されるビット線の電位をコモンソース線Ｃ１と同じ高レベル電位にしないと各メモリセル内の可変抵抗素子の両端に電位差が発生し、これにより可変抵抗素子の抵抗値が変化する恐れがあるからである。以上が、メモリセルのリセット動作の概要である。
【００１６】
図２３は、リセット動作の対象となる選択されたメモリセルＡ１に対するリセット動作時の信号の流れをその周辺のアクセスされない非選択のメモリセルＡ０，Ａ２，Ａ３，Ａ４を含めて模式的に示す図である。
【００１７】
図２３に示すように、リセット動作時はアクセスされないメモリセルＡ０，Ａ２，Ａ３，Ａ４に対しては、コモンソース線Ｃ１から供給される高レベルと同じ高レベル電位をビット線Ｂ０，Ｂ２，Ｂ３，Ｂ４に供給する。これは、アクセスされない非選択メモリセルＡ０，Ａ２，Ａ３，Ａ４内の可変抵抗素子の両端に電位差の発生を無くし、これらの抵抗値が変化しないようにするための対策である。
【００１８】
次に、図２４（ａ）及び図２４（ｂ）に、メモリセルアレイ２０内の特定のメモリセルに対する読み出し動作を模式的に示す。図２４（ａ），（ｂ）中の矢印は、１Ｔ１Ｒ型のメモリセル内の抵抗値を読み出す信号の流れ（電流経路）を示し、また、メモリセルアレイ２０の周辺回路として読み出し回路の主要部を記載している。即ち、図２４（ａ）、（ｂ）では、読み出し回路は、可変抵抗素子の抵抗値を論理値として判定するセンスアンプ２２と、上記電流経路に対し電流を駆動する負荷トランジスタ２１を備えて構成されている。
【００１９】
図２４（ａ）は、負荷トランジスタ２１及びセンスアンプ２２の一方の入力をビット線側に接続した例、図２４（ｂ）は、負荷トランジスタ２１及びセンスアンプ２２の一方の入力をコモンソース線Ｃ１側に接続した例を示している。図２４（ａ）では、負荷トランジスタ２１に、例えば約１Ｖを印加すると、負荷トランジスタから駆動される電流はビット線Ｂ１から、読み出し対象のメモリセルＡ１、低レベル電位を与えたコモンソース線Ｃ１を経由し、接地電位に至る電流経路を形成する。この電流経路には２つの抵抗性素子、即ち負荷トランジスタ２１とメモリセルＡ１（可変抵抗素子と選択トランジスタの合成抵抗）が直列に接続されるため、その接続点であるセンスアンプ２２への接続ノードＮ１の電位はこの２つの抵抗性素子で抵抗分割された値となる。即ち、負荷トランジスタ２１の抵抗値を一定とすると、メモリセルＡ１の抵抗値に依存してセンスアンプ２２の入力電位が定まる。ここで、メモリセルＡ１の抵抗値は可変抵抗素子の抵抗値が高抵抗レベルか低抵抗レベルかにより抵抗値が変化する。
【００２０】
そして、ビット線Ｂ１との接続ノードＮ１の電位とリファレンス電圧ＶＲＥＦとをセンスアンプ２２で比較することによって、可変抵抗素子が有する抵抗値から記憶データの論理レベルを判定する。
【００２１】
また、図２４（ｂ）では、負荷トランジスタ２１に、例えば約１Ｖを印加すると、負荷トランジスタ２１から駆動される電流はコモンソース線Ｃ１から、読み出し対象のメモリセルＡ１、低レベル電位を与えたビット線Ｂ１を経由し、接地電位に至る電流経路を形成する。
【００２２】
この場合も、図２４（ａ）と同様に、コモンソース線Ｃ１との接続ノードＮ１の電位とリファレンスレベルＶＲＥＦとをセンスアンプ２２で比較することによって、可変抵抗素子が有する抵抗値から記憶データの論理レベルを判定することができる。
【００２３】
【特許文献１】
米国特許第６２０４１３９号明細書
【００２４】
【発明が解決しようとする課題】
図２３を用いて説明したように、従来のメモリセル（図１９参照）を用いたメモリセルアレイでは、あるメモリセルに対してリセット動作を実行する場合には、非選択メモリセルに接続されるビット線の全てに高レベル電位を印加する必要がある。即ち、図２３に示したように、リセット動作の対象となる選択メモリセルに接続するコモンソース線には高レベル電位を印加するために、アクセスされない非選択メモリセルの抵抗値を変化させずに維持するためには、この非選択メモリセルの両端には電位差を発生させてはならず、選択メモリセルに接続されたビット線以外のビット線に高レベルの電圧を印加する必要がある。
【００２５】
このとき、メモリセルアレイの記憶容量が大きければ、ビット線の数、同じビット線に接続するメモリセル数、或いは、その両方が増加するために、高レベル電位を供給するビット線の寄生容量が増加し、その充電時間（ビット線に高レベル電位を供給し、ビット線が高レベル電位にまで到達する時間）は増加することになり、その分、リセット動作に要する時間が増加する。
【００２６】
また、ビット線の数、同じビット線に接続するメモリセル数、或いは、その両方の増加は、高レベル電位を供給するビット線の寄生容量の増加を招来させるために、リセット動作時には、アクセスされない全ビット線の充放電による消費電流が増加する。
【００２７】
また、書き込み動作とリセット動作において、アクセスされるビット線とアクセスされないビット線への印加電圧レベルが異なるために、その制御回路が複雑になるという回路設計上の問題も存在する。
【００２８】
また、読み出し動作に関しては、上述の従来技術では、負荷トランジスタ（負荷抵抗）を設けて、アクセスすべきメモリセルを経由する電流経路内に形成される抵抗成分の接続ノード（負荷トランジスタとメモリセルの接続ノード）の電位を測定ポイントとして論理レベルが判定される。
【００２９】
しかし、この抵抗値を電圧に変換して論理レベルを判定する読み出し方式では、論理レベルを判定すべきタイミングは、メモリセルの可変抵抗素子と選択トランジスタの合成抵抗からなる抵抗値及び負荷トランジスタ（負荷抵抗）のオン抵抗値、及び、上記電流経路内の寄生抵抗値を含めた抵抗と同電流経路内の容量による時定数、即ち電流経路を充放電するに要する時間に依存する。
【００３０】
この従来の読み出し方式では、可変抵抗素子の抵抗値の判定タイミング、つまり、判定に要する時間が、電流経路の時定数に依存するが、負荷トランジスタ（負荷抵抗）の追加によって、電流経路内の抵抗値が増加することによってアクセスタイムの遅延を招くという問題がある。
【００３１】
本発明は、上記問題点に鑑みてなされたもので、その目的は、上記問題を解消し、低消費電力にて、高速動作が可能な不揮発性半導体記憶装置を提供することにある。
【００３２】
【課題を解決するための手段】
この目的を達成するための本発明に係る不揮発性半導体記憶装置は、不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために、行方向に延伸する行選択線を列方向に複数配列し、列方向に延伸する第１列選択線と第２列選択線を夫々行方向に複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記メモリセルの夫々は、電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子と選択トランジスタを備え、前記可変抵抗素子の一端側と前記選択トランジスタのドレインとを接続し、前記可変抵抗素子の他端側と前記選択トランジスタのソースが前記メモリセルの２つの列接続端子を形成するとともに、前記選択トランジスタのゲートが行接続端子を形成し、前記メモリセルアレイ内において、前記メモリセルは、行方向の一方側に隣接する他の前記メモリセルと、前記列接続端子の一方同士を共通の前記第１列選択線に接続し、行方向の他方側に隣接する他の前記メモリセルと、前記列接続端子の他方同士を共通の前記第２列選択線に接続し、行方向に配列する前記メモリセルの各行に２本の前記行選択線が設けられ、行方向に隣接する２つの前記メモリセルにおいて、一方の前記メモリセルの前記行接続端子が前記２本の前記行選択線の一方側と接続し、他方の前記メモリセルの前記行接続端子が前記２本の前記行選択線の他方側と接続してなり、選択された前記メモリセルへのデータの書き込みまたはリセットは、前記選択トランジスタがオン状態となるように前記行接続端子に電圧を印加した状態で、２つの前記列接続端子間に所定のデータの書き込みまたはリセットに必要な電圧を印加することにより実行され、データの書き込み及びリセットの少なくとも一方の動作時において、前記選択された前記メモリセルに接続する前記第１列選択線に、前記書き込みまたはリセット動作に係る前記データの値に応じた電圧が印加され、前記選択された前記メモリセルに接続する前記第２列選択線に、前記書き込みまたはリセット動作に必要な電圧パルスが印加されることを特徴とする。
【００３３】
更に、上記特徴の本発明に係る半導体装置は、前記可変抵抗素子が、マンガンを含有するペロブスカイト型結晶構造の酸化物で形成されていることを特徴とする。
【００３４】
上記特徴の本発明に係る半導体装置によれば、リセット動作実行時において、アクセスされない非選択のビット線は低レベルを保持するだけで良く、消費電流の増加やアクセスタイムの増加を回避できる。つまり、従来のメモリセル(図１９参照)、メモリセルアレイ（図２０参照）を使用して、リセット動作を行った場合に、アクセスされない非選択のビット線には、全て高レベルの電圧を印加する必要が生じるために、消費電流の増加及びリセット動作時間の増加を招くことになるが、本発明に係る半導体装置によれば、アクセスされない非選択のビット線の全てに高レベルの電圧を印加する必要がないため、その分消費電流の低減とリセット動作時間の短縮が図れる。
【００３５】
この目的を達成するための本発明に係る不揮発性半導体記憶装置の動作方法は、不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために、行方向に延伸する行選択線を列方向に複数配列し、列方向に延伸する第１列選択線と第２列選択線を夫々行方向に複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記メモリセルの夫々は、電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子と選択トランジスタを備え、前記可変抵抗素子の一端側と前記選択トランジスタのドレインとを接続し、前記可変抵抗素子の他端側と前記選択トランジスタのソースが前記メモリセルの２つの列接続端子を形成するとともに、前記選択トランジスタのゲートが行接続端子を形成し、前記メモリセルアレイ内において、前記メモリセルは、行方向の一方側に隣接する他の前記メモリセルと、前記列接続端子の一方同士を共通の前記第１列選択線に接続し、行方向の他方側に隣接する他の前記メモリセルと、前記列接続端子の他方同士を共通の前記第２列選択線に接続し、行方向に配列する前記メモリセルの各行に２本の前記行選択線が設けられ、行方向に隣接する２つの前記メモリセルにおいて、一方の前記メモリセルの前記行接続端子が前記２本の前記行選択線の一方側と接続し、他方の前記メモリセルの前記行接続端子が前記２本の前記行選択線の他方側と接続してなる、或いは、メモリセルアレイ内において、前記メモリセルは、行方向の一方側に隣接する他の前記メモリセルと、前記列接続端子の一方同士を共通の前記第１列選択線に接続し、行方向の他方側に隣接する他の前記メモリセルとは、前記列接続端子の他方同士を共通の前記第２列選択線に接続せずに、前記列接続端子の他方を個別の前記第２列選択線に接続し、行方向に配列する前記メモリセルの各行に１本の前記行選択線が設けられ、行方向に隣接する２つの前記メモリセルにおいて、前記行接続端子が共通の前記行選択線と接続してなる不揮発性半導体記憶装置において、選択された１または複数の前記メモリセルに対してデータの書き込み及びリセットの少なくとも一方の動作を行う方法であって、前記選択された１または複数の前記メモリセルと接続する前記行選択線に前記選択トランジスタをオン状態にする行選択電圧を印加し、前記選択された１または複数の前記メモリセルと接続する前記第１列選択線に、前記書き込みまたはリセット動作に係る前記データの値に応じた書き込み電圧またはリセット電圧を印加し、前記選択された１または複数の前記メモリセルと接続する前記第２列選択線に、前記行選択電圧を印加している期間中に、低電圧レベルから高電圧レベルまたは高電圧レベルから低電圧レベルへ少なくとも１回遷移する所定の電圧振幅の電圧パルスを印加し、前記第１列選択線に前記書き込み電圧が印加されている場合において、前記行選択電圧の印加期間中で、前記電圧パルスの電圧レベルが前記書き込み電圧と異なる電圧レベルにある時に、前記書き込み動作が行われ、前記第１列選択線に前記リセット電圧が印加されている場合において、前記行選択電圧の印加期間中で、前記電圧パルスの電圧レベルが前記リセット電圧と異なる電圧レベルにある時に、前記リセット動作が行われることを特徴とする。
【００３６】
ここで、上記特徴の本発明に係る不揮発性半導体記憶装置の動作方法は、前記電圧パルスが、低電圧レベルから高電圧レベルに遷移して低電圧レベルに戻る、或いは、高電圧レベルから低電圧レベルに遷移して高電圧レベルに戻る１回または複数回の電圧パルスであることが好ましい。
【００３７】
上記特徴の本発明に係る不揮発性半導体記憶装置の動作方法によれば、電圧パルスをビット線に対して、書き込み動作とリセット動作の区別なく入力することによって、書き込み動作とリセット動作を実行することが可能となる。従って、従来のように、書き込み動作とリセット動作を判別した後に、ビット線に印加する電圧レベルを区別して入力する制御回路が不要となり、その分制御回路が簡単化できる。
【００３８】
上記特徴の本発明に係る不揮発性半導体記憶装置の動作方法は、不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために、行方向に延伸する行選択線を列方向に複数配列し、列方向に延伸する第１列選択線と第２列選択線を夫々行方向に複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記メモリセルの夫々は、電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子と選択トランジスタを備え、前記可変抵抗素子の一端側と前記選択トランジスタのドレインとを接続し、前記可変抵抗素子の他端側と前記選択トランジスタのソースが前記メモリセルの２つの列接続端子を形成するとともに、前記選択トランジスタのゲートが行接続端子を形成し、前記メモリセルアレイ内において、前記メモリセルは、行方向の一方側に隣接する他の前記メモリセルと、前記列接続端子の一方同士を共通の前記第１列選択線に接続し、行方向の他方側に隣接する他の前記メモリセルと、前記列接続端子の他方同士を共通の前記第２列選択線に接続し、行方向に配列する前記メモリセルの各行に２本の前記行選択線が設けられ、行方向に隣接する２つの前記メモリセルにおいて、一方の前記メモリセルの前記行接続端子が前記２本の前記行選択線の一方側と接続し、他方の前記メモリセルの前記行接続端子が前記２本の前記行選択線の他方側と接続してなる不揮発性半導体記憶装置において、選択された１または複数の前記メモリセルからデータを読み出す場合において、前記選択された１または複数の前記メモリセルと接続する前記行選択線に前記選択トランジスタをオン状態にする行選択電圧を印加し、前記選択された１または複数の前記メモリセルと接続する前記第１列選択線と前記第２列選択線の一方側を所定のプリチャージ電圧にプリチャージし、前記プリチャージ後に、前記選択された１または複数の前記メモリセルと接続する前記第１列選択線と前記第２列選択線の他方側に所定の読み出し電圧を印加し、前記第１列選択線の電圧レベルが前記プリチャージ電圧から前記読み出し電圧に向って変化する過渡状態において、前記メモリセルの前記可変抵抗素子の抵抗状態に応じて異なる電圧変化を呈するのを検出することを特徴とする。
【００３９】
上記特徴の本発明に係る不揮発性半導体記憶装置の動作方法によれば、読み出し電流経路に負荷トランジスタが不要となるために、読み出し電流経路内での充電にかかる時定数を小さくすることが可能となり、読み出し速度の高速化を図ることができる。
【００４０】
【発明の実施の形態】
本発明に係る不揮発性半導体記憶装置とその書き込み・リセット方法並びに読み出し方法（以下、適宜「本発明装置」及び「本発明方法」という。）の一実施の形態につき、図面に基づいて説明する。
【００４１】
〈第１実施形態〉
図１に、本発明装置のブロック構成図を示す。図１において、メモリセルアレイ１は、図２に等価回路で示すメモリセル３０を用いて構成される。メモリセル３０は、図２に示すように、電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子７と選択トランジスタ６を備え、可変抵抗素子７の一端側とＭＯＳＦＥＴで構成される選択トランジスタ６のドレインとを接続し、可変抵抗素子７の他端側と選択トランジスタ６のソースがメモリセル３０の２つの列接続端子を形成し、第１列選択線９（コモンソース線、またはデータ線ともいう。）及び第２列選択線１０（ビット線）に夫々接続とするとともに、選択トランジスタ６のゲートが行接続端子を形成し、行選択線８（ワード線）に接続する。
【００４２】
ここで、メモリセル３０は、従来良く知られたＭＯＳ集積回路製造方法を用いて作製される。また、図２に示すように、本発明装置のメモリセル３０では、行選択線８（ワード線）は、第１列選択線９（コモンソース線）と第２列選択線１０（ビット線）の両方と直交する方向に配置され、第１列選択線９（コモンソース線）と第２列選択線１０（ビット線）は互いに並行に配置されていることを特徴とする。この意味で、図２に示すメモリセル３０の等価回路は、メモリセル３０を構成する各素子６，７と接続する各配線８〜１０の配置の仕方も表している。尚、ＭＯＳＦＥＴで構成される選択トランジスタ６のドレインとソースの各電極は、オン電流がドレインとソースの印加電圧の高低差により双方向に流れるので、基本的には対称な関係にあり、何れをドレインまたはソースと呼ぶかは任意であり、本明細書においてもドレインとソースを反転させても機能的には等価である。
【００４３】
また、可変抵抗素子７は、電気的ストレスの印加により電気抵抗が変化し、電気的ストレス解除後も、変化した電気抵抗が保持されることにより、その抵抗変化でデータの記憶が可能な不揮発性の記憶素子で、マンガンを含有するペロブスカイト型結晶構造の酸化物で形成されているＣＭＲ（Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）メモリ素子であり、例えば、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３、Ｌａ（１−ｘ）ＣａｘＭｎＯ３、または、Ｌａ（１−ｘ―ｙ）ＣａｘＰｂｙＭｎＯ３（但し、ｘ＜１、ｙ＜１、ｘ＋ｙ＜１）で表される何れかの物質、例えば、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、Ｌａ０．６５Ｃａ０．３５ＭｎＯ３、Ｌａ０．６５Ｃａ０．１７５Ｐｂ０．１７５ＭｎＯ３等のマンガン酸化膜をＭＯＣＶＤ法、スピンコーティング法、レーザアブレーション、スパッタリング法等で成膜して作成される。
【００４４】
メモリセルアレイ１は、図３に示すように、メモリセル３０を行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために、行方向に延伸する複数の行選択線８（ワード線Ｗ０〜Ｗ５…）を配列し、列方向に延伸する複数の第１列選択線９（コモンソース線Ｃ０、Ｃ１…）と複数の第２列選択線１０（ビット線Ｂ０、Ｂ１、Ｂ２…）を夫々配列してなり、ワード線Ｗ０〜Ｗ５…、コモンソース線Ｃ０、Ｃ１…、及び、ビット線Ｂ０〜Ｂ２…が、後述するように周辺の機能ブロックと接続する。
【００４５】
更に詳述すれば、図３に示すように、メモリセルアレイ１内において、メモリセル３０は、行方向（ワード線の延伸方向）の一方側に隣接する他のメモリセル３０と、前記列接続端子の一方同士を共通の第１列選択線９（コモンソース線Ｃ０、Ｃ１…）に接続し、行方向の他方側に隣接する他のメモリセル３０と、列接続端子の他方同士を共通の第２列選択線１０（ビット線Ｂ０、Ｂ１、Ｂ２…）に接続している。つまり、行方向に隣接する２つのメモリセル３０をコモンソース線Ｃ０、Ｃ１…或いはビット線Ｂ０、Ｂ１、Ｂ２…を中心にして折り返すように互いのコモンソース線Ｃ０、Ｃ１…或いはビット線Ｂ０〜Ｂ２…を共通に接続して共有する構成となっている。
【００４６】
具体的には、図３中、メモリセルＡ０の選択トランジスタ６のソース（列接続端子の一方）とメモリセルＡ１の選択トランジスタのソース（列接続端子の一方）とを共通のコモンソース線Ｃ０に接続し、メモリセルＡ１の可変抵抗素子７の一方の端子（列接続端子の他方）とメモリセルＡ２の可変抵抗素子７の一方の端子（列接続端子の他方）とを共通のビット線Ｂ１に接続する。この接続を行方向及び列方向に展開し、メモリセルアレイ１が構成される。
【００４７】
更に、図３に示すように、メモリセルアレイ１内において、行方向に配列するメモリセル３０の各行に２本の行選択線８（ワード線）が１対となって設けられ、行方向に隣接する一方のメモリセル３０の行接続端子（選択トランジスタ６のゲート）が１対の行選択線（ワード線）の一方側と接続し、他方のメモリセル３０の行接続端子（選択トランジスタ６のゲート）が１対の行選択線（ワード線）の他方側と接続している。つまり、行方向に隣接する２つのメモリセル３０はワード線Ｗ０〜Ｗ５…の延長方向を鏡面の方向として互いにミラー反転して配置する構成となっていることを特徴とする。
【００４８】
この結果、各メモリセル３０とワード線は、図３中のメモリセルＡ０の行接続端子（選択トランジスタ６のゲート）をワード線Ｗ１に接続し、メモリセルＡ１の行接続端子（選択トランジスタ６のゲート）をワード線Ｗ０に接続するというように互いに行方向に隣接するメモリセル３０の行接続端子（選択トランジスタ６のゲート）同士は同一のワード線に接続されないように構成される。
【００４９】
ところで、図３に示すメモリセルアレイ１内で、所定のメモリセルを選択してアクセスするには、例えば、メモリセルＡ１に接続されたビット線Ｂ１とコモンソース線Ｃ０及びワード線Ｗ０にのみアクセスに必要な電位を供給し、他の全てのビット線とコモンソース線とワード線を低レベル電位に保持することによって、所望のメモリセルＡ１を選択してアクセスすることができる。
【００５０】
即ち、例えばワード線Ｗ１は低レベルに保持されることから、アクセス対象のメモリセルＡ１の両側に隣接するメモリセルの選択トランジスタ６は何れもオフ状態となり、行方向に隣接する両側の非選択メモリセルは、コモンソース線Ｃ０及びビット線Ｂ１に供給される電位の影響を受けない。また、アクセス対象のメモリセルＡ１に接続するワード線Ｗ０に共通に接続される他の非選択メモリセルは、その選択トランジスタ６がオン状態となるが、非選択メモリセルに接続するコモンソース線とビット線は共に同電位の低レベル電位に保持されるため非選択メモリセルの可変抵抗素子の両端電圧に電位差が生じずに抵抗値が変化しないため、記憶されている情報は保持される。このように選択されたメモリセルＡ１のみをアクセスの対象とすることができる。
【００５１】
図１において、ローデコーダ２はアクセスすべきメモリセル３０に接続するワード線Ｗｉに所定の電圧を供給する。データドライバ３は、アクセスすべきメモリセル３０に接続するコモンソース線Ｃｊに書き込み時に外部からデータ信号として供給された高レベルまたは低レベル信号に従って書き込みデータに応じた電圧を供給する回路である。コラムデコーダ５は、アクセスすべきメモリセル３０に接続するコモンソース線Ｃｊを選択し、データドライバ３から出力された高レベルまたは低レベルの電圧が選択されたコモンソース線Ｃｊに供給される。ここで、選択されたコモンソース線Ｃｊは、データドライバ３及びコラムデコーダ５を介して、外部から入力されるデータ信号と繋がっていることになる。
【００５２】
一方、データドライバ３は、読み出し時には、読み出し電圧として約１Ｖを生成し、コラムデコーダ５によって選択されたアクセスすべきメモリセル３０と接続する選択されたコモンソース線Ｃｊに当該読み出し電圧を供給する。
【００５３】
ビット線ドライバ４は、アクセスすべきメモリセル３０に接続するビット線Ｂｋに対して、書き込み動作時とリセット動作時に、パルス電圧を供給する回路である。コラムデコーダ６は、アクセスすべきメモリセル３０に接続するビット線Ｂｋを選択し、ビット線ドライバ４から出力されたパルス電圧が選択されたビット線Ｂｋに供給される。
【００５４】
次に、図４を参照して、本発明方法における、所望のメモリセルへの書き込み動作及びその制御方法を簡略に説明する。
【００５５】
図４中のメモリセルＡに対して書き込み動作（可変抵抗素子７の抵抗値を大きくする動作）を行う場合を想定する。メモリセルＡに接続するビット線Ｂ１から高レベル電位を印加し、メモリセルＡに接続するコモンソース線Ｃ０には、低レベル電位を印加する。また、メモリセルＡ内の選択トランジスタ６のゲートと接続するワード線Ｗ０に高レベル電位を印加することによって、選択トランジスタ６がオン状態になり、図４に示す矢印のように、ビット線Ｂ１からコモンソース線Ｃ０への電流経路が形成される。このために、可変抵抗素子７の下部電極には、コモンソース線Ｃ０からの低レベル電位が印加される。また、可変抵抗素子７の上部電極には、ビット線Ｂ１からの高レベル電位が印加される。その結果、メモリセルＡ内の可変抵抗素子７の抵抗値が増加し、書き込み動作が完了する。尚、書き込み動作中は、他のワード線Ｗ１〜Ｗ５や、他のビット線Ｂ０，Ｂ２及び他のコモンソース線Ｃ１は低レベル電位を保持した状態である。
【００５６】
次に、図５を参照して、本発明方法における、所望のメモリセルへのリセット動作及びその制御方法を簡略に説明する。
【００５７】
図５中のメモリセルＡに対してリセット動作（可変抵抗素子７の抵抗値を小さくする動作）を行う場合を想定する。メモリセルＡに接続するコモンソース線Ｃ０から高レベル電位を印加し、メモリセルＡに接続するビット線Ｂ１には、低レベル電位を印加する。また、メモリセルＡ内の選択トランジスタ６のゲートと接続するワード線Ｗ０に高レベル電位を印加することによって、選択トランジスタ６がオン状態になり、図５に示す矢印のように、コモンソース線Ｃ０からビット線Ｂ１への電流経路が形成される。このために、可変抵抗素子７の下部電極には、コモンソース線Ｃ０からの高レベル電位が印加される。また、可変抵抗素子７の上部電極には、ビット線Ｂ１からの低レベル電位が印加される。その結果、メモリセルＡ内の可変抵抗素子７の両電極間には図４に示す書き込み時と逆方向の電圧が印加されることにより、その抵抗値が減少しリセット動作が完了する。尚、リセット動作中は、書き込み動作中と同様に、他のワード線Ｗ１〜Ｗ５や、他のビット線Ｂ０，Ｂ２及び他のコモンソース線Ｃ１は低レベル電位を保持した状態である。
【００５８】
ここで、従来のメモリセル４０(図１９参照)を使用して作成されたメモリセルアレイ２０に対してリセット動作を行った場合と、ビット線へ印加する電位レベル設定（図２２参照）と比較すると、本発明装置のメモリセル３０(図２参照)を使用して構成されたメモリセルアレイ１(図５参照)に対するリセット動作では、極めて容易にビット線の電位レベルを制御することが可能となる。
【００５９】
つまり、従来のメモリセル４０及びメモリセルアレイ２０を使用して、リセット動作を行った場合に、アクセスされない非選択のメモリセルに接続される全てのビット線には、全て高レベル電位を印加する必要が生じるために、これら多数のビット線に寄生する大きな容量性負荷に対する充放電に起因する消費電流が増加し、またビット線を高レベル電位まで充電するには、更に抵抗成分を加味した時定数分の充電時間を要するため、リセット動作時間の増加を招くことになる。
【００６０】
しかし、本発明装置のメモリセル３０及びメモリセルアレイ１を使用してリセット動作を実行すると、アクセスされない非選択のビット線は低レベルを保持するだけで良く、消費電流の増加やアクセスタイムの増加を招くことはない。
【００６１】
次に、上述したメモリセルへのアクセス時に印加するワード線、コモンソース線及びビット線に対する、本発明方法による電圧の制御方法（電圧印加タイミング）について説明する。
【００６２】
先ず、図４、図５に示した本発明装置のメモリセルへの書き込み動作及びリセット動作時の各信号線へ印加する電圧関係に対し、時間的な要素を付加して表現した図を、図６、図７に示す。図６は図４に対応して書き込み動作を、図７は図５に対応してリセット動作を夫々示している。各々の対比から分かるように本発明による印加電圧の制御方法は書き込み動作（図６）及びリセット動作（図７）の何れの場合においても、書き込み動作またはリセット動作の対象となるアクセスメモリセルＡ１に接続するビット線Ｂ１に対してパルス電圧を印加することを特徴としている。
【００６３】
即ち、このアクセス制御方法では、アクセスすべきメモリセルＡ１に接続するビット線Ｂ１には、書き込み動作とリセット動作の区別なく、後述する図８、図９に示す同一のパルス信号を入力するものであり、前掲の図２１及び図２２に示した従来技術のメモリセルアクセス方法に比較して極めて簡潔な制御方法とすることができる。
【００６４】
つまり、従来のメモリセル４０のセル構造（図１９参照）を使用したメモリセルアレイ２０（図２０参照）に対して、書き込み動作及びリセット動作を実行する場合には、書き込み動作またはリセット動作の何れであるかを判別した後に、アクセスすべきビット線に対して、書き込み動作の場合には、高レベルの電圧を印加する必要があり、リセット動作の場合には、低レベルの電圧を印加する必要がある。このように、書き込み動作とリセット動作の何れであるかを判別した後に、ビット線に印加する電圧レベルを区別して印加する必要があるため、当該従来のメモリセル４０及びメモリセルアレイ２０を用いる限り、図１に示すビット線ドライバ４に相当する制御回路の構成が必然的に複雑になる。
【００６５】
次に、図８及び図９に、本発明方法によるメモリセルに接続する各信号線への電圧印加の制御方法をタイミング図として示す。図８は書き込み動作時のタイミング、図９はリセット動作時のタイミングを示している。図８、図９に示すように、書き込み動作とリセット動作の何れにおいても、先ず当該動作の対象となるメモリセルに対してその内部の選択トランジスタをオン状態にするためにワード線８を高レベル電位に立ち上げる。次に、選択トランジスタがオン状態、即ち、ワード線８の電位が高レベルの期間Ｐ０内にアクセスメモリセルに接続するビット線１０に対して期間Ｐ１内に高レベルとなるパルス電圧を印加する。このパルス電圧印加によって書き込み或いはリセット動作が完了すると選択トランジスタをオフ状態にするために、ワード線８を低レベル電位に遷移させる。
【００６６】
ここで、図８と図９の対比から分かるように、書き込み動作とリセット動作の何れであるかを決めるのは、アクセスメモリセルに接続するコモンソース線９の電位レベルである。尚、図８及び図９では、ビット線１０へのパルス電圧印加は１回分のみ記載しているが、１回のパルス電圧印加でメモリセルの可変抵抗素子の抵抗値が所定の値に至らない場合には、複数回印加する場合もあり得る。
【００６７】
次に、コモンソース線９の電位レベルに依存して書き込み動作とリセット動作が区別して実行されることを示す。
【００６８】
先ず、上述した如く、コモンソース線９へは、図１に示すデータドライバ３及びコラムデコーダ５を介して、外部から入力されるデータ信号に応じた電位レベルが与えられる。第１の場合として、メモリセルがリセット状態（低抵抗値）である時に、外部から低レベルのデータ信号が与えられた場合を想定する（図８参照）。この時、図８に示すように、コモンソース線９には低レベル電位が供給されており、この状態で期間Ｐ０に選択トランジスタがオン状態となり、ビット線１０に対し期間Ｐ１に高レベルのパルス電圧が印加されると、パルス電圧の印加によって、図６において矢印で模式的に示した電流経路が形成され、上述したように選択されたメモリセル内の可変抵抗素子は高抵抗状態へ変化する。即ち、期間Ｐ１において、メモリセルへの書き込み動作が行われる。
【００６９】
次に、第２の場合として、可変抵抗素子が既に書き込み状態（高抵抗値）である時に、外部から低レベルのデータ信号が与えられた場合を想定する（図８参照）。この時も、上記第１の場合と同様に、コモンソース線９には低レベル電位が供給されており、この状態で期間Ｐ０に選択トランジスタがオン状態となり、ビット線１０に対し期間Ｐ１に高レベルのパルス電圧が印加されると、パルス電圧の印加によって、図６の矢印で模式的に示した電流経路が形成される。この時、選択されたメモリセル内の可変抵抗素子の両端に書き込み方向への電圧が印加されるが、既に可変抵抗素子は高抵抗状態にあるため、このパルス電圧印加によって可変抵抗素子が記憶するデータの論理レベルは変化しない。
【００７０】
尚、コモンソース線９が低レベル電位の場合、選択トランジスタがオン状態の期間Ｐ０内であって高レベルのパルス電圧印加を行う期間Ｐ１の前後のビット線１０が低レベル電位の期間Ｐ２、Ｐ３は、選択されたメモリセルの両端には電位差が発生しないため、その内部の可変抵抗素子の抵抗状態は変化しない。
【００７１】
第３の場合として、可変抵抗素子が書き込み状態（高抵抗値）である時に、外部から高レベルのデータ信号が与えられた場合を想定する（図９参照）。この時、コモンソース線９には高レベル電位が供給されており、この状態で期間Ｐ０に選択トランジスタがオン状態となり、ビット線１０に対し期間Ｐ１に高レベルのパルス電圧が印加されると、期間Ｐ０内のパルス電圧印加を行う期間Ｐ１の前後のビット線１０が低レベル電位の期間Ｐ２、Ｐ３に、図７において矢印で模式的に示した電流経路が形成され、上述したように選択されたメモリセル内の可変抵抗素子は高抵抗状態から低抵抗状態へ変化する。即ち、期間Ｐ２とＰ３において、メモリセルへのリセット動作が行われる。
【００７２】
次に、第４の場合として、可変抵抗素子がリセット状態（低抵抗値）である時に、外部から高レベルのデータ信号が与えられた場合を想定する（図９参照）。この時も、上記第３の場合と同様に、コモンソース線９には高レベル電位が供給されており、この状態で期間Ｐ０に選択トランジスタがオン状態となり、ビット線１０に対し期間Ｐ１に高レベルのパルス電圧が印加されると、期間Ｐ０内のパルス電圧印加を行う期間Ｐ１の前後のビット線１０が低レベル電位の期間Ｐ２、Ｐ３に、図７において矢印で模式的に示した電流経路が形成される。この時、選択されたメモリセル内の可変抵抗素子の両端にリセット方向への電圧が印加されるが、既に可変抵抗素子は低抵抗状態にあるため、このパルス電圧印加によって可変抵抗素子が記憶するデータの論理レベルは変化しない。
【００７３】
尚、コモンソース線９が高レベル電位の場合、ビット線１０に高レベルのパルス電圧を印加している期間Ｐ１は選択されたメモリセルの両端には電位差が発生しないため、その内部の可変抵抗素子の状態は変化しない。
【００７４】
つまり、ビット線１０に高レベルのパルス電圧を印加している期間Ｐ１は、書き込み動作に対して寄与するが、リセット動作には寄与せず、逆に、その前後の期間Ｐ２、Ｐ３は、書き込み動作に対して寄与しないが、リセット動作には寄与する。
【００７５】
尚、上記説明において、外部から低レベルのデータ信号が入力された場合に書き込み動作、高レベルのデータ信号が入力された場合にリセット動作が行われるものとして説明したが、外部から入力される信号レベルと内部のコモンソース線９の電位レベルを反転して外部からの信号レベルと書き込み動作とリセット動作の対応関係を逆にしても、本発明方法における書き込み動作とリセット動作に対する制御方法の本質は変わらない。
【００７６】
ここで、図９に示したリセット動作のタイミングをより詳細に検討すると、２回のリセット動作（期間Ｐ２とＰ３）が実行されていることが分かる。これにより、可変抵抗素子が有する抵抗値が素子の特性等に依存して過剰に減少する場合が考えられる。このような過剰なリセット状態を回避するためのアクセス制御方法を、本発明方法の第２の実施例として、図１０及び図１１に示す。
【００７７】
図１０、図１１は、図８、図９に示した各信号線への入力タイミングの変形例を示しており、ビット線１０へ入力されたパルス信号が低レベルから高レベルに立ち上がった後に、ワード線８を立ち上げるように制御したものである。
【００７８】
かかるタイミング制御によって、ビット線１０への１回のパルス電圧印加に対して、図１１に示す期間Ｐ５において１回のリセット動作を実行することができる。また、書き込み動作に関しては、このアクセス制御方法においても、図１０に示す期間Ｐ４において１回実行されるため、書き込み動作としては図８に示した場合と同様である。
【００７９】
更に、過剰なリセット状態を回避するための別のアクセス制御方法として、本発明方法の第３の実施例を、図１２及び図１３に示す。当該第３の実施例では、図１０、図１１に示す第２の実施例のタイミング波形の変形として、アクセスすべきビット線１０への入力パルスの極性を逆にした場合のタイミングを示す。
【００８０】
この場合も、図１０、図１１に示したアクセスすべきビット線１０への入力パルスが正極性（低レベルから高レベルに遷移して低レベルに戻る）の場合と同様に、可変抵抗素子への書き込み動作期間及びリセット動作期間が設定される。第３の実施例では、期間Ｐ４において書き込み動作が、期間Ｐ５においてリセット動作が夫々実行される。
【００８１】
尚、本発明方法におけるメモリセルに接続する各信号線のタイミング制御は、図８〜図１３に示すように、種々の組み合わせが可能となるが、本発明装置を製造する製造プロセスの特性や本発明装置に内蔵する電圧発生回路の設計等に依存して好適なタイミング制御方法を適宜選択すれば良い。
【００８２】
次に、本発明方法における読み出し動作について、図１４及び図１５を参照して説明する。
【００８３】
図１４（ａ）は読み出し動作の第１段階として、予め読み出し対象のメモリセルＡに接続するビット線Ｂ１を低レベルにプリチャージした状態を示している。図１４（ｂ）は、読み出し動作の第２段階として、メモリセルＡに接続するワード線Ｗ０に高レベル電位を与え、メモリセルＡに接続するコモンソース線Ｃ０に読み出し電圧として約１Ｖの高レベル電圧を印加した場合における読み出し時の電流経路（矢印で示す）と、ビット線Ｂ１の電位からメモリセルＡに記憶されたデータの論理レベルを判定する読み出し回路の主要部を示す。
【００８４】
図１４（ａ）に示す低レベルにプリチャージされた状態から、図１４（ｂ）に示す電流経路を形成するには、メモリセルＡの選択トランジスタ及び可変抵抗素子の抵抗成分を介して、上記電流経路に含まれる寄生容量負荷を充電する必要がある。その充電時間は、読み出し対象のメモリセルＡの可変抵抗素子の抵抗値が高い書き込み状態の場合には、ビット線Ｂ１の充電にかかる時定数が大きくなり、ビット線Ｂ１の電位の上昇は遅くなる。逆に、読み出し対象のメモリセルＡの可変抵抗素子の抵抗値が低いリセット状態の場合には、ビット線Ｂ１の充電にかかる時定数が小さくなるために、ビット線Ｂ１の電位の上昇は可変抵抗素子が書き込み状態である場合と比較して早くなる。
【００８５】
このビット線Ｂ１の電位をセンスアンプ２２で参照ノードのリファレンス電圧ＶＲＥＦと比較することによって、メモリセルＡの可変抵抗素子の抵抗値の高低を判別してメモリセルＡに記憶されたデータの論理レベルを判定し、データを読み出すことができる。
【００８６】
本発明方法の読み出し動作に対して、従来の読み出し回路(図２４参照)では、負荷トランジスタ２１を設け、負荷トランジスタ２１のオン抵抗と、メモリセルの抵抗値との抵抗比により、ビット線電位を判定していた。しかし、本発明方法では、負荷トランジスタを用いないことによって、ビット線の充電に係る時定数の減少が図られ、アクセスタイム（読み出し時間）の改善が成される。
【００８７】
次に、図１５に、本発明方法の読み出し動作に係る各信号線のタイミング波形を示す。図１５（ａ）は、メモリセルＡの可変抵抗素子の抵抗値が高い書き込み状態の場合のタイミング波形を、図１５（ｂ）は、メモリセルＡの可変抵抗素子の抵抗値が低いリセット状態の場合のタイミング波形を、夫々示している。
【００８８】
図１５（ａ）、（ｂ）の時刻Ｔ１からＴ２にかけて、メモリセルＡに接続するビット線Ｂ１を低レベルにプリチャージする。次の時刻Ｔ２において、メモリセルＡに接続するコモンソース線Ｃ０に読み出し用電圧約１Ｖを印加する。また、時刻Ｔ２において、アクセスすべきワード線Ｗ０に高レベル電圧を印加することによって、図１４（ｂ）に示した電流経路が導通し、ビット線Ｂ１の充電が開始される。そして、リファレンス電圧ＶＲＥＦとビット線Ｂ１の電位との大小関係をセンスアンプ２２で比較することによって、その大小関係の判定からメモリセルに記憶されているデータの論理値を判定する。
【００８９】
図１５（ａ）は、可変抵抗素子の抵抗値が高い書き込み状態の場合の信号波形を示しており、前述したように、この場合のビット線Ｂ１の充電時間は長くなり、センスアンプ２２の判定時刻Ｔ３においては、ビット線Ｂ１の電位はリファレンス電圧ＶＲＥＦよりも低くなるために、センスアンプ２２は、例えば、データの論理レベルを低レベルと判定する。
【００９０】
図１５（ｂ）は、可変抵抗素子の抵抗値が低いリセット状態の場合の信号波形を示しており、ビット線Ｂ１の信号波形以外は、図１５（ａ）と同じである。
図１５（ｂ）の場合は、前述したように、ビット線Ｂ１の充電時間は短くなり、センスアンプ２２の判定時刻Ｔ３においては、ビット線Ｂ１の電位はリファレンス電圧ＶＲＥＦよりも高くなるために、センスアンプ２２は、例えば、データの論理レベルを高レベルと判定する。
【００９１】
ここで、図１５に例示する実施形態では、リファレンス電圧ＶＲＥＦを生成する参照ノードもビット線Ｂ１と同様に、時刻Ｔ１からＴ２にかけて低レベルにプリチャージされ、次の時刻Ｔ２において、読み出し用電圧約１Ｖに充電されるように設計されているが、この充電速度が、可変抵抗素子が書き込み状態とリセット状態の丁度中間的な速度となるように設定されている。具体的な設計手法としては、例えば、メモリセルアレイを複数設けておき、各メモリセルアレイに、可変抵抗素子の抵抗値が書き込み状態とリセット状態の丁度中間的な抵抗値となるダミーメモリセルを設け、読み出し対象のメモリセルを含まない他のメモリセルアレイの１つを選択し、そのメモリセルアレイについては、上記ダミーメモリセルを選択して、そのダミーメモリセルに接続するワード線、コモンソース線、ビット線を、読み出し対象のメモリセルに接続するワード線、コモンソース線、ビット線と同じタイミングで同じ制御を施すことで、図１５に例示するリファレンス電圧ＶＲＥＦを得ることができる。尚、リファレンス電圧ＶＲＥＦの生成方法は上記の方法に限定されるものではない。
【００９２】
〈第２実施形態〉
次に、本発明方法の第２実施形態について説明する。第１実施形態では、本発明方法における書き込み動作、リセット動作、読み出し動作の対象は、図３に示すメモリセルアレイ構成を採用した本発明装置のメモリセルであったが、本発明方法は、上記第１実施形態で説明した本発明装置以外のメモリセルアレイ構成に対しても適用可能である。
【００９３】
図１６に、本発明方法が適用可能な他のメモリセルアレイ構成を示す。このメモリセルアレイ５０の構成では、第１実施形態のメモリセルアレイ１（図３参照）と異なり、行方向に隣接するメモリセル３０同士はミラー反転して配置されておらず、また、ビット線を挟んで行方向に隣接するメモリセル３０間ではビット線は共有さずに、夫々独立したビット線を有している。メモリセルアレイ５０中のメモリセルＡ０とＡ１は行方向に隣接しているが、各メモリセル内の選択トランジスタのゲートは同一ワード線Ｗ０に接続している。また、コモンソース線を挟んで行方向に隣接するメモリセル３０間では共通のコモンソース線を共有し、同じコモンソース線と接続する。
【００９４】
この接続を行方向及び列方向に展開し、メモリセルアレイ５０を構成することによって、図３に示す構成と同様に、本発明方法の簡略化されたアクセス制御が可能なメモリセルアレイ構成を実現することができる。尚、メモリセルアレイの集積密度に関しては、必要なワード線の本数が半減する一方、必要なビット線の本数が略２倍となるので、メモリセルのセルサイズの縦横比の構成によっては、本第２実施形態のメモリセルアレイ構成の方が、高集積化に適している場合があり得る。
【００９５】
図１７は、第１実施形態の図６に対応し、図１８は、第１実施形態の図７に対応する、メモリセルへの書き込み動作及びリセット動作時の各信号線へ印加する電圧関係に対し、時間的な要素を付加して表現した図であり、各々メモリセルアレイ５０における書き込み動作とリセット動作時の電流経路を矢印で模式的に示したものである。
【００９６】
図１７及び図１８における書き込み動作及びリセット動作時の電流経路は、図６及び図７と同じ各信号線への電圧印加で形成されるため、メモリセルアレイ５０においても、図８〜図１３に示した第１実施形態に係る本発明方法のアクセス制御方法を用いることができる。つまり、選択されたメモリセルに接続するワード線に高レベル電位を印加している期間Ｐ１（図８〜図１３参照）中にビット線に電圧パルスを印加し、コモンソース線の電圧レベルに応じて、書き込み動作及びリセット動作の何れかを実行できる点で、第１実施形態と同じである。
【００９７】
尚、メモリセルアレイ５０ではメモリセル毎に独立したビット線を備えるため、第１実施形態におけるメモリセルアレイ１の場合とパルス電圧を印加すべきビット線の制御が異なるが、これはコラムデコーダ６（図１参照）のデコード回路を変更すればよい。この場合においても、コラムデコーダ６は外部から入力されるアドレス情報を基にアクセスすべきメモリセルに接続するビット線を選択するという機能は同じであるので、特段回路が複雑となることもない。
【００９８】
尚、本第２実施形態において、図１６〜図１８に示すメモリセルアレイ構成において、コモンソース線及びビット線の位置関係を反転させても構わない。この場合、ビット線を共有して２つのメモリセルが行方向に隣接するので、この２つのメモリセルを同時に選択して、夫々に独立して設けられたコモンソース線の電圧レベルに応じて同時に書き込み動作或いはリセット動作を実行することができるように構成しても構わない。
【００９９】
次に、本発明装置の別実施形態について説明する。上記第１実施形態の図３に示すメモリセルアレイ構成において、コモンソース線及びビット線の位置関係を反転させても、上記と同様の本発明装置及び本発明方法の作用効果を奏することができる。或いは、コモンソース線及びビット線の位置関係はそのままで、書き込み動作とリセット動作時、または、読み出し時の何れか一方または両方において、コモンソース線及びビット線の制御方法を交替しても構わない。但し、当該信号線の制御方法の交替に対してそれら信号線に接続する周辺回路も、夫々の制御方法を交替できるように交替する必要がある。
【０１００】
【発明の効果】
以上詳細に説明したように、本発明装置及び本発明方法によれば、以下の効果を奏することができる。
【０１０１】
(１) 本発明装置に採用したメモリセルアレイ構成を使用することによって、リセット動作時において、消費電流の低減やリセット動作時間の低減が可能となる。
【０１０２】
（２）本発明方法の読み出し動作に係る各信号線のアクセス制御を実行することによって、負荷トランジスタが不要となるために、読み出し電流経路内での時定数を小さくすることが可能となり、読み出し速度の高速化を図ることができる。
【０１０３】
（３）本発明方法の書き込み動作とリセット動作に係る各信号線のアクセス制御を実行することによって、電圧パルスをビット線に対して、書き込み動作とリセット動作の区別なく入力することができ、書き込み動作とリセット動作を実行することが可能となる。従って、従来のように、書き込み動作とリセット動作を判別した後に、ビット線に印加する電圧レベルを区別して入力する制御回路が不要となり、その分制御回路が簡単化できる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の一実施の形態における回路構成の概略を示すブロック構成図
【図２】本発明に係る不揮発性半導体記憶装置に用いられる可変抵抗素子を備えた１Ｔ１Ｒ型の不揮発性メモリセルの等価回路図
【図３】本発明に係る不揮発性半導体記憶装置のメモリセルアレイの構成例を示す回路図
【図４】本発明に係る不揮発性半導体記憶装置のメモリセルアレイに対する書き込み動作とその制御方法を説明するための説明図
【図５】本発明に係る不揮発性半導体記憶装置のメモリセルアレイに対するリセット動作とその制御方法を説明するための説明図
【図６】本発明に係る不揮発性半導体記憶装置のメモリセルアレイに対する書き込み動作とその制御方法を時間的な要素を付加して説明するための説明図
【図７】本発明に係る不揮発性半導体記憶装置のメモリセルアレイに対するリセット動作とその制御方法を時間的な要素を付加して説明するための説明図
【図８】本発明に係る不揮発性半導体記憶装置の書き込み方法の第１の実施例におけるメモリセルに接続する各信号線への電圧印加の制御方法を説明するタイミング図
【図９】本発明に係る不揮発性半導体記憶装置のリセット方法の第１の実施例におけるメモリセルに接続する各信号線への電圧印加の制御方法を説明するタイミング図
【図１０】本発明に係る不揮発性半導体記憶装置の書き込み方法の第２の実施例におけるメモリセルに接続する各信号線への電圧印加の制御方法を説明するタイミング図
【図１１】本発明に係る不揮発性半導体記憶装置のリセット方法の第２の実施例におけるメモリセルに接続する各信号線への電圧印加の制御方法を説明するタイミング図
【図１２】本発明に係る不揮発性半導体記憶装置の書き込み方法の第３の実施例におけるメモリセルに接続する各信号線への電圧印加の制御方法を説明するタイミング図
【図１３】本発明に係る不揮発性半導体記憶装置のリセット方法の第３の実施例におけるメモリセルに接続する各信号線への電圧印加の制御方法を説明するタイミング図
【図１４】本発明に係る不揮発性半導体記憶装置の読み出し方法に係る各信号線への電圧印加の制御方法を説明する回路図
【図１５】本発明に係る不揮発性半導体記憶装置の読み出し方法に係る各信号線の信号波形を示すタイミング図
【図１６】本発明に係る不揮発性半導体記憶装置の書き込み方法、リセット方法、読み出し方法が適用可能な他のメモリアレイ構成を示す回路図
【図１７】図１６に示すメモリセルアレイに対する書き込み動作とその制御方法を時間的な要素を付加して説明するための説明図
【図１８】図１６に示すメモリセルアレイに対するリセット動作とその制御方法を時間的な要素を付加して説明するための説明図
【図１９】従来の不揮発性半導体記憶装置に用いられる可変抵抗素子を備えた１Ｔ１Ｒ型の不揮発性メモリセルの等価回路図
【図２０】従来の不揮発性半導体記憶装置に用いられる可変抵抗素子を備えた１Ｔ１Ｒ型の不揮発性メモリセルのメモリセルアレイの構成例を示す回路図
【図２１】図２０に示す従来の不揮発性半導体記憶装置のメモリセルアレイに対する書き込み動作とその制御方法を説明するための説明図
【図２２】図２０に示す従来の不揮発性半導体記憶装置のメモリセルアレイに対するリセット動作とその制御方法を説明するための説明図
【図２３】図２０に示す従来の不揮発性半導体記憶装置のメモリセルアレイに対するリセット動作時における非選択メモリセルを含む信号の流れを示す説明図
【図２４】図２０に示す従来の不揮発性半導体記憶装置のメモリセルアレイに対する読み出し動作を説明する回路図
【符号の説明】
１，２０： メモリセルアレイ
２： ローデコーダ
３： データドライバ
４： ビット線ドライバ
５： コラムデコーダ
６，４１： 選択トランジスタ
７，４２： 可変抵抗素子
８，Ｗ０，Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，Ｗ６，Ｗｉ：行選択線（ワード線）
９，Ｃ０，Ｃ１，Ｃｊ： 第１列選択線（コモンソース線）
１０，Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂｋ： 第１列選択線（ビット線）
２１： 負荷トランジスタ
２２： センスアンプ
３０，４０，Ａ，Ａ０，Ａ１，Ａ２，Ａ３，Ａ４： メモリセル
４３： ワード線
４４： コモンソース線
４５： ビット線
Ｎ１： 接続ノード
ＶＲＥＦ： リファレンス電圧
Claims (9)
- 不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために、行方向に延伸する行選択線を列方向に複数配列し、列方向に延伸する第１列選択線と第２列選択線を夫々行方向に複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルの夫々は、電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子と選択トランジスタを備え、前記可変抵抗素子の一端側と前記選択トランジスタのドレインとを接続し、前記可変抵抗素子の他端側と前記選択トランジスタのソースが前記メモリセルの２つの列接続端子を形成するとともに、前記選択トランジスタのゲートが行接続端子を形成し、
前記メモリセルアレイ内において、前記メモリセルは、行方向の一方側に隣接する他の前記メモリセルと、前記列接続端子の一方同士を共通の前記第１列選択線に接続し、行方向の他方側に隣接する他の前記メモリセルと、前記列接続端子の他方同士を共通の前記第２列選択線に接続し、
行方向に配列する前記メモリセルの各行に２本の前記行選択線が設けられ、行方向に隣接する２つの前記メモリセルにおいて、一方の前記メモリセルの前記行接続端子が前記２本の前記行選択線の一方側と接続し、他方の前記メモリセルの前記行接続端子が前記２本の前記行選択線の他方側と接続してなり、
選択された前記メモリセルへのデータの書き込みまたはリセットは、前記選択トランジスタがオン状態となるように前記行接続端子に電圧を印加した状態で、２つの前記列接続端子間に所定のデータの書き込みまたはリセットに必要な電圧を印加することにより実行され、
データの書き込み及びリセットの少なくとも一方の動作時において、前記選択された前記メモリセルに接続する前記第１列選択線に、前記書き込みまたはリセット動作に係る前記データの値に応じた電圧が印加され、前記選択された前記メモリセルに接続する前記第２列選択線に、前記書き込みまたはリセット動作に必要な電圧パルスが印加されることを特徴とする不揮発性半導体記憶装置。 - 前記電圧パルスとして、前記書き込み動作時と前記リセット動作時で同じ電圧パルスが印加されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- データの読み出し時において、選択された前記メモリセルに接続する前記第１列選択線と前記第２列選択線の一方側が、データ読み出し用のセンスアンプに連通し、他方側に、前記読み出し動作に必要な電圧が印加されることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
- 前記可変抵抗素子が、マンガンを含有するペロブスカイト型結晶構造の酸化物で形成されていることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
- 不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために、行方向に延伸する行選択線を列方向に複数配列し、列方向に延伸する第１列選択線と第２列選択線を夫々行方向に複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルの夫々は、電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子と選択トランジスタを備え、前記可変抵抗素子の一端側と前記選択トランジスタのドレインとを接続し、前記可変抵抗素子の他端側と前記選択トランジスタのソースが前記メモリセルの２つの列接続端子を形成するとともに、前記選択トランジスタのゲートが行接続端子を形成し、
前記メモリセルアレイ内において、前記メモリセルは、行方向の一方側に隣接する他の 前記メモリセルと、前記列接続端子の一方同士を共通の前記第１列選択線に接続し、行方向の他方側に隣接する他の前記メモリセルと、前記列接続端子の他方同士を共通の前記第２列選択線に接続し、
行方向に配列する前記メモリセルの各行に２本の前記行選択線が設けられ、行方向に隣接する２つの前記メモリセルにおいて、一方の前記メモリセルの前記行接続端子が前記２本の前記行選択線の一方側と接続し、他方の前記メモリセルの前記行接続端子が前記２本の前記行選択線の他方側と接続してなる不揮発性半導体記憶装置において、選択された１または複数の前記メモリセルに対してデータの書き込み及びリセットの少なくとも一方の動作を行う方法であって、
前記選択された１または複数の前記メモリセルと接続する前記行選択線に前記選択トランジスタをオン状態にする行選択電圧を印加し、
前記選択された１または複数の前記メモリセルと接続する前記第１列選択線に、前記書き込みまたはリセット動作に係る前記データの値に応じた書き込み電圧またはリセット電圧を印加し、
前記選択された１または複数の前記メモリセルと接続する前記第２列選択線に、前記行選択電圧を印加している期間中に、低電圧レベルから高電圧レベルまたは高電圧レベルから低電圧レベルへ少なくとも１回遷移する所定の電圧振幅の電圧パルスを印加し、
前記第１列選択線に前記書き込み電圧が印加されている場合において、前記行選択電圧の印加期間中で、前記電圧パルスの電圧レベルが前記書き込み電圧と異なる電圧レベルにある時に、前記書き込み動作が行われ、
前記第１列選択線に前記リセット電圧が印加されている場合において、前記行選択電圧の印加期間中で、前記電圧パルスの電圧レベルが前記リセット電圧と異なる電圧レベルにある時に、前記リセット動作が行われることを特徴とする不揮発性半導体記憶装置の動作方法。 - 不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために、行方向に延伸する行選択線を列方向に複数配列し、列方向に延伸する第１列選択線と第２列選択線を夫々行方向に複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記メモリセルの夫々は、電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子と選択トランジスタを備え、前記可変抵抗素子の一端側と前記選択トランジスタのドレインとを接続し、前記可変抵抗素子の他端側と前記選択トランジスタのソースが前記メモリセルの２つの列接続端子を形成するとともに、前記選択トランジスタのゲートが行接続端子を形成し、前記メモリセルアレイ内において、前記メモリセルは、行方向の一方側に隣接する他の前記メモリセルと、前記列接続端子の一方同士を共通の前記第１列選択線に接続し、行方向の他方側に隣接する他の前記メモリセルとは、前記列接続端子の他方同士を共通の前記第２列選択線に接続せずに、前記列接続端子の他方を個別の前記第２列選択線に接続し、行方向に配列する前記メモリセルの各行に１本の前記行選択線が設けられ、行方向に隣接する２つの前記メモリセルにおいて、前記行接続端子が共通の前記行選択線と接続してなる不揮発性半導体記憶装置において、選択された１または複数の前記メモリセルに対してデータの書き込み及びリセットの少なくとも一方の動作を行う方法であって、
前記選択された１または複数の前記メモリセルと接続する前記行選択線に前記選択トランジスタをオン状態にする行選択電圧を印加し、
前記選択された１または複数の前記メモリセルと接続する前記第１列選択線に、前記書き込みまたはリセット動作に係る前記データの値に応じた書き込み電圧またはリセット電圧を印加し、
前記選択された１または複数の前記メモリセルと接続する前記第２列選択線に、前記行選択電圧を印加している期間中に、低電圧レベルから高電圧レベルまたは高電圧レベルから低電圧レベルへ少なくとも１回遷移する所定の電圧振幅の電圧パルスを印加し、
前記第１列選択線に前記書き込み電圧が印加されている場合において、前記行選択電圧の印加期間中で、前記電圧パルスの電圧レベルが前記書き込み電圧と異なる電圧レベルにある時に、前記書き込み動作が行われ、
前記第１列選択線に前記リセット電圧が印加されている場合において、前記行選択電圧の印加期間中で、前記電圧パルスの電圧レベルが前記リセット電圧と異なる電圧レベルにある時に、前記リセット動作が行われることを特徴とする不揮発性半導体記憶装置の動作方法。 - 前記電圧パルスが、低電圧レベルから高電圧レベルに遷移して低電圧レベルに戻る、或いは、高電圧レベルから低電圧レベルに遷移して高電圧レベルに戻る１回または複数回の電圧パルスであることを特徴とする請求項５または６に記載の不揮発性半導体記憶装置の動作方法。
- 前記不揮発性半導体記憶装置の選択された１または複数の前記メモリセルからデータを読み出す場合において、
前記選択された１または複数の前記メモリセルと接続する前記行選択線に前記選択トランジスタをオン状態にする行選択電圧を印加し、
前記選択された１または複数の前記メモリセルと接続する前記第１列選択線と前記第２列選択線の一方側を所定のプリチャージ電圧にプリチャージし、
前記プリチャージ後に、前記選択された１または複数の前記メモリセルと接続する前記第１列選択線と前記第２列選択線の他方側に所定の読み出し電圧を印加し、
前記第１列選択線の電圧レベルが前記プリチャージ電圧から前記読み出し電圧に向って変化する過渡状態において、前記メモリセルの前記可変抵抗素子の抵抗状態に応じて異なる電圧変化を呈するのを検出することを特徴とする請求項５に記載の不揮発性半導体記憶装置の動作方法。 - 前記第１列選択線の電圧レベルが前記プリチャージ電圧から前記読み出し電圧に向って変化する過渡状態において、同様に電圧レベルが前記プリチャージ電圧から前記読み出し電圧に向って変化する参照ノードを設け、
前記参照ノードの電圧変化を、前記第１列選択線の前記メモリセルの前記可変抵抗素子の抵抗状態に応じて異なる電圧変化の中間的な電圧変化となるように設定し、
前記第１列選択線の電圧レベルと前記参照ノードの電圧レベルを前記過渡状態の途中で比較して前記メモリセルのデータを読み出すことを特徴とする請求項８に記載の不揮発性半導体記憶装置の動作方法。
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