JP4185051B2 - 通信システムにおけるシャッフリングデータを受信する方法及び装置 - Google Patents

Description

本発明は、多重レベル復調(Multi-level demodulation)を使用する高速パケットデータ通信システムに関し、特に、シャッフリング(shuffling)されたデータを元来のデータにデシャッフリング(de-shuffling)するための方法及び装置に関する。

典型的な移動通信システムは、音声サービスと回線データ(Circuit Data)と低速の(例えば、１４．４ｋｂｐｓ又はそれ以下)パケットデータとを統合的に支援した。しかしながら、インターネットブラウジング及び動映像などの高速のパケットデータの伝送を必要とするサービスに対する使用者の要求が増大するに従って、移動通信システムは、高速のパケットデータサービスを支援する形態で発展している傾向にある。

高速のパケットデータサービスを支援するために提案されたＣＤＭＡ(Code Division Multiple Access)２０００及びＵＭＴＳ(Universal Mobile Telecommunication Service)、広帯域(Wide-band)ＣＤＭＡ方式の移動通信システムでは、スペクトル効率(Spectral Efficiency)を高めるために多重レベル変調を使用する。この多重レベル変調方式は、直交位相シフト変調(Quadrature Phase Shift Key；ＱＰＳＫ)より高い変調レベル(Modulation Level)を有する８次位相シフト変調(8-ary PSK；８−ＰＳＫ)、１６次直交振幅変調(16-ary Quadrature Amplitude Modulation；１６−ＱＡＭ)、６４次直交振幅変調(64-ary QAM；６４−ＱＡＭ)などのような変調方式を意味する。このような多重レベル変調は、１つの変調シンボルに多量の情報を伝送して高速のデータサービスを可能にする一方、さらに安定した回線品質を要求する。

多重レベル変調を使用する場合に、変調シンボルを構成するビットの間に伝送信頼度(reliability)の差異が発生する。このような信頼度の差異によって、１つの変調シンボルの内でもビット位置に従って平均ビットエラー率(Bit Error Rate；ＢＥＲ)が相互に異なるようになる。一方、ターボ符号器(Turbo Encoder)のように複数の構成符号器(Constituent Encoder)で構成されたチャンネル符号器(Channel Encoder)から出力した符号語シーケンス(Codeword Sequence)は、相対的に高い重要度を有するシステマティックシンボル(Systematic Symbol)と相対的に低い重要度を有するパリティシンボル(Parity Symbol)とに区分される。従って、システマティックシンボルを相対的に高い信頼度を有する変調シンボルの内のビット位置に配列し、パリティシンボルを相対的に低い信頼度を有するビット位置に配列すると、受信器で情報シーケンスのエラー率を減少させることができる。

上述したように、送信器が符号語シーケンスを再配列すると、受信器は、必須的に元来の情報シーケンスを復旧しなければならない。通常、大量のパケットデータを高速で処理するシステムは、データ処理単位別に構成されたデータ経路を有するので、データ処理単位ごとにそれぞれのバッファを必要とする。

受信器のデータ経路にバッファの個数が増加するようになると、全データの処理時間が大幅に増加するようになる。さらに、送信器が符号シンボルをシャッフリングして伝送する場合に、受信データ経路の復調器と復号器との間にデシャッフリングのための追加的なバッファを必要とする。その結果、データの処理遅延をさらに増加させる。従って、高速のパケットデータサービスを支援する移動通信システムでは、送信器によってシャッフリングされて送信されたデータを受信してデシャッフリングするに際して、バッファを効率的に使用し、処理速度を短縮するための方法を要求するようになった。

上記背景に鑑みて、本発明の目的は、多重レベル変調を使用する通信システムの送信器でシャッフリングされて伝送されたデータを受信器で高速で復旧する方法及び装置を提供することにある。

本発明の他の目的は、多重レベル変調を使用する通信システムの受信器で受信されたデータを重要度に従って区分して貯蔵する方法及び装置を提供することにある。

本発明のまた他の目的は、多重レベル変調を使用する通信システムの受信器で受信されたデータをデシャッフリングのために生成された貯蔵アドレスに従って貯蔵する方法及び装置を提供することにある。

本発明のさらに他の目的は、送信器でシャッフリングされて伝送されたデータを高速で処理するために、デシャッフリングのための手順の通りにバッファに貯蔵する方法及び装置を提供することにある。

このような目的を達成するために、本発明の実施形態は、多重レベル復調を支援する通信システムにおいて、符号化された後にシャッフリングされて送信されたデータを受信する方法であって、所定の復調方式に従って受信データを復調して所定数の符号シンボルを有する復調シンボルを出力するステップと、この復調方式とデシャッフリングメモリ装置の構造を考慮して決定されたこのシャッフリングに対応するデシャッフリング手順に従ってこの符号シンボルをデシャッフリングするステップと、このデシャッフリングされた符号シンボルを所定の符号率で復号してパケットを出力するステップと、を備えることを特徴とする。

また、本発明の他の実施形態は、多重レベル復調を支援する通信システムにおいて、符号化された後にシャッフリングされて送信されたデータを受信する装置であって、所定の復調方式に従って受信データを復調して所定数の符号シンボルを有する復調シンボルを出力する復調部と、このシャッフリングに対応するデシャッフリング手順に従ってこの符号シンボルを貯蔵する貯蔵部と、この貯蔵された符号シンボルを読み出して所定の符号率で復号してパケットを出力する復号器と、を備え、このデシャッフリング手順は、この復調方式とこの貯蔵部の構造を考慮して決定されることを特徴とする。

本発明は、多重レベル変調を使用する通信システムにおいて、符号語シーケンスのシステマティックシンボルとパリティシンボルとの間の信頼度の差異を考慮して、シャッフリングして伝送することによって、伝送の信頼度を向上させる。受信器は、これを高速でデシャッフリングして元来の符号語シーケンスを復旧することができる。

特に、デシャッフリングバッファでシステマティックシンボルとパリティシンボルを分離して貯蔵するので、復号器でこのシステマティックシンボルとこのパリティシンボルを同時に読み出して復号する。従って、復号時間をさらに短縮させることができる。また、パリティシンボルの大きさが大きい場合には、パリティシンボルをパリティシンボルメモリに部分的に貯蔵することによってメモリの容量を節約することができる。

なお、シーケンスデマッパー（Sequence Demapper：シーケンスデマッピング部）を使用する代わりに、復調されたデータをデシャッフリング規則に従ってデシャッフリングバッファに貯蔵し、復号器は、これを順次に読み出す。これによって、デシャッフリング速度を向上させ、シーケンスデマッピング（sequence demapping）のための別途のバッファを利用する必要を除去する。その結果、高速のデータ通信を可能にすることができる。

以下、本発明の好適な実施形態について添付図を参照しつつ詳細に説明する。下記説明において、本発明の要旨のみを明瞭するために公知の機能又は構成に対する詳細な説明は省略する。

本発明の実施形態によると、送信器は、チャンネル符号器から出力した符号語シーケンスで相対的に重要度が高いシステマティックシンボル(Systematic symbol)と相対的に重要度が低いパリティシンボル(parity symbol)とを多重レベル変調方式でのビット間の信頼度の差異を考慮してシャッフリングする。受信端での復調器は、このシャッフリングされたデータを元来のデータにデシャッフリングする。特に、本発明の実施形態は、復調器から出力されるデータを貯蔵するバッファの構造及びこのデシャッフリング規則に従ったこのバッファのための貯蔵アドレス(Write Address)の生成に関連する。

本発明の実施形態は、１つの変調シンボルの内のビット位置で相異なる信頼度を有する多重レベル変調、すなわち、８次位相シフト変調(8-ary PSK；８−ＰＳＫ)、１６次直交振幅変調(16-ary Quadrature Amplitude Modulation；１６−ＱＡＭ)、及び６４次直交振幅変調(64-ary QAM；６４−ＱＡＭ)を使用する移動通信システムに適用される。特に、下記では、ＣＤＭＡ１ｘＥＶＤＶ(Code Division Multiple Access 1x Evolution Data and Voice)システムを例にあげて説明するが、類似した技術的な背景及びシステムの構成を有する他の移動通信システムにも、本発明の思想を外れない範囲の内で、若干の変形で適用可能であることはもちろんである。

以下、“シャッフリング”とは、さらに重要な符号シンボル(すなわち、システマティックシンボル)を変調シンボルの内の高い信頼度を有するビット位置に配置し、比較的重要な符号シンボル(すなわち、パリティシンボル)を低い信頼度を有するビット位置に配置する動作を意味する。また、“デシャッフリング”とは、シャッフリングによって配置されたシンボルを元来の位置に戻す動作を意味する。

図１は、本発明の実施形態に従って符号語シーケンスのシャッフリングのためのシーケンスマッパー（Sequence Mapper：シーケンスマッピング部）を含む送信装置の構成を示すブロック図である。

図１を参照すると、チャンネル符号器(Channel Encoder)１１０は、入力情報ビット列(input information bit stream)を所定の符号率(code rate)で符号化して符号語シーケンスを出力する。例えば、チャンネル符号器１１０には、ターボ符号器(turbo encoder)が使用されることができる。このような場合に、前記符号語シーケンスを構成する符号シンボルは、相対的に重要度が高いシステマティックシンボルと相対的に重要度が低いパリティシンボルとに区分される。チャンネルインターリーバ(Channel Interleaver)１２０は、所定のインターリービング規則に従ってこの符号語シーケンスをインターリービングする。

シーケンスマッパー(Sequence Mapper)１３０は、このインターリービングされた符号語シーケンスをシステマティックシンボルとパリティシンボルとに区分してシャッフリングする。また、シーケンスマッパー１３０は、インターリービングされない符号語シーケンスをシャッフリングすることができる。説明の便宜のために、インターリービングされた符号語シーケンスとインターリービングされない符号語シーケンスとを区分せず符号語シーケンスであると称する。

変調器(Modulator)１４０は、このシャッフリングされた符号語シーケンスを所定の変調方式で変調する。変調器１４０は、８−ＰＳＫ、１６−ＱＡＭ、及び６４−ＱＡＭのような多重レベル変調方式を支援する。シーケンスマッパー１３０によるシャッフリング動作は、変調器１４０の変調方式に従って定められることができる。すなわち、シーケンスマッパー１３０は、変調器１４０が８−ＰＳＫ、１６−ＱＡＭ、及び６４−ＱＡＭのうちいずれか１つの変調方式を使用する場合に、該当する変調方式に従う符号語シーケンスのシャッフリング動作を遂行する。これは、この変調方式に従って変調シンボルのビット数が異なり、また、変調シンボルの内で、より高い信頼度を有するビット位置と、より低い信頼度を有するビット位置とが異なるからである。

図２は、本発明の実施形態に従ってシーケンスデマッパーを含む受信装置の構成を示すブロック図である。この受信装置は、図１に示した送信装置に対応し、この送信装置の各構成要素に対応し、この送信装置の各構成要素の逆動作を遂行する構成要素を含む。

図２を参照すると、復調器(Demodulator)２１０は、ちょうど多重レベルの変調器１４０の変調方式に対応する復調方式であり、変調方式に従って変調器１４０が変調した受信データを復調する。復調器２１０の出力は、貯蔵アドレス生成器(Write Address Generator；ＷＡＧ)２３０が生成した貯蔵アドレスに従って、デシャッフリングバッファ(deshuffling buffer)２２０に貯蔵される。貯蔵アドレス生成器２３０は、シーケンスマッパー１３０によって遂行されたシャッフリングに従って、復調器２１０の出力をシャッフリングされる以前の元来の符号語シーケンスに基づいてデシャッフリングしてデシャッフリングバッファ２２０に貯蔵するための貯蔵アドレスを生成する。デシャッフリングバッファ２２０の構造及び貯蔵アドレス生成器２３０の動作について詳細に説明する。

チャンネルデインターリーバ(Channel De-interleaver)２４０は、チャンネルインターリーバ１２０によってインターリービングされた方式に従って、デシャッフリングバッファ２２０に貯蔵されたデータを順次に読み出してデインターリービングする。チャンネル復号器(Channel Decoder)２５０は、チャンネル符号器１１０に対応して、チャンネルデインターリーバ２４０の出力を復号化する。チャンネル復号器２５０としては、例えば、ターボ復号器(Turbo Decoder)が使用されることができる。

本発明の実施形態に従うデシャッフリングバッファ２２０の構造を説明する。

このために、データシャッフリング動作とデシャッフリング動作をさらに具体的に説明すると、上述したように、多重レベル変調方式で１つの変調シンボルを構成するビット間の信頼度は相互に異なる。これは、Ｉ−Ｑ平面の上で一定な位置でマッピングされる変調シンボルの各ビットが、雑音により反転される位置までの距離差によって、相互に異なるエラー確率を有するからである。

８−ＰＳＫの場合に、１つの変調シンボルは、３つのビットで構成され、２つのビットは、同一の信頼度を有するが、他の１つのビットは、さらに低い信頼度を有する。１６−ＱＡＭの場合に、１つの変調シンボルは、４つのビットで構成され、２つのビットは、他の２つのヒットよりさらに高い信頼度を有する。６４−ＱＡＭの場合に、１つの変調シンボルは、６つのビットで構成され、１つのビット対は、他の１つのビット対よりは高く、また他の１つのビット対よりは低い信頼度を有する。このとき、相互に異なる信頼度を有するビットの位置は、変／復調のために適用される信号コンスタレーション(signal constellation：信号点配置図)に従って定められるようになる。

図３及び図４は、送信端でそれぞれ８−ＰＳＫ及び１６−ＱＡＭの変調方式を使用する場合のデータシャッフリングによるシンボルマッピングの例を示す。

まず、図３を参照すると、符号語シーケンスの前部分は、システマティックシンボルからなり、後ろの部分は、パリティシンボルからなる。一方、８−ＰＳＫの変調の特性上、変調シンボルのうち、一番目のビット位置が残りの２つのビット位置より低い信頼度を有する。従って、システマティックシンボルは、変調シンボルの終わりの２個のビット位置に優先的にマッピングされ、パリティシンボルは、変調シンボルの最初１つのビット位置にマッピングされる。図４に示すような１６−ＱＡＭ方式で同一の符号語シーケンスを変調するに際して、１番目及び３番目のビット位置が２番目及び４番目のビット位置より低い信頼度を有するので、システマティックシンボルは、変調シンボルの２番目及び４番目のビット位置に優先的にマッピングされ、パリティシンボルは、変調シンボルの１番目及び３番目のビット位置にマッピングされる。

一方、送信器の場合、伝送可能なパケットの長さは、ウォルシュ符号(Walsh code)の個数、占有するタイムスロット(time slot)の個数、及び変調方式によって決定される。通常、パケットデータは、符号語シーケンスの一部または全部、または全部及び一部の反復によって構成される。例えば、１／５の母符号率を有するターボ符号器は、所定の大きさの符号化パケット(Encoder Packet；ＥＰ)を入力にして、システマティックシンボルＳ、第１のパリティシンボルＰ０／Ｐ０’、及び第２のパリティシンボルＰ１／Ｐ１’で構成される符号語シーケンスを出力する。パケットデータは、この符号シンボルＳ、Ｐ０、Ｐ０’、Ｐ１、Ｐ１’のうち、全部または一部の反復によって構成される。ここで、このシンボルは、すべて符号化パケットと同一の大きさを有する。

図５は、伝送可能なパケットの長さに従うパケットデータのシンボル構造を示す。ここで、伝送可能なパケットの最大の大きさは、７８００ビットであると仮定する。

図５を参照すると、符号率が“０.２０００”であり、符号化パケットの大きさが４０８ビット、７９２ビット、及び１５６０ビットである場合には、１つのパケットを通じてシステマティックシンボルＳと第１及び第２のパリティシンボルＰ０／Ｐ０’、Ｐ１／Ｐ１’の全部を伝送可能である。従って、シンボルの“全部”または”全部及び選択された一部”を反復することによって、再伝送するときごとに使用可能な多様な形態のパケットデータを生成することができる。一方、符号化パケットの大きさが２３２８ビット、３０９６ビット、及び３８６４ビットである場合に、一部のビットは、常に除外(de-select)され、パケットデータは、符号語シーケンスの“選択された一部”を利用して、または”選択された一部”を反復して生成される。そうすると、受信器は、この選択された一部のみをもって元来の情報ビット列を復旧する。

符号化パケットの大きさをＮ_ＥＰであると仮定するとき、１／５の符号率を有するターボ符号器を使用する送信器で生成する符号語シーケンスは、５×Ｎ_ＥＰの長さを有する。伝送可能なパケットの長さが７８００ビットであるので、符号化パケットの大きさが４０８ビット、７９２ビット、及び１５６０ビットである場合に、この符号語シーケンスの全体５×Ｎ_ＥＰがパケットデータを構成するために選択されることができる。しかしながら、符号化パケットの大きさが２３２８ビット、３０９６ビット、及び３８６４ビットのうちの１つである場合には、この符号語シーケンスの一部のみが選択されることができる。

従って、符号化パケットの大きさが１５６０ビットより小さいかまたは同じ場合に、パケットデータは、Ｓ、Ｐ０、Ｐ０’、Ｐ１、及びＰ１’を含んでいる。一方、符号化パケットの大きさが２３２８ビットである場合には、Ｓ、Ｐ０、及びＰ０’の全部とＰ１、Ｐ１’の一部のみを含んでいる。符号化パケットの大きさが３０９６ビット、又は３８６４ビットのいずれかである場合に、このパケットデータは、Ｓの全部とＰ０及びＰ０’の一部のみを含んでいる。

望ましくは、復号器で元来の情報ビット列を復旧するためには、システマティックシンボルと第１及び第２のパリティシンボルのすべてが必要である。これらシンボルのすべてが１つのメモリに貯蔵されると、復号器は、必要なすべてのシンボルを読み出すのに３回のシンボルクロックを必要とする。従って、本発明の実施形態では、システマティックシンボル及びパリティシンボルは、相互に異なるメモリに貯蔵され、同一の構造を有する２つの構成復号器(Constituent Decoder)によって読み出されるとしても、Ｐ０／Ｐ０’及びＰ１／Ｐ１’も相互に異なるメモリに貯蔵される。これによって、復号速度をさらに向上させる。

受信器は、復調されたパケットデータをシステマティックシンボル、第１のパリティシンボル、及び第２のパリティシンボルとして区分して貯蔵するために、３個のランダムアクセスメモリ(Random Access Memory；ＲＡＭ)で構成されたデシャッフリングバッファ２２０を使用する。このメモリは、システマティックシンボルＳ、第１のパリティシンボルＰ０／Ｐ０’、及び第２のパリティシンボルＰ１／Ｐ１’をそれぞれ貯蔵する。結果的に、復号器２５０は、このメモリからＳ、Ｐ０／Ｐ０’、及びＰ１／Ｐ１’を同時に受信することができる。

図６は、本発明の実施形態に従って、受信器でパケットデータをシステマティックシンボルとパリティシンボルとに区分して貯蔵するためのデシャッフリングバッファの構造を示す。

図６を参照すると、システマティックシンボルを貯蔵するための第１のメモリ(ＱＲＡＭ０)２３２は、最大の大きさのシステマティックシンボルを貯蔵することができるように３８６４ビットの大きさを有し、パリティシンボルを貯蔵するための第２のメモリ(ＱＲＡＭ１)２３４及び第３のメモリ(ＱＲＡＭ２)２３６は、受信される最大の大きさのパリティシンボル全部を貯蔵することができるように、それぞれ３１２０ビットの大きさを有する。

符号化パケットの大きさが４０８ビットである場合に、４０８ビットのシステマティックシンボルＳは、第１のメモリ２３２に貯蔵され、８１６ビットの第１のパリティシンボルＰ０／Ｐ０’は、第２のメモリ２３４に貯蔵され、８１６ビットの第２のパリティシンボルＰ１／Ｐ１’は、第３のメモリ２３６に貯蔵される。符号化パケットの大きさが７９２ビットである場合に、７９２ビットのシステマティックシンボルＳは、第１のメモリ２３２に貯蔵され、１５８４ビットの第１のパリティシンボルＰ０／Ｐ０’は、第２のメモリ２３４に貯蔵され、１５８４ビットの第２のパリティシンボルＰ１／Ｐ１’は、第３のメモリ２３６に貯蔵される。符号化パケットの大きさが１５６０ビットである場合に、１５６０ビットのシステマティックシンボルＳは、第１のメモリ２３２に貯蔵され、３１２０ビットの第１のパリティシンボルＰ０／Ｐ０’は、第２のメモリ２３４に貯蔵され、３１２０ビットの第２のパリティシンボルＰ１／Ｐ１’は、第３のメモリ２３６に貯蔵される。

一方、符号化パケットの大きさが２３２８ビット又はそれ以上である場合に、パケットデータの制限された長さによって、パリティシンボルの全部は受信されない。従って、第２のメモリ２３４及び第３のメモリ２３６は、第１のパリティシンボルＰ０／Ｐ０’の全部または一部を貯蔵する。これは、ターボ復号器の特性上、システマティックシンボルと第１のパリティシンボルＰ０／Ｐ０’のみでも元来の情報ビット列を復旧することができるからである。このとき、第２のパリティシンボルＰ１／Ｐ１’の受信された一部(４０８×２ビット)を第２のメモリ２３４及び第３のメモリ２３６の残っている領域に貯蔵すると、第１のパリティシンボルＰ０／Ｐ０’のみを使用する場合に比べて、復号性能をさらに向上させることができる。

さらに詳細に説明すると、符号化パケットの大きさが２３２８ビットである場合に、２３２８ビットのシステマティックシンボルＳは、第１のメモリ２３２に貯蔵され、２３２８×２ビットの第１のパリティシンボルＰ０／Ｐ０’は、第２のメモリ２３４及び第３のメモリ２３６に分けて貯蔵され、第２のパリティシンボルＰ１／Ｐ１’の一部(４０８ビット)は、第２のメモリ２３４及び第３のメモリ２３６の残っている部分に分けて貯蔵される。符号化パケットの大きさが３０９６ビットである場合に、３０９６ビットのシステマティックシンボルＳは、第１のメモリ２３２に貯蔵され、３０９６×２ビットの第１のパリティシンボルＰ０／Ｐ０’は、第２のメモリ２３４と第３のメモリ２３６に分けて貯蔵される。符号化パケットの大きさが３８６４ビットである場合に、３８６４ビットのシステマティックシンボルＳは、第１のメモリ２３２に貯蔵され、３８６４×２ビットの第１のパリティシンボルＰ０／Ｐ０’の一部(１９６８×２ビット)は、第２のメモリ２３４と第３のメモリ２３６に分けて貯蔵される。

以下、本発明の実施形態に従う貯蔵アドレス生成器２３０の動作原理について説明する。

受信器で高速のデータを処理するためには、１つの変調シンボルに対するデシャッフリングステップが、デシャッフリングバッファ２２０の貯蔵アドレス生成に従うデータの貯蔵を通じて実行されなければならない。このとき、復調されたパケットデータをデシャッフリングバッファ２２０に貯蔵するためのアドレス生成手順は、下記のように分けられる。(１) デシャッフリングバッファの構造に無関係に、データデシャッフリングのみを考慮した臨時アドレス(Temporary Address；ＴＡ)の生成と、(２) デシャッフリングバッファが、システマティックシンボルと第１及び第２のパリティシンボルを分離して貯蔵するための３個のメモリで構成される、デシャッフリングバッファの構造を考慮した最終貯蔵アドレス(Write Address；ＷＡ)の生成である。従って、貯蔵アドレス生成器２３０は、臨時アドレスを生成する部分と最終アドレスを生成する部分とに分けられている。

データのシャッフリング及びデシャッフリングが、８−ＰＳＫ又はそれ以上の変調レベルを有する多重レベル変調に関連するとしても、下記では、ＱＰＳＫ、８−ＰＳＫ、及び１６−ＱＡＭのためのアドレスの生成を説明する。送信器がデータを伝送するときごとに無線チャンネルの状態などに従って、ＱＰＳＫ、８−ＰＳＫ、及び１６−ＱＡＭのうち１つを適応的に選択して使用するので、受信器は、これら変調方式のすべてを支援しなければならない。

「１．臨時アドレスＴＡの生成」
臨時アドレスＴＡは、復調されたシンボルのデシャッフリング過程をアドレス生成過程に反映しなければならないので、変調方式に従って生成される。ＱＰＳＫ、８−ＰＳＫ、及び１６−ＱＡＭに従う臨時アドレスの生成式は、下記の通りである。

ここで、ＳＡは、受信されたパケットデータのインデックスに従う開始アドレスであり、ｍｉは、変調シンボルのインデックス、ｃｉは、変調シンボルを構成する符号シンボルのインデックスである。すなわち、所定のｍｉに対して、ｃｉは、ＱＰＳＫである場合に、０又は１の値を有し、８−ＰＳＫである場合に、０、１、又は２の値を有し、１６−ＱＡＭである場合に、０、１、２、又は３の値を有する。そして、Ｎ_ＳＰは、受信されたパケットデータの長さを有し、Ｐ_ＭＡＸは、符号化パケットの大きさに従って符号化シーケンスでパケットデータを構成するのに使用される最大ビットインデックスを意味する。すなわち、Ｐ_ＭＡＸは、符号化パケットの大きさＮ_ＥＰが４０８ビット、又は７９２ビット、又は１５６０ビットのいずれかである場合に、５×Ｎ_ＥＰであり、符号化パケットの大きさＮ_ＥＰ が２３２８ビット、又は３０９６ビット、又は３８６４のいずれかである場合に、伝送可能なパケットデータの最大の大きさ(上述した例の場合に、７８００ビット)である。また、ｍｏｄは、モジュロー演算(Modulo operation)を意味する。

図７は、本発明の実施形態に従ってＱＰＳＫシンボルのための臨時アドレスＴＡを生成する第１の臨時アドレス生成器３１４の構造を示すブロック図である。ＱＰＳＫの場合に、データシャッフリングが発生しないので、図に示すように、式（１）に従って臨時アドレスＴＡが生成される。

すなわち、復調器２１０で復調が完了したことを知らせるクロック信号ＣＯＤＥ＿ＳＹＭ＿ＶＡＬＩＤが印加されるときごとに、カウンタ３１０は、１３ビットの開始アドレスＳＡから一つずつカウントして、１４ビットをそれぞれ有するＳＡ、ＳＡ＋１、ＳＡ＋２、...を順次に出力する。そうすると、モジュロー(Modulo)演算器３１２は、カウンタ３１０の出力を最大ビットインデックスＰ_ＭＡＸでモジュロー演算を遂行して、１３ビットの臨時アドレスＴＡとして出力する。

図８に示すように、所定のｍｉ及びｃｉに対して、第１の臨時アドレス生成器３１４は、臨時アドレスＴＡを生成する。ＱＰＳＫのための臨時アドレスＴＡは、単純に順次的なカウント値である。

図９は、本発明の実施形態に従って８−ＰＳＫのための臨時アドレスＴＡを生成する第２の臨時アドレス生成器３３４の構造を示すブロック図である。図に示すように、式（２）に従ってデータデシャッフリングを遂行する。

復調器２１０でクロック信号ＣＯＤＥ＿ＳＹＭ＿ＶＡＬＩＤが印加されるときごとに、第１から第４のカウンタ３２０、３２２、３２４、及び３２６は、相互に異なる符号シンボルインデックスｃｉを並列に生成する。ここで、第１のカウンタ３２０は、０で始めて２ビットの０、１、２、０、１、２、...を順次に出力する。第２のカウンタ３２２は、“ＳＡ＋(２／３)Ｎ _ＳＰ”で定義されるＩＡで始めて、１４ビットをそれぞれ有するＩＡ、ＩＡ、ＩＡ、ＩＡ＋１、ＩＡ＋１、ＩＡ＋１、ＩＡ＋２、ＩＡ＋２、ＩＡ＋２...を順次に出力する。第３のカウンタ３２４は、ＳＡで始めて１４ビットをそれぞれ有するＳＡ、ＳＡ、ＳＡ、ＳＡ＋２、ＳＡ＋２、ＳＡ＋２、ＳＡ＋４、ＳＡ＋４、ＳＡ＋４、...を順次に出力する。第４のカウンタ３２６は、ＳＡで始めて１４ビットをそれぞれ有するＳＡ＋１、ＳＡ＋１、ＳＡ＋１、ＳＡ＋３、ＳＡ＋３、ＳＡ＋３、ＳＡ＋５、ＳＡ＋５、ＳＡ＋５...を順次に出力する。

選択器３２８は、第１のカウンタ３２０の出力に従って、第２から第４のカウンタ３２２、３２４、３２６の出力のうち１つを選択する。そうすると、モジュロー演算器３３０は、この選択器３２８の出力をＰ_ＭＡＸでモジュロー演算して１３ビットの臨時アドレスＴＡ(ＴＡ_{８−ＰＳＫ})として出力する。従って、第２から第４のカウンタ３２２、３２４、３２６の出力は、ｃｉがそれぞれ０、１、及び２である場合に、臨時アドレスＴＡに該当する。

図１０に示すように、所定のｍｉ及びｃｉに対して、第２の臨時アドレス生成器３３４は、ＳＡ＝０及びＮ_ＳＰ＝３０という仮定の下で臨時アドレスＴＡを生成する。ｍｉ＝０、ｃｉ＝０である場合に、式（２）によって、臨時アドレスＴＡは、２×Ｎ_ＳＰ／３＝２０の値を有する。これと類似して、ｍｉ＝０、ｃｉ＝１の場合に、臨時アドレスＴＡは、０の値を有する。すなわち、ｃｉ＝０の場合に、臨時アドレスＴＡは、２×Ｎ_ＳＰ／３を初期値にしてｍｉに従って順次に増加するようになる。ｃｉが０ではない場合に、０を初期値にしてｍｉに従って順次に増加するようになる。

図１１は、本発明の実施形態に従って１６−ＱＡＭのための臨時アドレスＴＡを生成する第３の臨時アドレス生成器３５０の構造を示すブロック図である。図に示すように、式（３）によってデータデシャッフリングを遂行する。ここで、第３の臨時アドレス生成器３５０は、第２の臨時アドレス生成器３３４と類似して動作する。

すなわち、復調器２１０でクロック信号ＣＯＤＥ＿ＳＹＭ＿ＶＡＬＩＤが印加されるときごとに、第１から第３のカウンタ３４０、３４２、及び３４４は、相互に異なる符号シンボルインデックスｃｉを並列に生成する。ここで、第１のカウンタ３４０は、１ビットの０，１，０，１,...を順次に出力する。第２のカウンタ３４２は、“ＳＡ＋Ｎ _ＳＰ／２”で定義されるＩＡで始めて、１４ビットをそれぞれ有するＩＡ、ＩＡ、ＩＡ＋１、ＩＡ＋１、ＩＡ＋２、ＩＡ＋２、...を順次に出力する。第３のカウンタ３４４は、ＳＡで始めて１４ビットをそれぞれ有するＳＡ、ＳＡ、ＳＡ＋１、ＳＡ＋１、ＳＡ＋２、ＳＡ＋２、...を順次に出力する。

選択器３４６は、第１のカウンタ３４０の出力に従って、第２から第３のカウンタ３４２、３４４の出力を交互に選択する。その後に、モジュロー演算器３４８は、選択器３４６の出力をＰ_ＭＡＸでモジュロー演算して１３ビットの臨時アドレスＴＡ(ＴＡ_{１６−ＱＡＭ})として出力する。従って、第２及び第３のカウンタ３４２、３４４の出力は、それぞれ“ｃｉ ｍｏｄ ２”が０及び１である場合に臨時アドレスＴＡに該当する。

図１２に示すように、所定のｍｉ及びｃｉに対して、第３の臨時アドレス生成器３５０は、ＳＡ＝０、Ｎ_ＳＰ＝４０という仮定の下に臨時アドレスＴＡを生成する。ｍｉ＝０、ｃｉ＝０の場合に、ＴＡ＝Ｎ_ＳＰ／２＝２０であり、ｍｉ＝０、ｃｉ＝１の場合に、ＴＡ＝０である。そして、ｍｉ＝０、ｃｉ＝２の場合に、ＴＡ＝２１であり、ｍｉ＝０、ｃｉ＝３の場合に、ＴＡ＝１である。

すなわち、１６−ＱＡＭの場合に、ｃｉが偶数であれば、臨時アドレスＴＡは、Ｎ_ＳＰ／２を初期値にしてｍｉに従って順次に増加するようになり、ｃｉが奇数であれば、０を初期値にしてｍｉに従って順次に増加するようになる。

「２．最終アドレスＷＡの生成」
最終アドレスＷＡの生成は、デシャッフリングバッファの構造に関連する。図２を参照すると、ターボ復号器２６０を構成する構成復号器が１つの情報シンボルを復号するために、デシャッフリングバッファ２２０でデータを読み出す間に、システマティックシンボルと第１及び第２のパリティシンボルを同時に読み出すことができるようにするために、前述したように、デシャッフリングバッファ２２０は、３個のメモリ２３２、２３４、及び２３６で構成される。従って、システマティックシンボル、第１のパリティシンボル、及び第２のパリティシンボルは、メモリ２３２、２３４、及び２３６のそれぞれに分けられて貯蔵されなければならない。

この臨時アドレスＴＡに貯蔵されるデータがシステマティックシンボルであるか、またはパリティシンボルであるかに従って、データが貯蔵されるメモリを選択し、臨時アドレスＴＡを最終アドレスＷＡに変換する。図６に示すように、符号化パケットの大きさに従ってデシャッフリングバッファの各メモリにデータを貯蔵する方式が異なる。

すなわち、符号化パケットの大きさＮ_ＥＰ＝４０８ビット、又はＮ_ＥＰ＝７９２ビット、又はＮ_ＥＰ＝１５６０ビットのいずれかである場合には、受信されたパケットデータがＳ、Ｐ０、Ｐ０’、Ｐ１、Ｐ１’に該当するすべてのシンボルを含んでいる一方、符号化パケットの大きさＮ_ＥＰ＝２３２８ビット、又はＮ_ＥＰ＝３０９６ビット、又はＮ_ＥＰ＝３８６４ビットのいずれかである場合には、受信されたパケットデータがＳ、Ｐ０、Ｐ０’、Ｐ１、Ｐ１’のうち一部のみを含んでいる。従って、最終アドレスＷＡの生成のときにこのような点が考慮されなければならない。

下記式（４）は、符号化パケットの大きさＮ_ＥＰが４０８ビット、または７９２ビット、または１５６０ビットのいずれかである場合に、臨時アドレスＴＡを利用して最終アドレスＷＡを生成する生成式を示す。

下記式（５）は、符号化パケットの大きさＮ_ＥＰが２３２８ビットである場合に、臨時アドレスＴＡを利用して最終アドレスＷＡを生成する生成式を示す。

下記式（６）は、符号化パケットの大きさＮ_ＥＰ が３０９６ビット、又は３８６４ビットのいずれかである場合に、臨時アドレスＴＡを利用して最終アドレスＷＡを生成する生成式を示す。

上述のこれらの式において、ＴＡは、臨時アドレスであり、Ｎ_ＥＰは、符号化パケットの大きさであり、ＷＡは、デシャッフリングバッファ２２０に復調データを貯蔵するための最終貯蔵アドレスである。また、ＲＡＭ＿ＣＳは、該当シンボルを貯蔵するための選択されたメモリを示すチップ選択信号である。従って、ＷＡは、該当メモリにおけるアドレスである。各符号化パケットの大きさと臨時アドレスに従って、現在貯蔵すべきシンボルがＳ、Ｐ０、Ｐ０’、Ｐ１、Ｐ１’のうちいずれのものに該当するかがわかる。従って、入力シンボルを貯蔵するメモリ及びＷＡがどんなものであるかを決定することができる。

図１３は、本発明の実施形態に従って符号化パケットの大きさＮ_ＥＰが４０８ビット、又は７９２ビット、又は１５６０ビットのいずれかである場合に、最終アドレスＷＡ_１を生成する第１のアドレス生成器４１８の構造を示すブロック図である。式（４）に従って最終アドレスＷＡ_１が生成される。

比較器(Comparator)４１０は、３個の入力ａ、ｂ、ｃに対して、ａ＜ｂである場合に、２つのビットで０を出力し、ａ＜ｃである場合に、２つのビットで１を出力する。そうでない場合には、２つのビットで２を出力する。ここで、このａ、ｂ、ｃの各々には、臨時アドレスＴＡ、符号化パケットの大きさＮ_ＥＰ、及び３倍の符号化パケットの大きさ３×Ｎ_ＥＰが接続される。比較器４１０の出力は、２ビットのメモリ選択信号ＲＡＭ＿ＣＳになる。

また、第１の加算器４１２は、この臨時アドレスＴＡからこの符号化パケットの大きさＮ_ＥＰを減算し、第２の加算器４１４は、この臨時アドレスＴＡからこの３倍の符号化パケットの大きさ３×Ｎ_ＥＰを減算する。そうすると、選択器４１６は、比較器４１０の出力に従って、この臨時アドレスＴＡ、第１の加算器４１２からの出力“ＴＡ−Ｎ_ＥＰ”、又は第２の加算器４１４からの出力“ＴＡ−３Ｎ_ＥＰ”のうち一つを選択して、１２ビットの最終アドレスＷＡ₁として出力する。

図１４は、本発明の実施形態に従って符号化パケットの大きさＮ_ＥＰ が２３２８ビット、又は３０９６ビット、又は３８６４ビットのいずれかである場合に、最終アドレスＷＡ_２を生成する第２のアドレス生成器４４４の構造をブロック図である。この式（５）及び式（６）に従って最終アドレスＷＡ_２を生成する。

比較器４２０は、３個の入力ａ、ｂ、ｃに対して、ａ＜ｂである場合に、０を出力し、ａ＜ｃである場合に１を出力し、そうでない場合には、２を出力する。ここで、このａ、ｂ、ｃの各々には、臨時アドレスＴＡ、符号化パケットの大きさＮ_ＥＰ、及び３倍の符号化パケットの大きさ３×Ｎ_ＥＰが接続される。比較器４２０の出力は、第１の選択器４３４の選択信号及び第１の入力として提供される。

第１の加算器４２２は、この臨時アドレスＴＡからこの符号化パケットの大きさ Ｎ_ＥＰを減算し、第２の加算器４２４は、この臨時アドレスＴＡからこの３倍の符号化パケットの大きさ３×Ｎ_ＥＰを減算する。第１の最下位ビット(Least Significant Bit；ＬＳＢ)抽出器４２６は、第１の加算器４２２の出力“ＴＡ−Ｎ_ＥＰ”を２でモジュロー演算して第１の最下位ビット“(ＴＡ−Ｎ_ＥＰ)” ｍｏｄ ２”を検出し、これを第３の加算器４３０に提供し、第２の最下位ビット(ＬＳＢ)抽出器４２８は、第２の加算器４２４の出力“ＴＡ−３×Ｎ_ＥＰ”を２でモジュロー演算して第２の最下位ビット“(ＴＡ−３Ｎ_ＥＰ) ｍｏｄ ２”を検出し、これを第４の加算器４３２に提供する。

第３の加算器４３０は、第１の最下位ビット抽出器４２６から受信した第１の最下位ビットを比較器４２０の出力から減算し、第１の選択器４３４の第２の入力として提供する。第４の加算器４３２は、第２の最下位ビット抽出器４２８から受信した第２の最下位ビットを比較器４２０の出力から減算して、第１の選択器４３４の第３の入力として提供する。そうすると、第１の選択器４３４は、比較器４２０、第３の加算器４３０、及び第４の加算器４３２の出力のうちいずれか１つを選択して、２ビットのメモリ選択信号ＲＡＭ＿ＣＳとして出力する。

一方、比較器４２０の出力は、第２の選択器４４２の選択信号として提供される。第２の選択器４４２の第１の入力は、この臨時アドレスＴＡであり、第２の入力は、第１の除算器４３６において、第１の加算器４２２の出力を２で割った商であり、第３の入力は、第２除算器４３８において、第２の加算器４２４の出力を２で割った結果に、第５の加算器４４０において２３２８が加算された結果である。第２の選択器４４２は、比較器４２０の出力に従って、この臨時アドレスＴＡと第１の除算器４３６の出力“(ＴＡ−Ｎ_ＥＰ)／２”と第５の加算器４４０の出力“(ＴＡ−３×Ｎ_ＥＰ)／２＋２３２８”のうちいずれか１つを選択して、１２ビットの最終アドレスＷＡとして出力する。

図１５、図１６、及び図１７は、変調方式に従って、図８、図１０、及び図１２に示した臨時アドレスＴＡを利用して生成された最終アドレスＷＡ及びメモリ選択信号ＲＡＭ＿ＣＳの例を示す。説明の便宜のために、符号化パケットの大きさは、実際値ではない非常に小さい値であるとする。Ｎ_ＥＰ＝４０８、７９２、１５６０の場合には、最終アドレス生成式として式（４）を使用し、Ｎ_ＥＰ＝２３２８、３０９６、３８６４の場合には、最終アドレスは、上述の式（５）及び式（６）に従って同様に生成される。

図１５は、ＱＰＳＫの場合に、入力される臨時アドレスＴＡに従うメモリ選択信号ＲＡＭ＿ＣＳと最終アドレスＷＡを示す。ここで、Ｎ_ＥＰは、５であると仮定する。図１５を参照すると、ＱＰＳＫの場合には、臨時アドレスＴＡが順次に生成されるので、順次に入力される臨時アドレスＴＡを符号化パケットの大きさＮ_ＥＰと比較しつつ、メモリ選択信号ＲＡＭ＿ＣＳ及び最終アドレスＷＡが発生される。

図１６は、８−ＰＳＫの場合に入力される臨時アドレスＴＡをＮ_ＥＰ及び３×Ｎ_ＥＰと比較して生成されたメモリ選択信号ＲＡＭ＿ＣＳ及び最終アドレスＷＡを示す。ここで、Ｎ_ＥＰは８であると仮定する。図１６を参照すると、８−ＰＳＫの場合には、不連続的に入力される臨時アドレスＴＡは、Ｎ_ＥＰ及び３×Ｎ_ＥＰをそれぞれ比較し、その比較結果に従って、臨時アドレスＴＡからＮ_ＥＰ又は３×Ｎ_ＥＰを引いた値が最終アドレスＷＡになる。

図１７は、１６−ＱＡＭの場合に、メモリ選択信号ＲＡＭ＿ＣＳ及び最終アドレスＷＡを示す。ここで、Ｎ_ＥＰは１０であると仮定する。図１６に示したような類似した動作に従って、メモリ選択信号ＲＡＭ＿ＣＳ及び最終アドレスＷＡが生成される。

以上、説明の便宜のために、変調方式、符号化方式、及びパケットデータの長さなどについて具体的な例を挙げて説明したが、本発明の範囲を外れない限り、多様な変形が可能であることはもちろんである。また、本発明の実施形態では、復号速度を一層向上させるために、受信バッファを３個のメモリに分離する構成及びその動作について説明してきたが、本発明の変形された実施形態では、１個のメモリのみを使用し、前述した臨時アドレスのみを利用してデシャッフリングを遂行することができる。このような例では、最終アドレスの生成手順が不要となる。従って、本発明の範囲は、上述の実施形態によって限定されるべきではなく、特許請求の範囲の記載及びこれと均等なものの範囲内で様々な変形が可能なことは、当該技術分野における通常の知識を持つ者には明らかである。

本発明の実施形態に従って符号語シーケンスのシャッフリングのためのシーケンスマッパーを含む送信装置の構成を示すブロック図である。 本発明の実施形態に従ってシーケンスデマッパーを含む受信装置の構成を示すブロック図である。 送信器で８−ＰＳＫの変調方式を使用する場合のデータシャッフリングによるシンボルマッピングを示す図である。 送信器で１６−ＱＡＭの変調方式を使用する場合のデータシャッフリングによるシンボルマッピングを示す図である。 伝送可能なパケットの長さに従うパケットデータのシンボル構造を示す図である。 本発明の実施形態に従って受信器でパケットデータをシステマティックシンボルとパリティシンボルとに区分して貯蔵するためのデシャッフリングバッファの構造を示す図である。 本発明の実施形態に従ってＱＰＳＫのための臨時アドレスＴＡを生成する第１の臨時アドレス生成器の構造を示すブロック図である。 図７に示した第１の臨時アドレス生成器によって発生された臨時アドレスを示す図である。 本発明の実施形態に従って８−ＰＳＫのための臨時アドレスを生成する第２の臨時アドレス生成器の構造を示すブロック図である。 図９に示した第２の臨時アドレス生成器によって発生された臨時アドレスを示す図である。 本発明の実施形態に従って１６−ＱＡＭのための臨時アドレスを生成する第３の臨時アドレス生成器の構造を示すブロック図である。 図１１に示した第３の臨時アドレス生成器によって発生された臨時アドレスを示す図である。 本発明の実施形態に従って符号化パケットの大きさが４０８ビット、又は７９２ビット、又は１５６０ビットのいずれかである場合に、最終アドレスＷＡ_１を生成する第１のアドレス生成器の構造を示すブロック図である。 本発明の実施形態に従って符号化パケットの大きさが２３２８ビット、３０９６ビット、又は３８６４ビットのいずれかである場合に、最終アドレスＷＡ_２を生成する第２のアドレス生成器の構造を示すブロック図である。 ＱＰＳＫの場合に、臨時アドレスに従って生成されたメモリ選択信号と最終アドレスを示す図である。 ８−ＰＳＫの場合に、臨時アドレスに従って生成されたメモリ選択信号と最終アドレスを示す図である。 １６−ＱＡＭの場合に、臨時アドレスに従って生成されたメモリ選択信号と最終アドレスを示す図である。

符号の説明

１１０ チャンネル符号器(Channel Encoder)
１２０ チャンネルインターリーバ(Channel Interleaver)
１３０ シーケンスマッパー(Sequence Mapper)
１４０ 変調器(Modulator)
２１０ 復調器(Demodulator)
２２０ デシャッフリングバッファ(deshuffling buffer)
２３０ 貯蔵アドレス生成器(Write Address Generator；ＷＡＧ)
２４０ チャンネルデインターリーバ(Channel De-interleaver)
２５０ チャンネル復号器(Channel Decoder)
３１０ カウンタ
３１２ モジュロー(Modulo)演算器
３１４ 第１の臨時アドレス生成器
３２０ 第１のカウンタ
３２２ 第２のカウンタ
３２４ 第３のカウンタ
３２６ 第４のカウンタ
３２８ 選択器
３３０ モジュロー演算器
３３４ 第２の臨時アドレス生成器
３４０ 第１のカウンタ
３４２ 第２のカウンタ
３４４ 第３のカウンタ
３４６ 選択器３４６
３４８ モジュロー演算器
３５０ 第３の臨時アドレス生成器
４１０ 比較器(Comparator)
４１２ 第１の加算器
４１４ 第２の加算器
４１６ 選択器
４１８ 第１のアドレス生成器
４２０ 比較器４２０
４３４ 第１の選択器
４２０ 比較器
４２２ 第１の加算器
４２４ 第２の加算器
４２６ 第１の最下位ビット(Least Significant Bit；ＬＳＢ)抽出器
４２８ 第２の最下位ビット抽出器
４３０ 第３の加算器
４３２ 第４の加算器
４３４ 第１の選択器
４３６ 第１の除算器
４３８ 第２除算器
４４０ 第５の加算器
４４２ 第２の選択器
４４４ 第２のアドレス生成器

Claims (12)

1. 多重レベル復調を支援する通信システムにおいて、符号化された後にシャッフリングされて送信されたデータを受信する方法であって、
   所定の復調方式に従って受信データを復調して所定数の符号シンボルを有する復調シンボルを出力するステップと、
   前記復調方式とデシャッフリングメモリ装置の構造を考慮して決定された前記シャッフリングに対応するデシャッフリング手順に従う貯蔵アドレスにより前記符号シンボルを前記デシャッフリングメモリ装置にデシャッフリングしながら貯蔵するステップと、
   前記貯蔵された符号シンボルを読み出して所定の符号率に従って復号してパケットを出力するステップと、を備え、
   前記符号シンボルをデシャッフリングするステップは、
   前記復調シンボルを相対的に重要度が高いシステマティックシンボルと相対的に重要度が低いパリティシンボルとに区分して、分離されたメモリにそれぞれ貯蔵し、
   前記符号シンボルをデシャッフリングするステップは、
   前記復調方式を考慮して、前記デシャッフリング手順に従って臨時アドレスを生成するステップと、
   前記分離されたメモリを考慮して、前記臨時アドレスを利用して前記貯蔵アドレスを最終的に生成するステップと、
   前記分離されたメモリにおける前記貯蔵アドレスに前記符号シンボルを貯蔵するステップと、をさらに備えることを特徴とする方法。
2. 多重レベル復調を支援する通信システムにおいて、符号化された後にシャッフリングされて送信されたデータを受信する方法であって、
   所定の復調方式に従って受信データを復調して所定数の符号シンボルを有する復調シンボルを出力するステップと、
   前記復調方式とデシャッフリングメモリ装置の構造を考慮して決定された前記シャッフリングに対応するデシャッフリング手順に従う貯蔵アドレスにより前記符号シンボルを前記デシャッフリングメモリ装置にデシャッフリングしながら貯蔵するステップと、
   前記貯蔵された符号シンボルを読み出して所定の符号率に従って復号してパケットを出力するステップと、を備え、
   前記符号シンボルをデシャッフリングするステップは、
   前記符号シンボルを相対的に重要度が高いシステマティックシンボルと相対的に重要度が低いパリティシンボルとに区分して、分離されたメモリにそれぞれ貯蔵するステップと、
   前記復調方式に従って前記デシャッフリング手順に応じて臨時アドレスを生成するステップと、
   前記分離されたメモリを考慮して、前記臨時アドレスを利用して前記貯蔵アドレスを生成するステップと、
   前記分離されたメモリにおける前記貯蔵アドレスに前記符号シンボルを貯蔵するステップと、をさらに備えることを特徴とする方法。
3. 前記臨時アドレスは、
   前記復調方式に従って下記式によって生成されることを特徴とする請求項２記載の方法。
   

   

   ここで、前記ＴＡは、臨時アドレスであり、前記ＳＡは、受信パケットデータのインデックスに従う開始アドレスであり、前記ｍｉは、復調シンボルインデックスであり、前記ｃｉは、復号シンボルインデックスであり、前記Ｎ_ＳＰは、受信パケットデータの長さであり、前記Ｐ_ＭＡＸは、符号化パケットの大きさに従って受信パケットデータに含まれた１つの符号語シーケンスを示す最大ビットインデックスであり、前記ｍｏｄは、モジュロー演算を意味する。
4. 前記符号化パケットの大きさが４０８ビット、または７９２ビット、または１５６０ビットのいずれかである場合に、前記貯蔵アドレスは、下記式によって生成されることを特徴とする請求項２記載の方法。
   

   

   ここで、前記ＴＡは、臨時アドレスであり、前記Ｎ_ＥＰは、符号化パケットの大きさであり、前記Ｓは、システマティックシンボルであり、前記Ｐ０／Ｐ０’は、第１のパリティシンボルであり、前記Ｐ１／Ｐ１’は、第２のパリティシンボルであり、前記ＷＡは、最終的に生成された貯蔵アドレスであり、前記ＭＥＭ＿ＣＳは、メモリ選択信号であり、前記ＭＥＭ０、ＭＥＭ１、及びＭＥＭ２は、それぞれ第１のメモリ、第２のメモリ、及び第３のメモリを意味する。
5. 前記符号化パケットの大きさが２３２８ビットである場合に、前記貯蔵アドレスは、下記式によって生成されることを特徴とする請求項２記載の方法。
   

   

   ここで、前記ＴＡは、臨時アドレスであり、前記Ｎ_ＥＰは、符号化パケットの大きさであり、前記Ｓは、システマティックシンボルであり、前記Ｐ０／Ｐ０’は、第１のパリティシンボルであり、前記Ｐ１／Ｐ１’は、第２のパリティシンボルであり、前記ＷＡは、最終的に生成された貯蔵アドレスであり、前記ＭＥＭ＿ＣＳは、メモリ選択信号であり、前記ＭＥＭ０、ＭＥＭ１、及びＭＥＭ２は、それぞれ第１のメモリ、第２のメモリ、及び第３のメモリを意味する。
6. 前記符号化パケットの大きさが３０９６ビット、または３８６４ビットのいずれかである場合に、前記貯蔵アドレスは、下記式によって生成されることを特徴とする請求項２記載の方法。
   

   

   ここで、前記ＴＡは、臨時アドレスであり、前記Ｎ_ＥＰは、符号化パケットの大きさであり、前記Ｓは、システマティックシンボルであり、前記Ｐ０／Ｐ０’は、第１のパリティシンボルであり、前記Ｐ１／Ｐ１’は、第２のパリティシンボルであり、前記ＷＡは、最終的に生成された貯蔵アドレスであり、前記ＭＥＭ＿ＣＳは、メモリ選択信号であり、前記ＭＥＭ０、ＭＥＭ１、及びＭＥＭ２は、それぞれ第１のメモリ、第２のメモリ、及び第３のメモリを意味する。
7. 多重レベル復調を支援する通信システムにおいて、符号化された後にシャッフリングされて送信されたデータを受信する装置であって、
   所定の復調方式に従って受信データを復調して所定数の符号シンボルを有する復調シンボルを出力する復調部と、
   前記シャッフリングに対応するデシャッフリング手順に従う貯蔵アドレスにより前記符号シンボルをデシャッフリングしながら貯蔵する貯蔵部と、
   前記貯蔵された符号シンボルを読み出して所定の符号率で復号してパケットを出力する復号器と、を備え、
   前記デシャッフリング手順は、前記復調方式と前記貯蔵部の構造を考慮して決定され、
   前記貯蔵部は、
   前記符号シンボルのうち、相対的に重要度が高いシステマティックシンボルを貯蔵する第１のメモリと、
   前記第１のメモリと分離されており、前記符号シンボルのうち、相対的に重要度が低いパリティシンボルを貯蔵する少なくとも１つの第２のメモリと、
   前記符号シンボルが出力されるときごとに、前記第１及び第２のメモリのうち１つを選択するメモリ選択信号と、
   前記シャッフリングに対応するデシャッフリング手順に従って、前記選択されたメモリに前記符号シンボルを貯蔵するメモリ領域を指示する貯蔵アドレスを発生する貯蔵アドレス生成器と、を備え、
   前記貯蔵アドレス生成器は、
   前記変調方式を考慮して、前記デシャッフリング手順に従って臨時アドレスを生成する臨時アドレス生成器と、
   前記分離されたメモリを考慮して、前記臨時アドレスを利用して前記メモリ選択信号と前記貯蔵アドレスを最終的に生成するアドレス生成器と、を備えることを特徴とする装置。
8. 多重レベル復調を支援する通信システムにおいて、符号化された後にシャッフリングされて送信されたデータを受信する装置であって、
   所定の復調方式に従って受信データを復調して所定数の符号シンボルを有する復調シンボルを出力する復調部と、
   前記シャッフリングに対応するデシャッフリング手順に従う貯蔵アドレスにより前記符号シンボルをデシャッフリングしながら貯蔵する貯蔵部と、
   前記貯蔵された符号シンボルを読み出して所定の符号率で復号してパケットを出力する復号器と、を備え、
   前記デシャッフリング手順は、前記復調方式と前記貯蔵部の構造を考慮して決定され、
   前記貯蔵部は、
   前記相対的に重要度が高いシステマティックシンボルを貯蔵する第１のメモリと、
   前記第１のメモリと分離されており、前記相対的に重要度が低い第１及び第２のパリティシンボルをそれぞれ貯蔵する第２及び第３のメモリと、
   前記復調方式を考慮して、前記デシャッフリング手順に従って臨時アドレスを生成する臨時アドレス生成器と、
   前記分離されたメモリを考慮して、前記臨時アドレスを利用してメモリ選択信号と貯蔵アドレスを最終的に生成するアドレス生成器と、を備えることを特徴とする装置。
9. 前記臨時アドレスは、
   前記復調方式に従って下記式によって生成されることを特徴とする請求項８記載の装置。
   

   

   ここで、前記ＴＡは、臨時アドレスであり、前記ＳＡは、受信パケットデータのインデックスに従う開始アドレスであり、前記ｍｉは、復調シンボルインデックスであり、前記ｃｉは、復号シンボルインデックスであり、前記Ｎ_ＳＰは、受信パケットデータの長さであり、前記Ｐ_ＭＡＸは、符号化パケットの大きさに従って受信パケットデータに含まれた１つの符号語シーケンスを示す最大ビットインデックスであり、前記ｍｏｄは、モジュロー演算を意味する。
10. 前記符号化パケットの大きさが４０８ビット、または７９２ビット、または１５６０ビットのいずれかである場合に、前記貯蔵アドレスは、下記式によって生成されることを特徴とする請求項８記載の装置。
    

    

    ここで、前記ＴＡは、臨時アドレスであり、前記Ｎ_ＥＰは、符号化パケットの大きさであり、前記Ｓは、システマティックシンボルであり、前記Ｐ０／Ｐ０’は、第１のパリティシンボルであり、前記Ｐ１／Ｐ１’は、第２のパリティシンボルであり、前記ＷＡは、最終的に生成された貯蔵アドレスであり、前記ＭＥＭ＿ＣＳは、メモリ選択信号であり、前記ＭＥＭ０、ＭＥＭ１、及びＭＥＭ２は、それぞれ第１のメモリ、第２のメモリ、及び第３のメモリを意味する。
11. 前記符号化パケットの大きさが２３２８ビットである場合に、前記貯蔵アドレスは、下記式によって生成されることを特徴とする請求項８記載の装置。
    

    

    ここで、前記ＴＡは、臨時アドレスであり、前記Ｎ_ＥＰは、符号化パケットの大きさであり、前記Ｓは、システマティックシンボルであり、前記Ｐ０／Ｐ０’は、第１のパリティシンボルであり、前記Ｐ１／Ｐ１’は、第２のパリティシンボルであり、前記ＷＡは、最終的に生成された貯蔵アドレスであり、前記ＭＥＭ＿ＣＳは、メモリ選択信号であり、前記ＭＥＭ０、ＭＥＭ１、及びＭＥＭ２は、それぞれ第１のメモリ、第２のメモリ、及び第３のメモリを意味する。
12. 前記符号化パケットの大きさが３０９６ビット、又は３８６４ビットのいずれかである場合に、前記貯蔵アドレスは、下記式によって生成されることを特徴とする請求項８記載の装置。
    

    

    ここで、前記ＴＡは、臨時アドレスであり、前記Ｎ_ＥＰは、符号化パケットの大きさであり、前記Ｓは、システマティックシンボルであり、前記Ｐ０／Ｐ０’は、第１のパリティシンボルであり、前記Ｐ１／Ｐ１’は、第２のパリティシンボルであり、前記ＷＡは、最終的に生成された貯蔵アドレスであり、前記ＭＥＭ＿ＣＳは、メモリ選択信号であり、前記ＭＥＭ０、ＭＥＭ１、及びＭＥＭ２は、それぞれ第１のメモリ、第２のメモリ、及び第３のメモリを意味する。

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