JP4178542B2 - 裏面電極型半導体パッケージの実装構造 - Google Patents
裏面電極型半導体パッケージの実装構造 Download PDFInfo
- Publication number
- JP4178542B2 JP4178542B2 JP2002133398A JP2002133398A JP4178542B2 JP 4178542 B2 JP4178542 B2 JP 4178542B2 JP 2002133398 A JP2002133398 A JP 2002133398A JP 2002133398 A JP2002133398 A JP 2002133398A JP 4178542 B2 JP4178542 B2 JP 4178542B2
- Authority
- JP
- Japan
- Prior art keywords
- back electrode
- semiconductor package
- type semiconductor
- mounting
- outer periphery
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Description
【産業上の利用分野】
本発明は裏面電極型半導体パッケージの実装構造に関する。特に、本発明は、機械的ストレス又は熱的ストレスに対し電極の接続信頼性を向上させる裏面電極型半導体パッケージの実装構造に関する。
【0002】
【従来の技術】
従来技術として、携帯電話をはじめとする電子機器に、CSP(チップサイズパッケージ)、ファインピッチLGA(ランドグリッドアレイ)又はBGA(ボールグリッドアレイ)と呼ばれる裏面電極型半導体パッケージが用いられていることは周知である。
【0003】
このような従来技術として、特許第3241669号公報、特開2000−151083号公報、特開平2000−216298号公報に、衝撃、振動等の機械的負荷によるはんだ付け部の剥離等を簡易にかつ確実に防止するとともに、実装、補強後の点検、メンテナンス等も自由に行うことができるとの開示が行われている。
【0004】
しかしながら、上記の開示された従来技術では、裏面電極型半導体パッケージを覆うように金属フレームを実装するために、部品実装高さが大きくなってしまい、薄型化に不利であるという問題点がある。
さらに、従来技術として、裏面電極型半導体パッケージの実装後に耐熱ストレス性、耐衝撃性を向上させることを目的として、実装基板とパッケージの間又はパッケージの外周に補強用の樹脂を塗布し、硬化するという方法が周知である。
【0005】
例えば、特開平6−232207号公報には、封止樹脂により半導体装置と回路基板との接合部への熱応力の影響を小さくし、半導体装置と回路基板との接続を信頼性高くすることが開示されている。
しかしながら、上記の開示された従来技術では、作業工程が増え、製造リードタイム、材料コスト、加工コストが増加するという問題がある。
【0006】
自動搭載工程の後、裏面電極型半導体パッケージと実装基板の間の隙間又はパッケージの外周に樹脂を塗布し、その後硬化炉で樹脂を硬化させるといった作業工程が増えることになるためである。
さらに、前述のように、樹脂の硬化工程が必要となるため、実装基板及び実装済みの部品に余分な熱ストレスが加わり、信頼性、品質の低下を招くという問題点がある。
【0007】
通常であれば、自動搭載工程のリフローなどはんだ付けのための加熱のみであるが、樹脂硬化のための加熱が加わることにより、実装基板の反りの増加、実装基板、実装済みの部品への熱ストレスによる品質劣化の危険性が増すことになるためである。
さらに、樹脂の塗布により、裏面電極型半導体パッケージの修理ができなくなるという問題点がある。
【0008】
このような補強を目的とする樹脂は一般にエポキシ系などの熱硬化性のものが用いられる場合が多く、一旦硬化してしまうと取り除くことが困難で、実装した裏面電極型半導体パッケージに不良が出ても交換が不可能であり、実装基板毎に廃棄することになってしまうためである。
また、熱可塑性の樹脂を用いた場合でも、その樹脂の除去作業には多くの手間がかかり、裏面電極型半導体パッケージの交換修理をしたとしても、非常にコストの高い作業になってしまうためである。
【0009】
【発明が解決しようとする課題】
したがって、本発明は上記問題点に鑑みて、薄型化に有利であり、作業工程、製造リードタイム、材料コスト、加工コスト、修理コストを低減でき、衝撃ストレス、熱的ストレスに強く、信頼性、品質の向上が期待でき、修理が容易にできる裏面電極型半導体パッケージの実装構造を提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明は前記問題点を解決するために、裏面電極を有する裏面電極型半導体パッケージを実装基板に実装する裏面電極型半導体パッケージの実装構造において、前記裏面電極型半導体パッケージの裏面電極の外周及び内周をロ字型に囲むように形成される補助パターンと、前記実装基板に前記裏面電極と共に、前記裏面電極の外周及び内周をロ字型に囲むように形成される前記補強パターンと相対して位置し、はんだが供給され、加熱で電気的、機械的に接続、結合して前記裏面電極型半導体パッケージを前記実装基板に実装するためのランドパターンとを備えることを特徴とする裏面電極型半導体パッケージの実装構造を提供する。
【0011】
この手段により、衝撃時に裏面電極型半導体パッケージと実装基板のはんだ付け部にかかる衝撃力を分散し、裏面電極の接続部分にかかる衝撃力を小さくでき、薄型化に有利であり、作業工程、製造リードタイム、材料コスト、加工コスト、修理コストを低減でき、衝撃ストレス、熱的ストレスに強く、信頼性、品質の向上が期待でき、修理が容易にできる裏面電極型半導体パッケージの実装構造が可能になる。
さらに、前記補強パターンと相対して位置し前記裏面電極の外周及び内周をロ字型に囲むように形成される前記ランドパターンのはんだの高さと、前記裏面電極と相対して位置する前記ランドパターンのはんだの高さとが同一になるように、はんだが供給される。
【0012】
この手段により、裏面電極の外周及び内周をロ字型に囲むように形成される補強パターンを、裏面電極と同時にランドパターンにはんだ付けすることが可能になる。
好ましくは、前記裏面電極がLGA裏面電極であり、さらに、好ましくは、前記裏面電極がBGA裏面電極である。
【0013】
この手段により、裏面電極がLGA裏面電極であっても、BGA裏面電極であっても、本発明の適用が可能になる。すなわち、BGA裏面電極、LGA裏面電極のいずれの場合でも、BGA裏面電極、LGA裏面電極へのはんだボールの高さと、裏面電極の外周及び内周をロ字型に囲むように形成される補強パターンへのはんだの高さが同一になるようにして、裏面電極の外周及び内周をロ字型に囲むように形成される補強パターンをBGA裏面電極、LGA裏面電極と同時にランドパターンにはんだ付けすることが可能になる。
【0014】
好ましくは、裏面電極の外周及び内周をロ字型に囲むように形成される前記補強パターンは、電気的にグランドにされ、又は、電源の電気的機能を有する。
この手段により、裏面電極の外周及び内周をロ字型に囲むように形成される補強パターンを電気的な回路の一部として使用が可能になる。
好ましくは、前記裏面電極型半導体パッケージが搭載された前記実装基板をリフロー加熱することにより、前記裏面電極、裏面電極の外周及び内周をロ字型に囲むように形成される前記補強パターンがそれぞれはんだ付けされ、実装が行われる。
【0015】
この手段により、補強のためにこれ以外の加熱が行われないでの、熱的なストレスが低減できる。
【0016】
好ましくは、裏面電極の外周をロ字型に囲むように形成される前記補強パターンは、ところどころが切れた形状に形成される。
この手段により、実装基板の配線引き出しが容易になる。
好ましくは、裏面電極の外周をロ字型に囲むように形成される前記補強パターンは、前記裏面電極の外周の上下、又は左右だけを囲むように形成される。
【0017】
この手段により、実装基板の裏面電極型半導体パッケージの実装配置で左右、又は上下のスペースが確保できない場合に有利となる。
好ましくは、裏面電極の外周をロ字型に囲むように形成される前記補強パターンは、前記裏面電極の外周の4角だけを囲むように形成される。
この手段により、実装基板の裏面電極型半導体パッケージの実装配置で4角以外のスペースが確保できない場合に有利となる。
【0018】
好ましくは、裏面電極の外周をロ字型に囲むように形成される前記補強パターンは、前記裏面電極の外周の4角のうち、対角の2角だけを囲むように形成される。
この手段により、実装基板の裏面電極型半導体パッケージの実装配置で対角2角以外のスペースが確保できない場合に有利となる。
本発明は、裏面電極を有する裏面電極型半導体パッケージを実装基板に実装する裏面電極型半導体パッケージの実装構造において、前記裏面電極型半導体パッケージの裏面電極の内周を囲むように形成される補強パターンと、前記実装基板に前記裏面電極と共に、前記裏面電極の内周を囲むように形成される前記補強パターンと相対して位置し、はんだが供給され、加熱で電気的、機械的に接続、結合して前記裏面電極型半導体パッケージを前記実装基板に実装するためのランドパターンとを備えることを特徴とする裏面電極型半導体パッケージの実装構造を提供する。
【0019】
この手段により、実装基板の裏面電極型半導体パッケージの実装配置で前記裏面電極の内周以外のスペースが確保できない場合に有利となる。
【0020】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図1は本発明に係る裏面電極型半導体パッケージの構造の概念図である。
本図(a)に示すように、裏面電極型半導体パッケージ101はサブストレート102と、サブストレート102の裏面上に位置し電気的接続を目的とするLGA裏面電極103と、サブストレート102の裏面上に位置しLGA裏面電極103の外周を囲む補強パターン104とを有する。
【0021】
補強パターン104は、はんだ付けパターンであり、機械的又は熱的ストレスから裏面電極型半導体パッケージ101を保護し、LGA裏面電極103の電気的接続の信頼性を向上させるために使用される。
本図(b)に示すように、本図(a)のA−A’に沿った側断面において、サブストレート102の裏面の反対面にはチップ105が、バンプ106を介して、電気的、機械的に接続され、エポキシ樹脂107により封止されて、裏面電極型半導体パッケージ101が形成される。
【0022】
図2は裏面電極型半導体パッケージ101を実装基板に搭載する実装構造例を説明する図である。
本図(a)に示すように、実装基板108にはランドパターン109が設けられ、ランドパターン109は裏面電極型半導体パッケージ101のLGA裏面電極103、補強パターン104と同じ位置関係に配置される。
【0023】
さらに、ランドパターン109上にははんだ110が印刷又はディスペンサによりペースト状に供給される。
この場合、LGA裏面電極103に対するランドパターン109上のはんだ110の高さと補強パターン104に対するランドパターン109上のはんだ110の高さが同じになるように、はんだ110が供給される。補強パターン104をLGA裏面電極103と同時にランドパターン109にはんだ付けするためである。
【0024】
本図(b)に示すように、搭載機により、所定の位置に合わせて、裏面電極型半導体パッケージ101を実装基板108に搭載する。
続いて、裏面電極型半導体パッケージ101が搭載された実装基板108をリフロー加熱することにより、LGA裏面電極103、補強パターン104がそれぞれはんだ付けされ、実装が完了する。
【0025】
これによって、LGA裏面電極103と共に補強パターン104がはんだ接合され、補強パターン104がLGA裏面電極103の外周を「ロ」の字型に囲うことになる。このため、衝撃時には、補強パターン104により、裏面電極型半導体パッケージ101と実装基板108のはんだ付け部にかかる衝撃力を分散するので、LGA裏面電極103の接続部分にかかる衝撃力を小さくできる。
【0026】
このように、補強パターン104による補強は、LGA裏面電極103の一部として形成されるので、補強のための工程が不要である。
さらに、LGA裏面電極103のリフロー加熱で補強パターン104が形成されるので、LGA裏面電極103には補強のために余分な加熱がかからない。
さらに、補強パターン104は、はんだ付けであるので、薄型化を図ることができる。
【0027】
さらに、補強パターン104は、はんだ付けであるので、加熱により、裏面電極型半導体パッケージ101と実装基板108を簡単に分離でき、裏面電極型半導体パッケージ101の交換修理が容易になる。
補強パターン104は、補強目的として設けられるが、電気的にはグランドに落とすことが望ましく、場合によっては、電源などの電気的機能を持たせることも可能である。これにより、補強パターンを電気的な回路の一部として使用が可能になる。
【0028】
さらに、補強パターン104は、はんだ付けによる接続の場合を説明したが、導電性接着剤による接続においても同様な効果を得ることができる。
図3は裏面電極型半導体パッケージ101を実装基板に搭載する実装構造の別の例を説明する図である。
本図(a)に示すように、裏面電極型半導体パッケージ101には、図2と比較して、LGAタイプのLGA裏面電極103に代わり、BGAタイプのBGA裏面電極111が設けられ、BGA裏面電極111ははんだボールで形成され、はんだボールの高さを有する。
【0029】
さらに、BGA裏面電極111の周囲の補強パターン104上にはBGA裏面電極111のはんだボールを形成時にBGA裏面電極111のはんだボールの高さと同じになる補強パターン用はんだ112が供給される。
このようにして、LGA裏面電極103の場合と同様に、BGA裏面電極111の場合にも補強パターン104、補強パターン用はんだ112の実装が可能となり、同様の効果を得ることができる。
【0030】
図4は図1(a)における補強パターン104の第1の変形例を示す図である。
本図に示すように、図1(a)と比較すると、補強パターン104の「ロ」字型のうちところどころが切れた形になっている。
実装基板108の配線引き出しの都合上、LGA裏面電極103の外周を全て補強パターン104で囲んでしまうことが得策でない場合、このように部分的に補強パターン104を切ることも可能である。
【0031】
全て囲む場合と比べ、機械的に強度は若干劣ると考えられるが、LGA裏面電極103を保護し、信頼性を向上させる効果は十分発揮できる。
また、この場合も、同様に、BGA裏面電極111の場合にも同じ効果を得ることができる。
図5は図1(a)における補強パターン104の第2の変形例を示す図である。
【0032】
本図に示すように、図1(a)と比較すると、補強パターン104の「ロ」字型のうち上下が無く、左右だけの形になっている。
実装基板108への裏面電極型半導体パッケージ101の実装配置で上下のスペースが確保できず、LGA裏面電極103の外周を全て補強パターン104で囲んでしまうことが得策でない場合、このように部分的に補強パターン104を切ることも可能である。
【0033】
全て囲む場合と比べ、機械的に強度は若干劣ると考えられるが、LGA裏面電極103を保護し、信頼性を向上させる効果は十分発揮できる。
また、この場合も、同様に、BGA裏面電極111の場合にも同じ効果を得ることができる。
図6は図1(a)における補強パターン104の第3の変形例を示す図である。
【0034】
本図に示すように、図1(a)と比較すると、補強パターン104の「ロ」字型のうち左右が無く、上下だけの形になっている。
実装基板108への裏面電極型半導体パッケージ101の実装配置で左右のスペースが確保できず、LGA裏面電極103の外周を全て補強パターン104で囲んでしまうことが得策でない場合、このように部分的に補強パターン104を切ることも可能である。
【0035】
全て囲む場合と比べ、機械的に強度は若干劣ると考えられるが、LGA裏面電極103を保護し、信頼性を向上させる効果は十分発揮できる。
また、この場合も、同様に、BGA裏面電極111の場合にも同じ効果を得ることができる。
図7は図1(a)における補強パターン104の第4の変形例を示す図である。
【0036】
本図に示すように、図1(a)と比較すると、補強パターン104の「ロ」字型のうち上下辺、上下辺が無く、4角だけの形になっている。
実装基板108への裏面電極型半導体パッケージ101の実装配置で上下辺、左右辺のスペースが確保できず、LGA裏面電極103の外周を全て補強パターン104で囲んでしまうことが得策でない場合、このように部分的に補強パターン104を切ることも可能である。
【0037】
全て囲む場合と比べ、機械的に強度は若干劣ると考えられるが、LGA裏面電極103を保護し、信頼性を向上させる効果は十分発揮できる。
また、この場合も、同様に、BGA裏面電極111の場合にも同じ効果を得ることができる。
図8は図1(a)における補強パターン104の第5の変形例を示す図である。
【0038】
本図に示すように、図1(a)と比較すると、補強パターン104の「ロ」字型のうち右上、左下の2角だけの形になっている。
実装基板108への裏面電極型半導体パッケージ101の実装配置で右上、左下の2角のスペースだけしか確保できず、LGA裏面電極103の外周を全て補強パターン104で囲んでしまうことが得策でない場合、このように部分的に補強パターン104を切ることも可能である。
【0039】
全て囲む場合と比べ、機械的に強度は若干劣ると考えられるが、LGA裏面電極103を保護し、信頼性を向上させる効果は十分発揮できる。
また、この場合も、同様に、BGA裏面電極111の場合にも同じ効果を得ることができる。
図9は図1(a)における補強パターン104の第5の変形例を示す図である。
【0040】
本図に示すように、図1(a)と比較すると、補強パターン104の「ロ」字型のうち左上、右下の2角だけの形になっている。
実装基板108への裏面電極型半導体パッケージ101の実装配置で左上、右下の2角のスペースだけしか確保できず、LGA裏面電極103の外周を全て補強パターン104で囲んでしまうことが得策でない場合、このように部分的に補強パターン104を切ることも可能である。
【0041】
全て囲む場合と比べ、機械的に強度は若干劣ると考えられるが、LGA裏面電極103を保護し、信頼性を向上させる効果は十分発揮できる。
また、この場合も、同様に、BGA裏面電極111の場合にも同じ効果を得ることができる。
図10は図1(a)における補強パターン104の第7の変形例を示す図である。
【0042】
本図に示すように、図1(a)と比較すると、補強パターン104の「ロ」字型のうち4角が無く、上下辺、左右辺だけの形になっている。
実装基板108への裏面電極型半導体パッケージ101の実装配置で上下辺、左右辺のスペースだけしか確保できず、LGA裏面電極103の外周を全て補強パターン104で囲んでしまうことが得策でない場合、このように部分的に補強パターン104を切ることも可能である。
【0043】
全て囲む場合と比べ、機械的に強度は若干劣ると考えられるが、LGA裏面電極103を保護し、信頼性を向上させる効果は十分発揮できる。
また、この場合も、同様に、BGA裏面電極111の場合にも同じ効果を得ることができる。
図11は図1(a)における補強パターン104の第8の変形例を示す図である。
【0044】
本図に示すように、図1(a)と比較すると、補強パターン104の「ロ」字型のうち4角、上下辺が無く、左右辺だけの形になっている。
実装基板108への裏面電極型半導体パッケージ101の実装配置で左右辺のスペースだけしか確保できず、LGA裏面電極103の外周を全て補強パターン104で囲んでしまうことが得策でない場合、このように部分的に補強パターン104を切ることも可能である。
【0045】
全て囲む場合と比べ、機械的に強度は若干劣ると考えられるが、LGA裏面電極103を保護し、信頼性を向上させる効果は十分発揮できる。
また、この場合も、同様に、BGA裏面電極111の場合にも同じ効果を得ることができる。
図12は図1(a)における補強パターン104の第9の変形例を示す図である。
【0046】
本図に示すように、図1(a)と比較すると、補強パターン104の「ロ」字型のうち4角、左右辺が無く、上下辺だけの形になっている。
実装基板108への裏面電極型半導体パッケージ101の実装配置で上下辺のスペースだけしか確保できず、LGA裏面電極103の外周を全て補強パターン104で囲んでしまうことが得策でない場合、このように部分的に補強パターン104を切ることも可能である。
【0047】
全て囲む場合と比べ、機械的に強度は若干劣ると考えられるが、LGA裏面電極103を保護し、信頼性を向上させる効果は十分発揮できる。
また、この場合も、同様に、BGA裏面電極111の場合にも同じ効果を得ることができる。
図13は図1(a)における補強パターン104の第10の変形例を示す図である。
【0048】
本図に示すように、図1(a)と比較すると、補強パターン104は、LGA裏面電極103の外周に無く、LGA裏面電極103の内周に「ロ」の字型になっている。
実装基板108への裏面電極型半導体パッケージ101の実装配置で外周のスペースか確保できず、LGA裏面電極103の外周を全て補強パターン104で囲んでしまうことが得策でない場合、このように部分的に補強パターン104を内周にすることも可能である。
【0049】
全て外周を囲む場合と比べ、機械的に強度は若干劣ると考えられるが、LGA裏面電極103を保護し、信頼性を向上させる効果は十分発揮できる。
また、この場合も、同様に、BGA裏面電極111の場合にも同じ効果を得ることができる。
図14は図1(a)における補強パターン104の第11の変形例を示す図である。
【0050】
本図に示すように、図1(a)と比較すると、補強パターン104は、外周を囲む「ロ」の字型になっており、さらに、内周に「ロ」の字型になっている。
実装基板108への裏面電極型半導体パッケージ101の実装配置で外周のスペースか確保でき、さらに、補強強度を向上させる場合に得策である。
全て外周を囲むだけの場合と比べ、機械的に強度は増し、LGA裏面電極103を保護が強化され、信頼性を向上させる効果はさらに十分発揮できる。
【0051】
また、この場合も、同様に、BGA裏面電極111の場合にも同じ効果を得ることができる。
なお、第11の変形例は、図1(a)の例と図13の第10の変形例の組み合わせであるが、第1変形例〜第9変形例の各々と第10変形例との組み合わせにより、実装基板108へのスペース確保と補強強度の調和を図ることが可能になる。
【0052】
【発明の効果】
以上説明したように、本発明によれば、裏面電極を有する裏面電極型半導体パッケージを実装基板に実装する裏面電極型半導体パッケージの実装構造において、前記裏面電極型半導体パッケージの裏面電極の周囲に形成される補強パターンと、前記実装基板に前記裏面電極と共に前記補強パターンと相対して位置し、はんだが供給され、加熱で電気的、機械的に接続、結合して前記裏面電極型半導体パッケージを前記実装基板に実装するためのランドパターンとを備えることを特徴とする裏面電極型半導体パッケージの実装構造を提供するようにしたので、実装後の接続強度、接続信頼性が向上する。さらに、前記補強パターンは、前記裏面電極の外周をロ字型等に囲うように形成される。
【0053】
特に、携帯機器において、落下による衝撃ストレス、使用環境の変化による熱的ストレスを受けやすく、そのため、装置設計段階では、機械的補強構造の必要性、実装位置の制約などがあったが、このような補強部品、実装上の制約が不要となる。
さらに、搭載後の工程での作業が不要となり、リードタイム短縮、コスト削減につながることである。従来、高い信頼性が求められる装置、外部ストレスにさらされやすい携帯機器においては、搭載後の工程で、裏面電極型半導体パッケージの周囲、裏面の隙間に補強用の樹脂を塗布、硬化することで、耐衝撃性、信頼性を向上させていたが、これらの作業を削減することができる。これにより、製造リードタイムの短縮、加工コストの削減といった効果も期待できる。
【0054】
さらに、従来のように樹脂硬化による加熱も不要となることで、実装基板、実装済み部品の品質劣化を防ぐ効果も期待できる。
また、裏面電極がLGA裏面電極だけでなく、BGA裏面電極にも適用可能にしたので、本発明が広く適用される。
さらに、前記補強パターンは、接続後の衝撃ストレスが低減でき、前記裏面電極外周のロ字型の囲いに、ところどころが切れた形状に形成されるようにしたので、実装基板の配線引き出しが容易になる。
【図面の簡単な説明】
【図1】本発明に係る裏面電極型半導体パッケージの構造の概念図である。
【図2】裏面電極型半導体パッケージ101を実装基板に搭載する実装構造例を説明する図である。
【図3】裏面電極型半導体パッケージ101を実装基板に搭載する実装構造の別の例を説明する図である。
【図4】図1(a)における補強パターン104の第1の変形例を示す図である。
【図5】図1(a)における補強パターン104の第2の変形例を示す図である。
【図6】図1(a)における補強パターン104の第3の変形例を示す図である。
【図7】図1(a)における補強パターン104の第4の変形例を示す図である。
【図8】図1(a)における補強パターン104の第5の変形例を示す図である。
【図9】図1(a)における補強パターン104の第6の変形例を示す図である。
【図10】図1(a)における補強パターン104の第7の変形例を示す図である。
【図11】図1(a)における補強パターン104の第8の変形例を示す図である。
【図12】図1(a)における補強パターン104の第9の変形例を示す図である。
【図13】図1(a)における補強パターン104の第10の変形例を示す図である。
【図14】図1(a)における補強パターン104の第11の変形例を示す図である。
【符号の説明】
101…裏面電極型半導体パッケージ
102…サブストレート
103…LGA裏面電極
104…補強パターン
105…チップ
106…バンプ
107…エポキシ樹脂
108…実装基板
109…ランドパターン
110…はんだ
111…BGA裏面電極
112…補強パターン用はんだ
Claims (11)
- 裏面電極を有する裏面電極型半導体パッケージを実装基板に実装する裏面電極型半導体パッケージの実装構造において、
前記裏面電極型半導体パッケージの裏面電極の外周及び内周をロ字型に囲むように形成される補助パターンと、
前記実装基板に前記裏面電極と共に、前記裏面電極の外周及び内周をロ字型に囲むように形成される前記補強パターンと相対して位置し、はんだが供給され、加熱で電気的、機械的に接続、結合して前記裏面電極型半導体パッケージを前記実装基板に実装するためのランドパターンとを備えることを特徴とする裏面電極型半導体パッケージの実装構造。 - 前記補強パターンと相対して位置し前記裏面電極の外周及び内周をロ字型に囲むように形成される前記ランドパターンのはんだの高さと、前記裏面電極と相対して位置する前記ランドパターンのはんだの高さとが同一になるように、はんだが供給されることを特徴とする、請求項1に記載の裏面電極型半導体パッケージの実装構造。
- 前記裏面電極がLGA裏面電極であることを特徴とする、請求項2に記載の裏面電極型半導体パッケージの実装構造。
- 前記裏面電極がBGA裏面電極であることを特徴とする、請求項2に記載の裏面電極型半導体パッケージの実装構造。
- 前記裏面電極の外周及び内周をロ字型に囲むように形成される前記補強パターンは、電気的にグランドにされ、又は、電源の電気的機能を有することを特徴とする、請求項1に記載の裏面電極型半導体パッケージの実装構造。
- 前記裏面電極型半導体パッケージが搭載された前記実装基板をリフロー加熱することにより、前記裏面電極、前記裏面電極の外周及び内周をロ字型に囲むように形成される前記補強パターンがそれぞれはんだ付けされ、実装が行われることを特徴とする、請求項1に記載の裏面電極型半導体パッケージの実装構造。
- 前記裏面電極の外周をロ字型に囲むように形成される前記補強パターンは、ところどころが切れた形状に形成されることを特徴とする、請求項1に記載の裏面電極型半導体パッケージの実装構造。
- 前記裏面電極の外周をロ字型に囲むように形成される前記補強パターンは、前記裏面電極の外周の上下、又は左右だけを囲むように形成されることを特徴とする、請求項7に記載の裏面電極型半導体パッケージの実装構造。
- 前記裏面電極の外周をロ字型に囲むように形成される前記補強パターンは、前記裏面電極の外周の4角だけを囲むように形成されることを特徴とする、請求項7に記載の裏面電極型半導体パッケージの実装構造。
- 前記裏面電極の外周をロ字型に囲むように形成される前記補強パターンは、前記裏面電極の外周の4角のうち、対角の2角だけを囲むように形成されることを特徴とする、請求項7に記載の裏面電極型半導体パッケージの実装構造。
- 裏面電極を有する裏面電極型半導体パッケージを実装基板に実装する裏面電極型半導体パッケージの実装構造において、
前記裏面電極型半導体パッケージの裏面電極の内周をロ字型に囲むように形成される補強パターンと、
前記実装基板に前記裏面電極と共に、前記裏面電極の内周をロ字型に囲むように形成される前記補強パターンと相対して位置し、はんだが供給され、加熱で電気的、機械的に接続、結合して前記裏面電極型半導体パッケージを前記実装基板に実装するためのランドパターンとを備えることを特徴とする裏面電極型半導体パッケージの実装構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002133398A JP4178542B2 (ja) | 2002-05-08 | 2002-05-08 | 裏面電極型半導体パッケージの実装構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002133398A JP4178542B2 (ja) | 2002-05-08 | 2002-05-08 | 裏面電極型半導体パッケージの実装構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003332496A JP2003332496A (ja) | 2003-11-21 |
JP4178542B2 true JP4178542B2 (ja) | 2008-11-12 |
Family
ID=29696394
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002133398A Expired - Fee Related JP4178542B2 (ja) | 2002-05-08 | 2002-05-08 | 裏面電極型半導体パッケージの実装構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4178542B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102356703B (zh) | 2009-03-19 | 2015-05-13 | 株式会社村田制作所 | 电路基板以及母层叠体 |
CN102593067B (zh) * | 2011-01-10 | 2014-09-17 | 三星半导体(中国)研究开发有限公司 | 焊点高度可控的平面栅格阵列封装互连结构及其制造方法 |
JP7173728B2 (ja) * | 2017-10-26 | 2022-11-16 | 日東電工株式会社 | 撮像素子実装基板 |
-
2002
- 2002-05-08 JP JP2002133398A patent/JP4178542B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003332496A (ja) | 2003-11-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7629674B1 (en) | Shielded package having shield fence | |
US20060169488A1 (en) | Circuit board mounted with surface mount type circuit component and method for producing the same | |
JP3241669B2 (ja) | Icパッケージの補強構造 | |
JPH07147379A (ja) | 半導体装置及びその製造方法 | |
JP2011040602A (ja) | 電子装置およびその製造方法 | |
JP2012104790A (ja) | 半導体装置 | |
KR101010556B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US6335563B1 (en) | Semiconductor device, method of fabricating the same, circuit board, and electronic device | |
US8098496B2 (en) | Wiring board for semiconductor device | |
JP2003008186A (ja) | 半導体装置 | |
US6137170A (en) | Mount for semiconductor device | |
KR100748558B1 (ko) | 칩 사이즈 패키지 및 그 제조 방법 | |
JP4178542B2 (ja) | 裏面電極型半導体パッケージの実装構造 | |
JP3085265B2 (ja) | ボールグリッドアレイ実装構造 | |
JP4556671B2 (ja) | 半導体パッケージ及びフレキシブルサーキット基板 | |
JP3569386B2 (ja) | 半導体集積回路装置の製造方法およびそれにより得られるモジュール基板ならびに電子機器 | |
JPH1167947A (ja) | ハイブリッド集積回路装置の表面実装方法及びハイブリッド集積回路装置及びハイブリッド集積回路装置の実装体 | |
JP3701949B2 (ja) | 半導体チップ搭載用配線基板及びその製造方法 | |
JP3385533B2 (ja) | 半導体装置 | |
JP2009283835A (ja) | 半導体装置及びその製造方法 | |
JP4765233B2 (ja) | 半導体パッケージの実装構造および半導体パッケージの実装方法 | |
JPH11121899A (ja) | 電子部品実装体および電子部品の実装方法 | |
KR20030085449A (ko) | 개량된 플립 칩 패키지 | |
US20080315432A1 (en) | Electrical Shielding in Stacked Dies by Using Conductive Die Dttach Adhesive | |
JP3422019B2 (ja) | Bga型半導体装置、及び、bgaの実装方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050422 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051102 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060914 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061113 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071003 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071120 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080804 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080817 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130905 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |