JP4178227B2 - 基板処理方法及び半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体基板に代表される基板の処理方法、及び当該処理方法を適用した半導体装置の製造方法に関する。
【0002】
【従来の技術】
従来では、半導体基板上に薄膜を成膜した後、又は基板洗浄後に、基板ストッカーや基板保管ケースを用いて半導体基板の保管を行っていた。
【0003】
【発明が解決しようとする課題】
近年では、半導体装置の高集積化が益々進行し、製造プロセスにおける微細加工もより精緻なものになってきている。それに伴い、配線等の各種パターンや半導体基板の欠陥を低減することが強く望まれている。
【0004】
しかしながら、上記した従来の基板保管方法では、保管雰囲気中の有機物等や基板保管ケースから放出される有機物等が半導体基板に付着し、当該基板に分子汚染が生じがちである。このような保管雰囲気中の分子汚染に起因して、その汚染物質によりレジスト塗布不良やレジストのピンホールやパターンの欠落等が生じ、これにより薄膜に密着不良やピンホール等の欠陥が発生する。この不都合を抑止するため、半導体基板を雰囲気中の有機物等による分子汚染から防止する新たな基板保管方法が要求されている。
【0005】
本発明は、前記課題に鑑みてなされたものであり、薄膜の成膜後又は洗浄後の基板を、雰囲気中の有機物等から分子汚染されることなく保管し、次工程における半導体基板の使用の際に、成膜又は洗浄直後と同様の清浄な基板表面状態を確保する基板処理方法及び当該方法を適用した半導体装置の製造方法を提供することを目的とする。
【0006】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【0007】
本発明の基板処理方法は、基板表面に水溶性有機溶剤を塗布する工程と、前記基板表面に前記水溶性有機溶剤が塗布された状態で、前記基板表面を疎水化処理する工程と、前記水溶性有機溶剤の沸点以上の温度で前記基板を加熱処理する工程とを含を含み、前記基板表面を疎水化処理する工程において、前記水溶性有機溶剤を塗布した状態で、前記疎水化処理を行うまでの間、前記基板を保管することを特徴とする。
【0008】
本発明の半導体装置の製造方法は、半導体基板の表面に所望の薄膜を形成する工程と、前記半導体基板の表面に水溶性有機溶剤を塗布する工程と、前記半導体基板の表面に前記水溶性有機溶剤が塗布された状態で、前記半導体基板の表面を疎水化処理する工程と、前記水溶性有機溶剤の沸点以上の温度で前記半導体基板を加熱処理する工程と、前記薄膜上にレジストを塗布し、前記レジストを加工してレジストパターンを形成した後、前記レジストパターンをマスクとして前記薄膜をエッチングする工程とを含み、前記半導体基板の表面を疎水化処理する工程において、前記水溶性有機溶剤を塗布した状態で、前記疎水化処理を行うまでの間、前記基板を保管することを特徴とする。
【0009】
【発明の実施の形態】
−本発明の基本骨子−
初めに、本発明の基本骨子となる作用原理について説明する。
本発明者は、有機物等の付着による半導体基板の分子汚染発生の主原因が、基板の表面エネルギーが高いことにより、基板に付着した雰囲気中の有機物等を除去することが困難である点に起因することに鑑み、薄膜の成膜又は洗浄後に基板表面を分子レベルでラッピングして保管し、リソグラフィー時には基板を表面エネルギーが低下した状態に制御することに想到した。
【0010】
この点、特開平5−136115公報では、洗浄処理の終了した基板を、その後の製造工程に供するまでの間、有機溶剤雰囲気中に保つことで、基板表面を親水性に維持することを提案し、その後、基板に付着している有機溶剤を水洗で除去することが可能であることを報告しているが、水洗から次工程までの時間でも有機汚染が生じてしまうため、完全な解決には至っていない。
【0011】
例えば、APM処理(アンモニア及び過酸化水素水による処理)SPM処理(硫酸及び過酸化水素水による処理)により、表面にシリコン酸化膜の成膜された半導体基板を洗浄した場合、当該基板表面は水酸基により終端された状態とされている。水酸基によって終端された基板は表面エネルギーが高いため、ヘキサメチルジシロキサン(沸点:112℃〜113℃、ヘキサメチルシシラザンの分解生成物)のような低沸点有機物が雰囲気中より付着した場合、沸点を超える加熱や有機溶剤を用いた洗浄を行っても、有機物が付着する以前の清浄な基板表面状態に戻すことはできない。
【0012】
本発明者は、半導体基板の表面エネルギーを低減させる観点に基づき、清浄な基板表面の達成のために以下の手法を提案する。
先ず、薄膜の成膜又は洗浄後の基板表面に予め容易に除去可能な水溶性有機溶剤を塗布し、基板表面に分子レベルのラッピングを行い、この状態で当該基板を保管する。
【0013】
続く工程がリソグラフィーによるパターニング工程の場合には、保管された当該基板にレジストを塗布する前に、基板表面に疎水化処理、具体的にはヘキサメチルジシラザンを用いて基板表面の水酸基をトリメチルシリル基に置換する。このヘキサメチルシシラザンによる基板表面の水酸基のトリメチルシリル基への置換反応により、基板表面の表面エネルギーが低下し、その結果、基板と水溶性有機溶剤との水素結合の割合が低下する。
【0014】
その後、塗布した水溶性有機物の沸点を超える温度で基板を加熱処理する。このとき、上記の疎水化処理により基板と水溶性有機溶剤との水素結合の割合が低下した状態であるため、加熱処理により容易に基板表面の水溶性有機溶剤が除去される。以上の各工程を経ることにより、有機物に汚染されておらず、且つパターニングにおいて要求される基板表面、ここではトリメチルシリル基に置換された基板表面を形成することができる。
【0015】
また、水溶性有機溶剤を塗布して保管された半導体基板では、基板表面に残留している水溶性有機溶剤は当該表面と水素結合により付着しているため、水により容易に切断される。従って、基板表面の洗浄(例えば水洗)を行うことにより水溶性有機溶剤で形成された分子汚染遮断層を取り除き、基板表面に水溶性有機溶剤が残留することなく薄膜の成膜又は洗浄直後の基板表面状態を形成することも可能である。
【0016】
ここで、ヘキサメチルジシラザンを用いた疎水化処理前に基板を加熱処理した場合には、水溶性有機溶剤が基板表面に水素結合により付着しているため、これを除去することは不可能である。
【0017】
また、本発明では、水溶性有機溶剤による分子レベルによる基板のラッピングの後に、ヘキサメチルシシラザンを用いた疎水化処理による置換反応の惹起、及び加熱処理による水溶性有機溶剤の除去を行うため、特開平5−136115公報の記載に認められるような、水洗による有機溶剤除去後の待機時間及び環境による基板汚染の問題は起きない。
【0018】
−本発明を適用した具体的な実施形態−
上述した本発明の基本骨子を踏まえ、具体的な実施形態について説明する。
ここでは主に、半導体装置、例えば図1に示すようなMOSトランジスタを製造するにあたり、ゲート絶縁膜となる熱酸化膜の形成後における基板処理について述べる。
【0019】
図2は、本実施形態における基板処理方法を工程順に説明するためのフローチャートである。
先ず、シリコン半導体基板1を用意し(ステップS1)、この半導体基板1の表面に熱酸化膜を膜厚5nm程度に成膜する(ステップS2)。続いて、水溶性有機溶剤としてイソプロピルアルコールを熱酸化膜上にスピン塗布(ステップS3)した後、スピン乾燥を行う。そして、この半導体基板1をオープンストッカーに1日保管する(ステップS4)。
【0020】
次いで、保管されていた半導体基板1の表面にレジストパターンを形成するため、レジスト塗布装置を用い、半導体基板1を110℃に加熱しながら、半導体基板1の表面にN2により希釈されたヘキサメチルジシラザンによる疎水化処理を20秒間行う(ステップS5)。
【0021】
次いで、半導体基板1を150℃のホットプレート上で60秒間加熱する(ステップS6)。この加熱処理により半導体基板1の表面に付着していたイソプロピルアルコールは完全に除去される。その後、基板を窒素雰囲気下において23℃±1℃の温度条件でクーリングプレートにて冷却(ステップS7)した後、レジスト、ここではノボラック系のポジ型フォトレジストを0.76μm厚にスピン塗布し(ステップS8)、90℃のホットプレート上で90秒間のプレベークを行う(ステップS9)。このように塗布されたレジスト膜は諸欠陥の無い均質なものであった。
【0022】
そして、このレジスト膜をマスクとして熱酸化膜をウェットエッチングし、ゲート絶縁膜2を形成する。
【0023】
このようにパターニングされた熱酸化膜をゲート絶縁膜2として用い、多結晶シリコン膜からなるゲート電極3、ゲート電極3をマスクとしたイオン注入によるソース/ドレイン4、ゲート電極3を覆う層間絶縁膜5、層間絶縁膜5上に形成されソース/ドレイン4とコンタクト孔6を介して導通する配線層7等を形成し、MOSトランジスタを完成させる。
【0024】
上記のように製造されたMOSトランジスタのゲート絶縁膜2の絶縁特性を調べたところ、極めて良好な結果が得られた。
【0025】
なお、本実施形態で用いるフォトレジストとしては、ノボラック系のポジ型のものに限定されず、ネガ型でも、また例えば化学増幅型のもの等でも良い。
【0026】
更に、本例では膜厚0.76μmのレジスト膜を形成し、熱酸化膜をウェットエッチングする場合について例示したが、ドライエッチングを行う場合、レジスト膜の膜厚が0.7μm以下であると、本発明を適用しない従来の手法ではレジスト膜の欠陥発生が顕著であり、本発明が好適に適用される一場面である。
【0027】
更に、本実施形態で用いる水溶性有機溶剤としては、イソプロピルアルコールに限定されず、環状エステル類、鎖状エステル類、アルコール類、環状ケトン類、鎖状ケトン類、グリコール類に代表される多価アルコール類、これらのエーテル、エステル誘導体、環状アミド、鎖状アミド、及びカルボン酸類から選ばれた少なくとも1種でも良い。望ましくは、沸点が300℃以下の水溶性有機溶剤として、メタノール、エタノール、プロパノール、アセトン、メチルアセトン、アセトニリアセトン、ジアセトンアルコール、乳酸エチル、プロピレングリコールモノメチルエーテル、プロピレングリコールモノメチルエーテルアセテート、テトラヒドロフラン、ジオキサン、γ−ブチロラクトン、n−メチルピロリドン、及びジメチルアセトアミドから選ばれた少なくとも1種を用いて好適である。
【0028】
(比較例1)
一方、本実施形態の比較例1として、熱酸化膜の成膜後、イソプロピルアルコールによる塗布を行わずにオープンストッカーに1日保管した半導体基板に、110℃に加熱しながらN2で希釈されたヘキサメチルジシラザンによる疎水化処理を20秒間行い、その後、レジストを0.76μm厚にスピン塗布し、90℃のホットプレート上で90秒間のプレベークを行った。この場合、半導体基板の保管中に、当該半導体基板の表面にクリーンルーム雰囲気からさまざまな種類の有機物汚染を受けてしまい、その結果として、レジスト膜に無数の極微小(例えば100nm径程度)のピンホールが確認された。
【0029】
(比較例2)
また、熱酸化膜の成膜後、イソプロピルアルコールによる塗布を行わずにオープンストッカーに1日保管した半導体基板を、110℃に加熱しながらN2で希釈されたヘキサメチルジシラザンによる疎水化処理を20秒間行い、次いで、当該基板を150℃のホットプレート上で60秒間加熱し、レジストを塗布した場合でも、無数の極微小(例えば100nm径程度)のピンホールが確認された。
【0030】
(比較例3)
更に、熱酸化膜の成膜後、イソプロピルアルコールによる塗布を行わずにオープンストッカーに1日保管した半導体基板を、SC−1により洗浄した後、110℃に加熱しながらN2で希釈されたヘキサメチルジシラザンによる疎水化処理を20秒間行い、その後、レジストを0.76μm厚にスピン塗布し、90℃のホットプレート上で90秒間のプレベークを行った場合には、塗布されたレジスト膜は欠陥の無い均質なものであった。しかしながら、SC−1を用いた洗浄により酸化膜が浸食されてしまったため、作製されたMOSトランジスタにおいては、ゲート絶縁膜の絶縁特性の劣化が確認された。
【0031】
以上説明したように、本実施形態によれば、熱酸化膜の成膜後又は洗浄後の基板を、雰囲気中の有機物等から分子汚染されることなく保管し、次工程における半導体基板1の使用の際に、成膜又は洗浄直後と同様の清浄な基板表面状態を確保することを可能とし、この基板処理方法を適用して欠陥の無い均質なゲート絶縁膜2にパターニングし、絶縁特性に優れた信頼性の高い半導体装置(本例ではMOSトランジスタ)を実現することができる。
【0032】
以下、本発明の諸態様を付記としてまとめて記載する。
【0033】
(付記1)基板表面に水溶性有機溶剤を塗布する工程と、
前記基板表面を疎水化処理する工程と、
前記水溶性有機溶剤の沸点以上の温度で前記基板を加熱処理する工程と
を含むことを特徴とする基板処理方法。
【0034】
(付記2)前記水溶性有機溶剤を塗布した状態で、前記疎水化処理を行うまでの間、前記基板を保管することを特徴とする付記1に記載の基板処理方法。
【0035】
(付記3)前記加熱処理の後、前記基板を冷却する工程を更に含むことを特徴とする付記1又は2に記載の基板処理方法。
【0036】
(付記4)前記水溶性有機溶剤は、その沸点が300℃以下のものであることを特徴とする付記1〜3のいずれか1項に記載の基板処理方法。
【0037】
(付記5)前記水溶性有機溶剤は、環状エステル類、鎖状エステル類、アルコール類、環状ケトン類、鎖状ケトン類、グリコール類に代表される多価アルコール類、これらのエーテル、エステル誘導体、環状アミド、鎖状アミド、及びカルボン酸類から選ばれた少なくとも1種であることを特徴とする付記1〜4のいずれか1項に記載の基板処理方法。
【0038】
(付記6)沸点が300℃以下の前記水溶性有機溶剤は、メタノール、エタノール、プロパノール、アセトン、メチルアセトン、アセトニリアセトン、ジアセトンアルコール、乳酸エチル、プロピレングリコールモノメチルエーテル、プロピレングリコールモノメチルエーテルアセテート、テトラヒドロフラン、ジオキサン、γ−ブチロラクトン、n−メチルピロリドン、及びジメチルアセトアミドから選ばれた少なくとも1種であることを特徴とする付記4に記載の基板処理方法。
【0039】
(付記7)前記疎水化処理を行う際に、先ず前記半導体基板の表面を洗浄処理することを特徴とする付記1〜6のいずれか1項に記載の基板処理方法。
【0040】
(付記8)半導体基板の表面に所望の薄膜を形成する工程と、
前記半導体基板の表面に水溶性有機溶剤を塗布する工程と、
前記半導体基板の表面を疎水化処理する工程と、
前記水溶性有機溶剤の沸点以上の温度で前記半導体基板を加熱処理する工程と、
前記薄膜上にレジストを塗布し、前記レジストを加工してレジストパターンを形成した後、前記レジストパターンをマスクとして前記薄膜をエッチングする工程と
を含むことを特徴とする半導体装置の製造方法。
【0041】
(付記9)前記水溶性有機溶剤を塗布した状態で、前記疎水化処理を行うまでの間、前記基板を保管することを特徴とする付記8に記載の半導体装置の製造方法。
【0042】
(付記10)前記加熱処理の後、前記レジスト塗布の前に、前記半導体基板を冷却する工程を更に含むことを特徴とする付記8又は9に記載の半導体装置の製造方法。
【0043】
(付記11)前記水溶性有機溶剤は、その沸点が300℃以下のものであることを特徴とする付記8〜10のいずれか1項に記載の半導体装置の製造方法。
【0044】
(付記12)前記水溶性有機溶剤は、環状エステル類、鎖状エステル類、アルコール類、環状ケトン類、鎖状ケトン類、グリコール類に代表される多価アルコール類、これらのエーテル、エステル誘導体、環状アミド、鎖状アミド、及びカルボン酸類から選ばれた少なくとも1種であることを特徴とする付記8〜11のいずれか1項に記載の半導体装置の製造方法。
【0045】
(付記13)沸点が300℃以下の前記水溶性有機溶剤は、メタノール、エタノール、プロパノール、アセトン、メチルアセトン、アセトニリアセトン、ジアセトンアルコール、乳酸エチル、プロピレングリコールモノメチルエーテル、プロピレングリコールモノメチルエーテルアセテート、テトラヒドロフラン、ジオキサン、γ−ブチロラクトン、n−メチルピロリドン、及びジメチルアセトアミドから選ばれた少なくとも1種であることを特徴とする付記11に記載の半導体装置の製造方法。
【0046】
(付記14)前記疎水化処理を行う際に、先ず前記半導体基板の表面を洗浄処理することを特徴とする付記8〜13のいずれか1項に記載の半導体装置の製造方法。
【0047】
【発明の効果】
本発明によれば、薄膜の成膜後又は洗浄後の基板を、雰囲気中の有機物等から分子汚染されることなく保管し、次工程における基板の使用の際に、成膜又は洗浄直後と同様の清浄な基板表面状態を確保することを可能とし、この基板処理方法を適用して欠陥の無い均質な薄膜にパターニングし、各種特性に優れた信頼性の高い半導体装置を実現することができる。
【図面の簡単な説明】
【図1】本実施形態により製造されるMOSトランジスタの構成を示す概略断面図である。
【図2】本実施形態における基板処理方法を工程順に説明するためのフローチャートである。
【符号の説明】
1 シリコン半導体基板
2 ゲート絶縁膜
3 ゲート電極
4 ソース/ドレイン
5 層間絶縁膜
6 コンタクト孔
7 配線層
Claims (2)
- 基板表面に水溶性有機溶剤を塗布する工程と、
前記基板表面に前記水溶性有機溶剤が塗布された状態で、前記基板表面を疎水化処理する工程と、
前記水溶性有機溶剤の沸点以上の温度で前記基板を加熱処理する工程と
を含み、
前記基板表面を疎水化処理する工程において、前記水溶性有機溶剤を塗布した状態で、前記疎水化処理を行うまでの間、前記基板を保管することを特徴とする基板処理方法。 - 半導体基板の表面に所望の薄膜を形成する工程と、
前記半導体基板の表面に水溶性有機溶剤を塗布する工程と、
前記半導体基板の表面に前記水溶性有機溶剤が塗布された状態で、前記半導体基板の表面を疎水化処理する工程と、
前記水溶性有機溶剤の沸点以上の温度で前記半導体基板を加熱処理する工程と、
前記薄膜上にレジストを塗布し、前記レジストを加工してレジストパターンを形成した後、前記レジストパターンをマスクとして前記薄膜をエッチングする工程と
を含み、
前記半導体基板の表面を疎水化処理する工程において、前記水溶性有機溶剤を塗布した状態で、前記疎水化処理を行うまでの間、前記基板を保管することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002176768A JP4178227B2 (ja) | 2002-06-18 | 2002-06-18 | 基板処理方法及び半導体装置の製造方法 |
Applications Claiming Priority (1)
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JP2002176768A JP4178227B2 (ja) | 2002-06-18 | 2002-06-18 | 基板処理方法及び半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004022856A JP2004022856A (ja) | 2004-01-22 |
JP4178227B2 true JP4178227B2 (ja) | 2008-11-12 |
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ID=31174984
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---|---|---|---|
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JP (1) | JP4178227B2 (ja) |
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JP2007194503A (ja) * | 2006-01-20 | 2007-08-02 | Toshiba Corp | 基板処理方法および基板処理装置 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080731 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
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LAPS | Cancellation because of no payment of annual fees |