JP4173507B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造技術に関し、特に、高周波電力増幅装置に適用して有効な技術に関するものである。
ＲＦパワーモジュールのような半導体装置は、配線基板上に半導体チップや受動部品のような種々の電子部品を搭載することによって形成される。近年、このような半導体装置に対する小型化や薄型化の要求が高まってきている。
また、特開２００２−１７０７１０号公報には、線材を巻いてコイル本体を形成し、線材を切断した後、コイル本体の螺旋方向と直交する外形が楕円形状となるようにコイル本体に圧力を加えて変形させる技術が記載されている。
また、特開平５−１６６６２３号公報には、芯材であるボビンの線材巻回面に沿った断面形状を略楕円形とするとともに、ボビンに線材を巻回したコイル本体の幅、高さ、奥行きをそれぞれ異なる寸法に形成し、コイル本体をボビン形状に合わせた直方体に樹脂でモールドする技術が記載されている。
本発明者の検討によれば、次のことが分かった。
ＲＦパワーモジュールのように配線基板上に種々の電子部品を搭載することによって形成した半導体装置の小型化や薄型化を実現するには、配線基板上に搭載する電子部品の小型化や薄型化が必要である。抵抗素子、容量素子およびインダクタ素子のような受動部品は、例えばチップ抵抗、チップコンデンサおよびチップインダクタのように素子をチップ化することで、小型化や薄型化が可能である。しかしながら、チップインダクタは許容電流が比較的小さいため、大電流が流れるような回路で用いられるインダクタ素子としては、空芯コイルを用いることが好ましい。このため、ＲＦパワーモジュールには、半導体チップ、受動部品としてのチップ部品および空芯コイルのような様々な種類の電子部品が使用されることになる。ＲＦパワーモジュール全体の薄型化を実現するためには、配線基板上に搭載する電子部品を個別に小型化するだけではなく、配線基板上に搭載する各電子部品の外形寸法を総合的に勘案した対策が必要となる。
本発明の目的は、薄型化が可能な半導体装置およびその製造方法を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体装置は、配線基板と、配線基板上に搭載され能動素子からなる半導体チップと、配線基板上に搭載され受動素子からなるチップ部品と、配線基板上に搭載され導体線を複数回巻いた空芯コイルとを有する半導体装置であって、空芯コイルは幅に対する高さの比率が０．９より小さく、空芯コイルの幅がチップ部品の高さよりも大きいものである。
また、本発明の半導体装置は、配線基板と、配線基板上に搭載され能動素子からなる半導体チップと、配線基板上に搭載され受動素子からなるチップ部品と、配線基板上に搭載され導体線を複数回巻いた空芯コイルとを有する半導体装置であって、空芯コイルの断面形状は高さ方向が短軸となる楕円形状であり、楕円形状の長軸がチップ部品の高さよりも大きいものである。
また、本発明の半導体装置の製造方法は、導体線を複数回巻いた空芯コイルを台座の窪みに配置する工程と、台座の窪みに配置された空芯コイルに圧力を加えることにより空芯コイル変形させ空芯コイルの幅に対する高さの比率を０．９より小さくする工程と、配線基板上に能動素子からなる半導体チップと、変形させた空芯コイルと、受動素子からなりかつその高さが空芯コイルの幅よりも小さいチップ部品とを搭載する工程とを有するものである。
図１は、本発明の一実施の形態である半導体装置の一例の要部回路図である。
図２は、高周波電力増幅回路の回路構成を示す説明図である。
図３は、本発明の一実施の形態である半導体装置のデバイス構造の一例を示す説明図である。
図４は、本発明の一実施の形態である半導体装置のデバイス構造の一例を示す説明図である。
図５は、本発明の一実施の形態である半導体装置で用いられる空芯コイルの上面図である。
図６は、図５の空芯コイルの正面図である。
図７は、図５の空芯コイルの断面図である。
図８は、本発明の一実施の形態である半導体装置で用いられるチップ部品の斜視図である。
図９は、空芯コイルの製造工程を示す説明図である。
図１０は、図９に続く空芯コイルの製造工程を示す説明図である。
図１１は、図１０に続く空芯コイルの製造工程を示す説明図である。
図１２は、本発明の一実施の形態である半導体装置で用いられる空芯コイルの製造工程を示す説明図である。
図１３は、本発明の一実施の形態である半導体装置で用いられる空芯コイルの製造工程を示す説明図である。
図１４は、本発明の一実施の形態である半導体装置で用いられる空芯コイルの製造工程を示す説明図である。
図１５は、本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
図１６は、図１５に続く半導体装置の製造工程中における要部断面図である。
図１７は、図１６に続く半導体装置の製造工程中における要部断面図である。
図１８は、図１７に続く半導体装置の製造工程中における要部断面図である。
図１９は、本発明の他の実施の形態である半導体装置の概念的な構造を示す断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図などであっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
本実施の形態の半導体装置（電子装置）を図面を参照して説明する。
本実施の形態の半導体装置は、例えばＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）方式のネットワークを利用して情報を伝送するデジタル携帯電話などに使用されるＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）パワーモジュール（高周波電力増幅装置）であり、図１は、そのＲＦパワーモジュールの要部回路図の一例を示している。このＲＦパワーモジュールは、図１に示されるように、高周波電力増幅回路１と、動作電圧制御回路２とを有している。高周波電力増幅回路１は、例えば３段の増幅回路部（パワーアンプ）ＡＭＰ１，ＡＭＰ２，ＡＭＰ３と、これらの増幅回路部ＡＭＰ１，ＡＭＰ２，ＡＭＰ３にバイアス電圧を印加するバイアス回路ＢＩＡＳとを有している。また、上記動作電圧制御回路２は、上記高周波電力増幅回路１への印加電圧を発生する回路であり、電源制御回路２Ａと、バイアス電圧生成回路２Ｂとを有している。電源制御回路２Ａは、上記増幅回路部ＡＭＰ１，ＡＭＰ２，ＡＭＰ３の各々の出力用のパワーＭＯＳのドレイン端子に印加される電源電圧Ｖｄｄ１を生成する回路である（電源電圧（Ｖｄｄ１）コントロール方式の回路）。また、上記バイアス電圧生成回路２Ｂは、上記バイアス回路ＢＩＡＳを制御するための制御電圧Ｖｃｔｌを生成する回路である。本実施の形態では、電源制御回路２Ａがベースバンド回路から供給される出力レベル指定信号ＶＰＬに基づいて上記電源電圧Ｖｄｄ１を生成すると、バイアス電圧生成回路２Ｂが電源制御回路２Ａで生成された上記電源電圧Ｖｄｄ１に基づいて上記制御電圧Ｖｃｔｌを生成するようになっている。上記ベースバンド回路は、上記出力レベル指定信号ＶＰＬを生成する回路である。この出力レベル指定信号ＶＰＬは、高周波電力増幅回路１の出力レベルを指定する信号で、携帯電話と、その基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されているようになっている。
また、本実施の形態の半導体装置では、ＧＭＳＫ（Ｇａｕｓｓｉａｎ ｆｉｌｔｅｒｅｄ Ｍｉｎｉｍｕｍ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変調方式およびＥＤＧＥ変調方式の両方の通信方式が使用可能な構造となっている。ＧＭＳＫ変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。また、ＥＤＧＥ変調方式は、データ通信に用いる方式でＧＭＳＫ変調の位相シフトにさらに振幅シフトを加えた方式である。本実施の形態では、ＧＭＳＫ変調方式と、ＥＤＧＥ変調方式との両方の通信を可能とするため、ＧＭＳＫ変調方式またはＥＤＧＥ変調方式のいずれかを選択する切換スイッチＳＷ１が設けられている。切換スイッチＳＷ１は、変復調用回路に設けられている。この切換スイッチＳＷ１による変調方式の切り換えは、変調方式を指示するモード信号ＭＯＤＥによって行われる。ＧＭＳＫ変調方式が使用される場合は、切換スイッチＳＷ１により上記電源制御回路２Ａに上記出力レベル指定信号ＶＰＬが入力される。一方、ＥＤＧＥ変調方式が使用される場合は、切換スイッチＳＷ１により上記電源制御回路２Ａに上記出力レベル指定信号ＶＰＬの代わりに信号ＬＤＯが入力される。上記信号ＬＤＯは、送信データの振幅情報に相当する信号であり、コンパレータ回路３から伝送される。このコンパレータ回路３は、上記高周波電力増幅回路１の入力側に設けられた位相振幅分離回路４からの振幅情報信号Ｖｉｎと、上記高周波電力増幅回路１の出力側に設けられた出力レベル検出用のカプラ５からの検出信号Ｖｄｔとを比較して電位差に応じた信号を出力するように構成されている。上記位相振幅分離回路４は、送信信号ＩＮを位相情報信号Ｐｉｎと振幅情報信号Ｖｉｎとに分離する回路である。このような構成により、高周波電力増幅回路１の出力レベルを振幅情報信号Ｖｉｎのレベルに一致させるようなフィードバック制御が行われる。なお、カプラ５の出力は、ミクサＭＩＸにより周波数変換され、フィルタＦＬＴと増幅回路部ＡＭＰ４を介して上記検出信号Ｖｄｔとしてコンパレータ回路３に伝送される。
また、ＥＤＧＥ変調モードにおいては、電源制御回路２Ａに対して出力レベル指定信号ＶＰＬが入力されないため、バイアス電圧生成回路２Ｂは電源制御回路２Ａからの電源電圧Ｖｄｄ１に基づいて必要な出力レベルに応じた制御電圧Ｖｃｔｌを生成することができない。そこで、バイアス電圧生成回路２Ｂからの電圧に代えて、ベースバンド回路または変復調用回路から供給される出力レベル制御電圧Ｖａｐｃをバイアス回路ＢＩＡＳに供給する切換スイッチＳＷ２が設けられている。この切換スイッチＳＷ２による変調方式の切り換えは、上記モード信号ＭＯＤＥによって行われる。なお、符号Ｔｒは、電源制御回路２Ａの入力端子、Ｖｒａｍｐは電源制御回路２Ａへの入力電圧、Ｔｉｎは高周波電力増幅回路１の入力端子、Ｔｏｕｔは高周波電力増幅回路１の出力端子、Ｖｏｕｔは高周波電力増幅回路１の出力電圧、Ｔｂｉはバイアス回路ＢＩＡＳの入力端子を示している。
図２は、図１の高周波電力増幅回路１の一部（増幅回路部ＡＭＰ２，ＡＭＰ３近傍領域）の回路構成を示す説明図（回路図）である。
図２に示されるように、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１１，１２がＡＭＰ２，ＡＭＰ３にそれぞれ対応し、その周囲に複数のインダクタ素子１３ａ，１３ｂ，１３ｃ，１３ｄおよび容量素子１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅが用いられている。ＡＭＰ３を構成するＭＩＳＦＥＴ１２の出力側に接続されたインダクタ素子１３ａには、空芯コイルが用いられる。空芯コイルからなるインダクタ素子１３ａは、インピーダンス整合をとるため、また電源（電源部）へのＲＦ成分（高周波成分）の漏れ防止のために設けられている。他のインダクタ素子１３ｂ，１３ｃ，１３ｄは、チップインダクタのようなチップ部品または配線基板に形成したパターン（導体パターン、配線パターン）により形成される。また、容量素子１４ａ〜１４ｅは、チップコンデンサ（チップキャパシタ）のようなチップ部品または配線基板に形成したパターンにより形成される。インダクタ素子１３ａには比較的大きな電流が流れるので、チップインダクタのようなチップ部品や配線基板に形成したパターンからなるインダクタ素子に比較して許容電流値を大きくすることができる空芯コイルがインダクタ素子１３ａとして用いられる。なお、理解を簡単にするために、図１においては、図２に示されるインダクタ素子１３ａ，１３ｂ，１３ｃ，１３ｄおよび容量素子１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅのうち、空芯コイルからなるインダクタ素子１３ａの位置だけが図示されている。
図３および図４は、本実施の形態の半導体装置、ここではＲＦパワーモジュール（高周波電力増幅装置）のデバイス構造の一例を示す説明図である。図３は斜視図に対応するが、理解を簡単にするために、封止部材（封止樹脂）については図示を省略している。また、図４は断面図（側面断面図）に対応するが、各構成部品の高さ位置関係などを明確にするための概念的な構造が示されており、図３の構造を所定の位置で切断した断面とは完全には一致していない。
図３および図４に示される本実施の形態の半導体装置（ここではＲＦパワーモジュールまたは高周波電力増幅装置）２０は、配線基板（多層基板、多層配線基板）２１と、配線基板２１に搭載（実装）された能動素子からなる半導体チップ２２と、配線基板２１に搭載（実装）された受動素子からなるチップ部品２３と、配線基板２１に搭載（実装）された空芯コイル２４と、半導体チップ２２、チップ部品２３および空芯コイル２４を含む配線基板２１の上面を覆う封止樹脂２５とを有している。また、半導体装置２０は、例えば図示しない外部回路基板またはマザーボードなどに実装することもできる。
配線基板２１は、複数の絶縁層（誘電体層）２１ａを積層して一体化した多層配線構造を有している。図３および図４では、５つの絶縁層２１ａが積層されて配線基板２１が形成されているが、積層される絶縁層２１ａの数はこれに限定されるものではなく種々変更可能である。また、絶縁層２１ａは、例えばアルミナ（酸化アルミニウム、Ａｌ２Ｏ３）などのようなセラミックからなるが、これに限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂などを用いても良い。
各絶縁体層２１ａの表面または裏面には配線形成用の配線パターン２１ｂが形成されている。配線基板２１の主面および裏面の配線パターン２１ｂは、例えば銅（Ｃｕ）とタングステン（Ｗ）との合金の表面にニッケル（Ｎｉ）メッキおよび金（Ａｕ）メッキを順に施した構成となっている。この金メッキは、配線パターンの酸化や侵食を防ぐ機能を有している。配線基板２１の内層の配線パターン２１ｂは、例えば銅（Ｃｕ）とタングステン（Ｗ）との合金からなる。また、配線パターン２１ｂのうち、基準電位供給の配線パターン（例えば配線基板２１の裏面の配線パターンなど）は、絶縁体層２１ａの配線形成面の大半の領域を覆うようなベタパターンで形成され、伝送線路用の配線パターンは帯状のパターンで形成されている。異なる配線層の配線パターン２１ｂ同士は、ビアホール２６内の導体または導体膜を通じて電気的に接続されている。ビアホール２６内の導体膜は、例えば銅（Ｃｕ）とタングステン（Ｗ）との合金からなる。なお、ビアホール２６のうち、半導体素子２２の下方に設けられたビアホールは、半導体素子２２で生じた熱を配線基板２１の裏面側に伝導させるためのサーマルビアとして機能することができる。
配線基板２１の半導体チップ２２搭載領域には、キャビティと称する平面矩形状の窪み（凹部）２７が設けられており、窪み２７の底面にはその底面全体が覆われるように配線パターン２１ｂがパターン形成されている。各半導体チップ２２は、窪み２７の底面に、半導体チップ２２の裏面を配線基板２１側に向けた状態で（すなわちフェイスアップで）、例えば半田（はんだ）などの接合材２８を介してダイボンディングされている。各半導体チップ２２の表面の電極（ボンディングパッド）は、ボンディングワイヤ２９を介して配線基板２１の主面（表面）の配線パターン２１ｂと電気的に接続されている。ボンディングワイヤ２９は、例えば金（Ａｕ）線などからなる。
半導体チップ２２は能動素子からなり、例えば半導体装置２０において電力増幅回路を構成するＭＩＳＦＥＴなどの半導体増幅素子である。例えば、半導体チップ２２は、図１の増幅回路部ＡＭＰ１，ＡＭＰ２（図２のＭＩＳＦＥＴ１１），ＡＭＰ３（図２のＭＩＳＦＥＴ１２）や電源制御回路２Ａ内のＭＩＳＦＥＴ（図１では図示せず）などに対応する。
チップ部品２３および空芯コイル２４は、半田などの接合材２８により配線基板２１の主面の配線パターン２１ｂに接合され電気的に接続されている。チップ部品２３は、抵抗素子（チップ抵抗）、容量素子（チップコンデンサ）またはインダクタ素子（チップインダクタ）などの受動素子からなり、例えば半導体装置２０において段間整合回路に用いられている受動素子である。例えば、チップ部品２３は、図２に示される容量素子１４ａ〜１４ｅまたはインダクタ素子１３ｂ，１３ｃ，１３ｄ、あるいはそれ以外の抵抗素子、容量素子またはインダクタ素子などに対応する。空芯コイル２４は、例えば、図２の空芯コイルからなるインダクタ素子１３ａに対応する。インダクタ素子１３ａは、上記のようにインピーダンス整合をとるため、また電源（電源部）へのＲＦ成分（高周波成分）の漏れ防止のために設けられている。なお、図４は概念的な断面図に対応するが、理解を簡単にするために、図４において空芯コイル２４は断面ではなく側面図で示されている。
配線基板２１上の半導体チップ２２、チップ部品２３、空芯コイル２４およびボンディングワイヤ２９は封止樹脂２５で覆われている。封止樹脂２５は、例えばエポキシ樹脂などの樹脂材料からなり、フィラーなどを含有することもできる。
図５は本実施の形態の半導体装置２０で用いられる空芯コイル２４の上面図（平面図）、図６は空芯コイル２４の正面図（平面図）、図７は空芯コイル２４の断面図である。図５は、配線基板２１の空芯コイル２４搭載側の主面（表面）の上方から空芯コイル２４を見たときの平面図に対応する。図６は、図５の方向３５からみた平面図に対応する。図７は図５のＡ−Ａ線の断面図に対応する。
図５〜図７からも分かるように、本実施の形態では、空芯コイル２４は導体線２４ａを複数回巻くことにより形成されており、その断面形状（図７の断面図に対応）は真円ではない。空芯コイル２４を構成する導体線２４ａは、例えば銅（Ｃｕ）などの導体からなる芯線３６の表層にポリスチレンなどの薄い絶縁膜３７の皮膜を形成したものを用いることができ、必要とされるインダクタンス値を得ることができる巻数で螺旋（らせん）状に巻かれている。なお、図５の方向３５は、空芯コイル２４を構成する導体線２４ａの螺旋の進行方向に対応し、図７は方向３５に垂直な断面である。また、空芯コイル２４の両端部近傍では、導体線２４ａは皮膜（絶縁膜３７）が除去されて、導体からなる芯線３６が露出されており、空芯コイル２４と配線基板２１の主面（表面）の配線パターン２１ｂとの間の電気的接続を可能としている。
空芯コイル２４（の断面形状）は、幅Ｗ１が高さＨ１よりも大きく（Ｈ１＜Ｗ１）、より好ましくは幅Ｗ１に対する高さＨ１の比率（比）が０．９よりも小さい（Ｈ１／Ｗ１＜０．９）。なお、本実施の形態では、図５〜図７からも分かるように、空芯コイル２４（の断面形状）の幅Ｗ１は、空芯コイル２４における配線基板２１の主面（空芯コイル２４搭載側の主面）に平行で、かつ空芯コイル２４を構成する導体線２４ａの螺旋の進行方向（図５の方向３５に対応）に垂直な方向の幅（最長部の長さ）に対応する。また、図６および図７からも分かるように、空芯コイル２４（の断面形状）の高さＨ１は、空芯コイル２４における配線基板２１の主面（空芯コイル２４搭載側の主面）に垂直な方向の高さ（最長部の長さ）Ｈ１に対応する。また、空芯コイル２４の断面形状（図７の断面図に対応）は、空芯コイル２４を構成する導体線２４ａの螺旋の進行方向（図５の方向３５に対応）に垂直な断面の外形（外周形状）に対応する。
空芯コイル２４の断面形状は、例えば略楕円形状とすることができ、その場合、楕円形状の長軸が幅Ｗ１に対応し、短軸が高さＨ１に対応する。従って、空芯コイル２４の断面形状が楕円形状の場合は、長軸に対する短軸の比率（比）が０．９よりも小さい（短軸／長軸＜０．９）ことが好ましい。また、楕円形状の短軸が、配線基板２１の主面に垂直な方向、すなわち空芯コイル２４の高さ方向になり、楕円形状の長軸が配線基板２１の主面に平行な方向になる。
図８は、本実施の形態の半導体装置２０で用いられるチップ部品２３の斜視図である。チップ部品２３は、例えば０．６ｍｍ×０．３ｍｍの規格のものを用いることができ、この場合チップ部品の高さＨ０および幅Ｗ０はそれぞれ０．３ｍｍ（Ｈ０＝０．３ｍｍ，Ｗ０＝０．３ｍｍ）であり、奥行き（長さ）Ｌ０は０．６ｍｍ（Ｌ０＝０．６ｍｍ）となる。なお、本実施の形態では、チップ部品２３の高さＨ０は、チップ部品２３における配線基板２１の主面（チップ部品２３搭載側の主面）に垂直な方向の高さＨ０に対応する。
本実施の形態では、空芯コイル２４の幅Ｗ１は、チップ部品２３の高さＨ０よりも大きい。複数の規格（外形寸法規格）のチップ部品２３が配線基板２１の主面に搭載されている場合は、そのうち最も高さＨ０が高いチップ部品２３の高さＨ０よりも空芯コイル２４の幅Ｗ１の方が大きい。
近年、ＲＦパワーモジュール（高周波電力増幅装置）のような半導体装置は、小型化、薄型化の要求が高く、配線基板上に搭載された各種部品の小型化が要求される。チップ部品（チップ抵抗、チップコンデンサ、チップインダクタ）の小型化は比較的容易であるのに対して、空芯コイルの小型化（小径化）は容易ではない。例えば、チップ部品の形状は上記のような０．６ｍｍ×０．３ｍｍ（Ｈ０＝０．３ｍｍ，Ｗ０＝０．３ｍｍ，Ｌ０＝０．６ｍｍ）の規格のものが開発されているのに対して、空芯コイルの外形寸法は０．５ｍｍ（幅および高さが０．５ｍｍ）が最小である。
図９〜図１１は、空芯コイルの製造工程を示す説明図である。まず、図９に示されるように、炭素鋼などからなる巻き付け芯４１に皮膜付の銅線などからなる導体線４２を所定の回数巻きつける。理解を簡単にするために図示は省略したけれども、巻き付け芯４１の一方の端部４１ａは、図示しない製造装置に接続されている。それから、図１０に示されるように、導体線４２を所定の位置で切断し、図１１に示されるように、導体線４２から巻き付け芯４１を抜き取る。これにより、断面形状が円形の空芯コイル４３が得られる。
空芯コイル４３を小型化（小径化）するためには、巻き付け芯４１を細くしなければならない。しかしながら、巻き付け芯４１を細くすると、巻き付け芯４１の強度（機械的強度）が弱まり、空芯コイル４３の安定した製造が困難になってしまう。これは、空芯コイルおよびそれを用いた半導体装置の製造コストを著しく増大させる。導体線４２を細くすることによって空芯コイル４３を小型化（小径化）することも考えられるが、導体線４２を細線化すると空芯コイル４３の許容電流値が低下してしまう。このため、回路的に比較的大きな電流が流れる位置では使用することができなくなってしまう。従って、導体線４２の直径はある程度の大きさ（例えば直径０．０８ｍｍ以上）を確保することが好ましい。
一方、チップインダクタは、小型化が比較的容易であるため、外形寸法の規格を上記のような０．６ｍｍ×０．３ｍｍ（Ｈ０＝０．３ｍｍ，Ｗ０＝０．３ｍｍ，Ｌ０＝０．６ｍｍ）とすることが可能であるが、電極層の膜厚が薄いため許容電流値が低くなってしまう。このため、回路的に比較的大きな電流が流れる位置では使用することができない。
このため、配線基板上に半導体チップ、チップ部品および空芯コイルを搭載したＲＦパワーモジュール（高周波電力増幅装置）などにおいては、空芯コイルが配線基板上の高さが最も高くなり、配線基板上に封止樹脂を形成すると、空芯コイルの高さに依存して封止樹脂の厚みを調整しなければならず、封止樹脂の厚みが厚くなってしまう。
本実施の形態の半導体装置２０では、上記のように、高さＨ１が幅Ｗ１よりも小さい（Ｈ１＜Ｗ１、より好ましくはＨ１／Ｗ１＜０．９）空芯コイル２４、例えば断面形状が略楕円形状の空芯コイル２４が、配線基板２１上に搭載されている。このため、空芯コイル２４を構成する導体線の太さ（直径）をある程度確保しながら、その高さＨ１を比較的低く（小さく）することができる。
このような空芯コイル２４は、例えば次のようにして製造することができる。
図１２〜図１４は、本実施の形態の半導体装置で用いられる空芯コイル２４の製造工程を示す説明図である。図１２は上面図、図１３は図１２のＢ−Ｂ線の断面図に対応する。図１４は、図１３に続く製造工程中の断面図であり、図１３と同様の領域の断面に対応する。
上記のように、図９〜図１１に示される工程により、円形の断面形状を有する空芯コイル４３を製造した後、図１２および図１３に示されるように、台座（下金型）５１の窪み５２内に空芯コイル４３を配置する。図１２では、台座５１に４つの窪み５２が設けられているが、これに限定されるものではなく、台座５１に設ける窪み５２の数は、任意の数を選択することができる。
この段階では、空芯コイル４３の断面形状はほぼ円形であり、空芯コイル４３の高さＨ３と幅Ｗ３とはほぼ等しい（Ｈ３＝Ｗ３）。また、例えば、高さＨ３および幅Ｗ３が０．５ｍｍ（Ｈ３＝０．５ｍｍ，Ｗ３＝０．５ｍｍ）の空芯コイル４３を用いることができる。
台座５１に設けられた窪み５２の平面形状は、空芯コイル４３を収容可能な形状または寸法を有している。台座５１に設けられた窪み５２の深さＨ２は、そこに収容する空芯コイル４３の高さＨ３より浅い（Ｈ２＜Ｈ３）。このため、台座５１の窪み５２内に空芯コイル４３を配置したとき、台座５１の上面５１ａから、空芯コイル４３の一部（上部）が突出した状態となっている。
次に、図１４に示されるように、台座５１の上方から上金型５３を下降させて、台座５１に上金型５３を押し付ける。上金型５３の下面（台座５１に接触する側の面）は、例えば平坦面とすることができる。上記のように台座５１の上面５１ａから一部が突出している状態の空芯コイル４３は、上金型５３の下面によって圧力を加えられることによって変形し（押しつぶされ）、変形された空芯コイル４３ａとなる。空芯コイル４３は上下方向（高さ方向）に押しつぶされ（変形し）、変形した空芯コイル４３ａの高さＨ４は、窪み５２の深さＨ２とほぼ同じになる（Ｈ４＝Ｈ２）。また、空芯コイル４３は幅方向に広がり、変形した空芯コイル４３ａの幅Ｗ４は、変形する前の空芯コイル４３の幅Ｗ３よりも大きくなる（Ｗ４＞Ｗ３）。例えば、略円形の断面形状を有する空芯コイル４３が略楕円形状の断面形状を有する空芯コイル４３ａに変形する。
その後、台座５１から上金型５３を離れさせ、窪み５２から空芯コイル４３ａを取り出す。取り出された空芯コイル４３ａが上記空芯コイル２４に対応する。このようにして空芯コイル２４を製造することができる。なお、台座５１から上金型５３を離れさせた際に、窪み５２に収容されている空芯コイル４３ａは押しつぶされた状態から弾性によって若干戻り、最終的に製造された空芯コイル２４の高さＨ１は台座５１の窪み５２の深さＨ２よりも若干大きくなる場合もある。
このようにして、高さＨ１が幅Ｗ１よりも小さな（Ｈ１＜Ｗ１、より好ましくはＨ１／Ｗ１＜０．９）空芯コイル２４を容易かつ安定して製造することができる。
台座５１の窪み５２の深さＨ２を調整することで、所望の高さＨ１を有する空芯コイル２４を製造することが可能である。例えば、高さＨ１が０．３ｍｍである空芯コイル２４を得たい場合は、窪み５２の深さＨ２を０．３ｍｍ、あるいは台座５１から上金型５３を離れさせた後に弾性により戻る現象を考慮して０．３ｍｍよりも若干浅くしておけばよい。
また、台座５１の窪み５２の深さＨ２を調整することで、台座５１の窪み５２に収容した空芯コイル４３を上金型５３で押しつぶした際に、変形した空芯コイル４３ａの内部の空隙５５がなくなるのを防止することができる。すなわち、空芯コイル４３ａの内部の空隙５５がなくなると、インダクタ素子としての機能を得られなくなる恐れがあるが、窪み５２の深さＨ２を空芯コイル４３（空芯コイル４３ａ）を構成する導体線４２の直径Ｄ３の２倍よりも大きくすることで（Ｈ２＞２Ｄ３）、空芯コイル４３ａの内部に空隙５５を確保し、その大きさを所望のインダクタ素子としての機能を得るのに必要な大きさにすることができる。
もし、高さＨ０（例えばＨ０＝０．３ｍｍ）のチップ部品２３と、それよりも高さＨ３（例えばＨ３＝０．５ｍｍ）が高く（Ｈ３＞Ｈ０）断面形状が円形状の空芯コイル４３とを配線基板２１上に搭載（実装）した場合、空芯コイル４３の最上部が配線基板２１上の高さが最も高くなり、空芯コイル４３の高さに依存して封止樹脂２５の厚みを調整しなければならず、封止樹脂２５の厚みが厚くなってしまう。
本実施の形態では、チップ部品２３の高さＨ０（例えばＨ０＝０．３ｍｍ）よりも高さＨ３（例えばＨ３＝０．５ｍｍ）が高い（Ｈ３＞Ｈ０）空芯コイル４３を変形させて、変形前の高さＨ３よりも変形後の高さＨ１を低く（Ｈ３＞Ｈ１）し、その変形された（高さを低減させた）空芯コイル４３ａすなわち空芯コイル２４を、配線基板２１上に搭載している。このため、配線基板２１上の空芯コイル２４の最上部の高さ位置を、断面形状が円形の空芯コイル４３を用いる場合に比較して低くすることができ、封止樹脂２５の厚みＴ１を薄くすることができる。従って、半導体装置２０の薄型化が可能となる。なお、本実施の形態では、封止樹脂２５の厚みＴ１は、配線基板２１の主面（チップ部品２３および空芯コイル２４の搭載面）から封止樹脂２５の上面２５ａまでの距離に対応する。
また、空芯コイル２４を構成する導体線２４ａの太さ（直径）をある程度確保しながら、空芯コイル２４の高さＨ１を比較的低くすることができる。空芯コイル２４を構成する導体線２４ａの直径は、０．０８ｍｍ以上であればより好ましい。導体線２４ａの太さをある程度確保し、より好ましくは導体線２４ａの直径を０．０８ｍｍ以上とすることで、空芯コイル２４の許容電流値を確保し（大きくし）、回路的に大電流が流れる位置での空芯コイル２４の使用も可能になる。
また、比較的高さＨ０が高く製造が容易な空芯コイル４３を変形して、比較的高さＨ１が低い空芯コイル２４を形成できるので、空芯コイル２４の安定した製造が可能である。
また、空芯コイル４３を変形して空芯コイル４３ａとしたとき、空芯コイルのインダクタンス値は変化するが、本発明者の実験によれば、そのような空芯コイル４３ａ（空芯コイル２４）を用いても、ＲＦパワーモジュールのような半導体装置に対する回路上の影響は少ないことが確認されている。空芯コイル２４は、空芯コイル２４を構成する導体線２４ａの巻数を調整することなどにより（すなわち変形前の空芯コイル４３の導体線４２の巻数を調整することなどにより）、インダクタンス値を所望の値に調整し、回路上必要なインダクタンス値を確保することができる。
また、空芯コイル２４の幅Ｗ１に対する高さＨ１の比率は、０．９よりも小さい（Ｈ１／Ｗ１＜０．９）ことが好ましい。これにより、空芯コイル２４の高さの低減効果をより有効とすることができ、封止樹脂２５の厚みを薄くすることができる。従って、半導体装置２０の薄型化を実現できる。
また、本実施の形態では、上記のように、チップ部品２３の高さＨ０よりも高さＨ３が高い（Ｈ３＞Ｈ０）空芯コイル４３を変形させて、変形前の高さＨ３よりも変形後の高さＨ１を低く（Ｈ３＞Ｈ１）し、その変形された空芯コイル４３ａすなわち空芯コイル２４を、配線基板２１上に搭載している。このため、空芯コイル２４の幅Ｗ１は、チップ部品２３の高さＨ０よりも大きく（Ｗ１＞Ｈ０）なる。複数の規格（外形寸法規格）のチップ部品２３が配線基板２１の主面に搭載されている場合は、そのうち最も高さＨ０が高いチップ部品２３の高さＨ０よりも空芯コイル２４の幅Ｗ１の方が大きい。
また、本実施の形態では、図４に示されるように、配線基板２１上に搭載された空芯コイル２４の最上部の高さ位置Ｐ１が、チップ部品２３の最上部の高さ位置Ｐ０よりも低いかあるいは同じであることが、より好ましい。なお、本実施の形態では、空芯コイル２４の最上部の高さ位置Ｐ１は、配線基板２１の主面に垂直な方向の高さ位置に対応する。また、チップ部品２３の最上部の高さ位置Ｐ０は、配線基板２１の主面に垂直な方向の高さ位置に対応し、複数の規格（外形寸法規格）のチップ部品２３が配線基板２１の主面に搭載されている場合は、そのうち最上部が最も高い位置にあるチップ部品２３の最上部の高さ位置Ｐ０に対応する。空芯コイル２４の最上部の高さ位置Ｐ１を、チップ部品２３の最上部の高さ位置Ｐ０よりも低いかあるいは同じにすることは、空芯コイル２４の高さＨ１をチップ部品２３の高さＨ０以下（Ｈ１≦Ｈ０）にすることにより実現することができる。これにより、配線基板２１上の高さ位置が最も高いものが空芯コイル２４ではなくなるので、空芯コイルに依存して封止樹脂２５の厚みを厚くする必要がなくなり、封止樹脂２５の厚みＴ１をより薄くすることができる。従って、半導体装置２０全体の厚みＴ２をより薄くすることができる。
また、封止樹脂２５の厚みＴ１は、より好ましくは０．８ｍｍ以下（Ｔ１≦０．８ｍｍ）である。封止樹脂２５の厚みＴ１を薄くし、好ましくは０．８ｍｍ以下（Ｔ１≦０．８ｍｍ）にすることで、半導体装置２０全体の厚みＴ２を薄くすることができる。例えば、半導体装置２０全体の厚みＴ２を１．５ｍｍ以下（Ｔ２≦１．５ｍｍ）にすることが可能となる。このため、使用する半導体装置の薄型化が特に要求される電子機器、例えば携帯電話などへの半導体装置２０の使用がより容易になる。
また、封止樹脂２５の上面２５ａと空芯コイル２４の上部との間の距離Ｌ１は０．１ｍｍ以上（Ｌ１≧０．１ｍｍ）であればより好ましい。配線基板２１上に空芯コイル２４を半田（はんだ）などの接合材２８を介して搭載（実装）した際に、半田の吸い上がり現象などにより、空芯コイル２４を構成する導体線２４ａを伝わって半田が空芯コイル２４の上部に付着する恐れがある。このような現象は、鉛フリーの半田を接合材２８として用いた場合に特に顕著である。本実施の形態では、上記のように、封止樹脂２５の上面２５ａと空芯コイル２４の上部との間の距離Ｌ１を０．１ｍｍ以上（Ｌ１≧０．１ｍｍ）にすることで、空芯コイル２４の上部に半田などが付着したとしても、封止樹脂２５からその半田が露出するのを的確に防止することができる。このため、半導体装置２０の信頼性をより向上することができる。
また、本実施の形態では、各半導体チップ２２は、配線基板２１の窪み２７の底面に搭載されている。このため、配線基板２１に窪み２７を設けずに半導体チップ２２を搭載した場合に比較して、窪み２７の深さの分だけボンディングワイヤ２９の最上部の高さ位置Ｐ２を低くすることができる。従って、空芯コイル２４の高さＨ１を低くしたときに、ボンディングワイヤ２９の最上部の高さ位置Ｐ２が高いことに起因して封止樹脂２５の薄型化が制限されるのを防止できる。これにより、半導体装置２０の薄型化をより効果的に実現することができる。
本実施の形態の半導体装置２０は、例えば次のような手法で製造することができる。
図１５〜図１８は、本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
まず、図１５に示されるように、配線基板２１を準備する。配線基板２１は、例えばビルドアップ法、印刷法またはシート積層法などを用いて製造することができる。
次に、図１６に示されるように、配線基板２１の半導体チップ２２、チップ部品２３および空芯コイル２４を搭載予定の領域に半田などの接合材２８を印刷または塗布する。そして、配線基板２１上に半導体チップ２２、チップ部品２３および空芯コイル２４を搭載する。
配線基板２１に搭載する空芯コイル２４は、上記のように高さＨ１が幅Ｗ１よりも小さく（Ｈ１＜Ｗ１、より好ましくはＨ１／Ｗ１＜０．９）、例えば断面形状が略楕円形状を有しており、図９〜図１４に関連して説明したようにして準備（製造）される。また、半導体チップ２２は、裏面側が下方（配線基板２１側）を向き、表面側が上方を向くように（フェイスアップボンディング）、配線基板２１に設けられた窪み（キャビティ）２７の底面に搭載される。
それから、半田リフロー処理などを行って、半導体チップ２２、チップ部品２３および空芯コイル２４を配線基板２１に半田などの接合材２８を介して固着する。
次に、図１７に示されるように、ワイヤボンディング工程を行って、半導体チップ２２の表面の電極（ボンディングパッド）と配線基板２１の主面（表面）の配線パターン２１ｂとをボンディングワイヤ２９を介して電気的に接続する。
次に、図１８に示されるように、配線基板２１上に、半導体チップ２２、チップ部品２３、空芯コイル２４およびボンディングワイヤ２９を覆うように、封止樹脂２５を形成する。封止樹脂２５は、例えば印刷法またはモールド用金型（例えばトランスファモールド）などを用いて形成することができる。１枚の配線基板２１から複数の半導体装置２０を製造する場合は、封止樹脂２５の形成後、配線基板２１および封止樹脂２５を所定の位置で分割し、各個片としての半導体装置２０を得ることができる。
（実施の形態２）
図１９は、本発明の他の実施の形態である半導体装置の概念的な構造を示す断面図である。図１９は、上記実施の形態１の図４に対応する。
図１９に示される本実施の形態の半導体装置（例えばＲＦパワーモジュールまたは高周波電力増幅装置）６０は、封止部材が異なること以外は、上記実施の形態１の半導体装置２０とほぼ同様の構成を有するので、封止部材以外の構成についてはここではその説明を省略する。
上記実施の形態１の半導体装置２０では、配線基板２１の上面（主面）を封止（気密封止）する封止部材として封止樹脂２５を用いていたが、本実施の形態の半導体装置６０では、配線基板２１の上面（主面）を封止（気密封止）する封止部材として金属キャップ６１を用いている。本実施の形態では、配線基板２１上に搭載された半導体チップ２２およびボンディングワイヤ２９は封止樹脂６２によって封止されて（覆われて）いるが、チップ部品２３および空芯コイル２４は封止樹脂６２によって完全には封止されて（覆われて）いない。封止部材としての金属キャップ６１は配線基板２１に接合され、封止樹脂６２によって封止された半導体チップ２２およびボンディングワイヤ２９とともに、配線基板２１上に搭載されて露出した状態にあるチップ部品２３および空芯コイル２４を封止する。
本実施の形態でも、上記実施の形態１と同様の効果を得ることができる。更に、金属キャップ６１により、配線基板２１に搭載された半導体チップ２２、チップ部品２３、空芯コイル２４および配線基板２１の上面に形成された配線パターン２１ｂなどが、半導体装置６０の外部の電磁場から遮蔽される。このため、半導体装置６０の性能をより向上させることができる。
また、本実施の形態においても、上記実施の形態１と同様に、空芯コイル２４の高さを幅よりも小さくし、より好ましくは配線基板２１上に搭載された空芯コイル２４の最上部の高さ位置が、チップ部品２３の最上部の高さ位置よりも低くなるようにする。これにより、配線基板２１上の空芯コイル２４の最上部の高さ位置が低くなり、更に配線基板２１上の高さ位置が最も高いものが空芯コイル２４ではなくなるので、空芯コイルに依存して金属キャップ６１の高さ（厚み）Ｔ３を高くする必要がなくなり、金属キャップ６１の高さＴ３を低く（小さく）することが可能になる。例えば、金属キャップ６１の高さＴ３を０．８ｍｍ以下（Ｔ３≦０．８ｍｍ）にすることもできる。なお、本実施の形態では、金属キャップ６１の高さＴ３は、配線基板２１の主面（空芯コイル２４などの搭載面）から金属キャップ６１の上面６１ａまでの距離に対応する。金属キャップ６１の高さＴ３を低くし、好ましくは０．８ｍｍ以下（Ｔ３≦０．８ｍｍ）にすることで、半導体装置６０全体の厚みＴ４を薄くすることができる。例えば、半導体装置６０全体の厚みＴ４を１．５ｍｍ以下（Ｔ４≦１．５ｍｍ）にすることが可能となる。このため、使用する半導体装置の薄型化が特に要求される電子機器、例えば携帯電話などへの半導体装置６０の使用がより容易になる。
また、金属キャップ６１の内部面（内面）６１ｂと空芯コイル２４の上部との間の距離（間隔）Ｌ５は０．１ｍｍ以上（Ｌ５≧０．１ｍｍ）であればより好ましい。配線基板２１上に空芯コイル２４を半田などの接合材２８を介して搭載（実装）した際に、半田の吸い上がり現象などにより、空芯コイル２４を構成する導体線２４ａを伝わって半田が空芯コイル２４の上部に付着する恐れがある。このような現象は、鉛フリーの半田を接合材２８として用いた場合に特に顕著である。本実施の形態では、上記のように、金属キャップ６１の内部面６１ｂと空芯コイル２４の上部との間の距離Ｌ５を０．１ｍｍ以上（Ｌ５≧０．１ｍｍ）にすることで、空芯コイル２４の上部に半田などが付着したとしても、金属キャップ６１にその半田が接触するのを的確に防止することができる。このため、半導体装置６０の信頼性をより向上することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、ＲＦパワーモジュール（高周波電力増幅装置）について説明したが、本発明は、これに限定されるものではなく、配線基板上に能動素子からなる半導体チップと、受動素子からなるチップ部品と、空芯コイルとを搭載した種々の半導体装置に適用することができる。
本願において開示される発明の実施形態のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
半導体チップ、受動素子からなるチップ部品および空芯コイルを配線基板上に搭載した半導体装置において、空芯コイルの幅に対する高さの比率を０．９より小さくし、空芯コイルの幅をチップ部品の高さよりも大きくしたことにより、半導体装置の薄型化が可能になる。
また、半導体チップ、受動素子からなるチップ部品および空芯コイルを配線基板上に搭載した半導体装置において、空芯コイルの断面形状を高さ方向が短軸となる楕円形状とし、楕円形状の長軸をチップ部品の高さよりも大きくしたことにより、半導体装置の薄型化が可能になる。
また、空芯コイルを台座の窪みに配置し、その空芯コイルに圧力を加えることにより変形させて空芯コイルの幅に対する高さの比率を０．９より小さくしてから、配線基板上に半導体チップと、変形させた空芯コイルと、受動素子からなりかつその高さが空芯コイルの幅よりも小さいチップ部品とを搭載することにより、半導体装置の薄型化が可能になる。
本発明は、例えば携帯電話のような移動体通信機器などに用いられる半導体装置のように、薄型化が要求される半導体装置として有用である。

Claims (5)

  1. （ａ）導体線を複数回巻いた空芯コイルを、台座の窪みに配置する工程、
    （ｂ）前記台座の前記窪みに配置された前記空芯コイルに圧力を加えることにより前記空芯コイル変形させ、前記空芯コイルの幅に対する高さの比率を０．９より小さくする工程、
    （ｃ）配線基板上に、能動素子からなる半導体チップと、前記（ｂ）工程で変形させた前記空芯コイルと、受動素子からなりかつその高さが前記空芯コイルの前記幅よりも小さいチップ部品とを搭載する工程、
    を有し、
    前記（ａ）工程では、断面形状が円形状の前記空芯コイルが、前記台座の前記窪みに配置されることを特徴とする半導体装置の製造方法。
  2. （ａ）導体線を複数回巻いた空芯コイルを、台座の窪みに配置する工程、
    （ｂ）前記台座の前記窪みに配置された前記空芯コイルに圧力を加えることにより前記空芯コイル変形させ、前記空芯コイルの幅に対する高さの比率を０．９より小さくする工程、
    （ｃ）配線基板上に、能動素子からなる半導体チップと、前記（ｂ）工程で変形させた前記空芯コイルと、受動素子からなりかつその高さが前記空芯コイルの前記幅よりも小さいチップ部品とを搭載する工程、
    を有し、
    前記（ｃ）工程で前記配線基板上に搭載される前記チップ部品の高さは、前記（ｂ）工程で変形される前の前記空芯コイルの高さよりも低いことを特徴とする半導体装置の製造方法。
  3. 請求項１または２に記載の半導体装置の製造方法において、
    前記（ａ）工程では、前記台座の前記窪みに配置された前記空芯コイルの高さは、前記窪みの深さよりも大きいことを特徴とする半導体装置の製造方法。
  4. 請求項１または２に記載の半導体装置の製造方法において、
    前記窪みの深さが、前記空芯コイルを構成する前記導体線の直径の２倍よりも大きいことを特徴とする半導体装置の製造方法。
  5. 請求項１または２に記載の半導体装置の製造方法において、
    前記（ａ）工程の前に、
    （ａ１）前記導体線を巻き付け芯に巻きつけてコイル形状にする工程、
    （ａ２）前記導体線を所定の位置で切断する工程、
    （ａ３）前記導体線から前記巻き付け芯を抜き取って、前記導体線からなる前記空芯コイルを形成する工程、
    を有することを特徴とする半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI693182B (zh) 2019-06-25 2020-05-11 尚墩股份有限公司 容器自動封蓋機

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8552564B2 (en) * 2010-12-09 2013-10-08 Intel Corporation Hybrid-core through holes and vias
US8937382B2 (en) * 2011-06-27 2015-01-20 Intel Corporation Secondary device integration into coreless microelectronic device packages
JP6341461B2 (ja) * 2013-09-11 2018-06-13 株式会社村田製作所 電力増幅器
EP3341965B1 (en) 2016-02-24 2019-04-24 ABB Schweiz AG Power module based on a multi-layer circuit board
US20220157671A1 (en) * 2020-11-13 2022-05-19 Cree, Inc. Packaged rf power device with pcb routing

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05166623A (ja) * 1991-12-12 1993-07-02 Matsushita Electric Ind Co Ltd 小形固定コイル
US5796165A (en) * 1996-03-19 1998-08-18 Matsushita Electronics Corporation High-frequency integrated circuit device having a multilayer structure
JP3426842B2 (ja) * 1996-04-16 2003-07-14 京セラ株式会社 高周波用電力増幅器
JP3059461U (ja) * 1998-11-30 1999-07-09 株式会社マイカコーポレーション 超小型成形コイル
JP4530322B2 (ja) * 2001-10-09 2010-08-25 ルネサスエレクトロニクス株式会社 高周波パワーアンプモジュール

Cited By (1)

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