JP4165485B2 - リセット回路及び集積回路装置 - Google Patents
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Description
図1は、本発明の第1の実施形態に係る集積回路装置の構成及び動作を示す説明図である。また、図2は、第1の実施形態に係る集積回路装置の構成を示すブロック図である。図1及び図2に示されるように、集積回路装置100は、SOG型のASICチップ110と、ROMチップ120とを有する。
図6は、本発明の第2の実施形態に係る集積回路装置の構成及び動作を示す説明図である。また、図7は、第2の実施形態に係る集積回路装置の構成を示すブロック図である。図6及び図7に示されるように、集積回路装置400は、SOG型のASICチップ410と、ROMチップ420とを有する。
110,310,410 ASICチップ、
120,320,420 ROMチップ、
130,430 リセット回路、
131,431 リードコマンド/アドレス生成回路、
132,432 第1のレジスタ、
133,433 第2のレジスタ、
134,434 データ比較回路、
135 内部カウンタ、
140,440 ロジック回路、
150,450 オシレータ、
160 入出力ポート、
220 ROM装置、
435 第1のカウンタ、
436 第2のカウンタ。
Claims (15)
- オートロード機能を有する集積回路装置の内部回路を初期化するためのリセット信号を生成するリセット回路において、
所定の期待値データを記憶している第1の記憶部と、
オートロードされたデータを保持する第2の記憶部と、
前記第2の記憶部にデータをオートロードし、前記オートロードによって前記第2の記憶部に保持されたデータと前記第1の記憶部に記憶されている前記期待値データとの比較を実行する処理を、所定の複数回実行し、前記所定の複数回の処理における複数の比較結果のうちの1つでも不一致の判定が含まれる場合には前記内部回路の通常動作を開始させず、前記所定の複数回の処理における複数の比較結果のすべてが一致の判定である場合には前記内部回路の通常動作を開始させる前記リセット信号を生成するリセット制御部と
を有することを特徴とするリセット回路。 - 前記リセット制御部は、時間を計測する計測部を有し、
前記リセット制御部は、前記計測部が前記集積回路装置の電源投入後において所定の時間を計測したときに前記所定の複数回の処理を実行する
ことを特徴とする請求項1に記載のリセット回路。 - 前記計測部は、前記集積回路装置の内部クロックを計測するカウンタを有することを特徴とする請求項2に記載のリセット回路。
- 前記リセット制御部は、
所定時間の計測を繰り返し実行する第1の計測部と、
前記第1の計測部が前記所定時間を計測した回数を計測する第2の計測部と
を有し、
前記第2の計測部が所定回数を計測するまでの期間、前記第1の計測部が前記所定時間を計測する毎に前記所定の複数回の処理のうちの1回の処理を実行する
ことを特徴とする請求項1に記載のリセット回路。 - 前記第1の計測部は、前記集積回路装置の内部クロックを一定値まで循環カウントする第1のカウンタを有し、
前記第2の計測部は、前記第1のカウンタが前記一定値まで循環カウントした回数を計測する第2のカウンタを有する
ことを特徴とする請求項4に記載のリセット回路。 - 前記リセット回路は、ASICチップに形成され、
前記オートロードされたデータは、ROMからオートロードされたデータである
ことを特徴とする請求項1から5までのいずれかに記載のリセット回路。 - オートロード機能を有する集積回路装置において、
内部回路と、
前記内部回路を初期化するためのリセット信号を生成するリセット回路と
を有し、
前記リセット回路が、
所定の期待値データを記憶する第1の記憶部と、
オートロードされたデータを保持する第2の記憶部と、
前記第2の記憶部にデータをオートロードし、前記オートロードによって前記第2の記憶部に保持されたデータと前記第1の記憶部に記憶されている前記期待値データとの比較を実行する処理を、所定の複数回実行し、前記所定の複数回の処理における複数の比較結果のうちの1つでも不一致の判定が含まれる場合には前記内部回路の通常動作を開始させず、前記所定の複数回の処理における複数の比較結果のすべてが一致の判定である場合には前記内部回路の通常動作を開始させる前記リセット信号を生成するリセット制御部と
を有することを特徴とする集積回路装置。 - 前記オートロードされるデータを保持するROMをさらに有し、
前記リセット回路によるオートロードが、前記ROMからのオートロードである
ことを特徴とする請求項7に記載の集積回路装置。 - 前記リセット回路が、ROMに接続されており、
前記リセット回路によるオートロードが、前記ROMからのオートロードである
ことを特徴とする請求項7に記載の集積回路装置。 - 内部クロックを生成するオシレータと、
前記内部クロックに応じてオートロードされるデータのアドレスとリードコマンドを生成するリードコマンド/アドレス生成回路と
をさらに有することを特徴とする請求項7から9までのいずれかに記載の集積回路装置。 - 前記リセット制御部は、時間を計測する計測部を有し、
前記リセット制御部は、前記計測部が前記集積回路装置の電源投入後において所定の時間を計測したときに前記所定の複数回の処理を実行する
ことを特徴とする請求項7から10までのいずれかに記載の集積回路装置。 - 前記計測部は、前記集積回路装置の内部クロックを計測するカウンタを有することを特徴とする請求項11に記載の集積回路装置。
- 前記リセット制御部は、
所定時間の計測を繰り返し実行する第1の計測部と、
前記第1の計測部が前記所定時間を計測した回数を計測する第2の計測部と
を有し、
前記リセット制御部は、前記第2の計測部が所定回数を計測するまでの期間、前記第1の計測部が前記所定時間を計測する毎に前記所定の複数回の処理のうちの1回の処理を実行する
ことを特徴とする請求項7から10までのいずれかに記載の集積回路装置。 - 前記第1の計測部は、前記集積回路装置の内部クロックを一定値まで循環カウントする第1のカウンタを有し、
前記第2の計測部は、前記第1のカウンタが前記一定値まで循環カウントした回数を計測する第2のカウンタを有する
ことを特徴とする請求項13に記載の集積回路装置。 - 前記集積回路装置は、ASICチップに形成されたことを特徴とする請求項7から14までのいずれかに記載の集積回路装置。
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