JP4149441B2 - 集積された突入電流リミッタ回路および方法 - Google Patents

Description

本発明は、一般に半導体デバイスに関し、より詳しくは、電力供給バス上の電流サージを制限するための高電流半導体デバイスに関する。

多くのエレクトロニクス・システムは、システム全体をパワーダウンすることなくユーザが回路カードの挿入および取り出しを行えるように設計されており、それは一般に「ホット・スワップ」と称される。電力が、電力供給バス上の多数のカードに分配されるシステムでは、それぞれの回路カードは、バス上のノイズを減少するために典型的には大きなフィルタ・コンデンサを含むので、ホット・スワップによって、もし制限されなければ何百アンペアにも達するような突入電流スパイクが生成される可能性があり、そのためにシステムに挿入される回路カード、そのコネクタ、または他の回路カードが破損されるおそれがある。さらに、突入電流スパイクは、データ損失、あるいはホット・スワップされているカードまたは他のシステム・カード上での他のシステム誤動作を生成することがある。突入電流の有害な影響を制御するために、ホット・スワップ可能なカードは、典型的には供給バスからの負荷電流をルートするためのパワーＭＯＳＦＥＴスイッチを含む突入電流制限回路で形成される。

個別の電流レベルで動作する回路カードは、それらの突入電流制限機能を実行するために、独自の設計がされ、異なるコンポーネントが用いられる。独自の設計によって回路カードの製造原価が増加し、また、異なるコンポーネントを在庫しておく必要性があることから、それらのカードおよびコンポーネントの製作者は、大きな「規模の経済性」を得ることが難しい。

従って、「規模の経済性」を達成することによって製造原価を減少させるために、異なる電流レベルで動作するカードをサポートすることができる突入電流リミッタに対する要求がある。

図面中、同一の参照番号を有する要素は同様の機能を有する。

図１は、電力供給電圧（Ｖ_ＳＵＰＰ＝４８．０ボルト）と接地ノード１２との間で動作する分配型電源バス１１にプラグおよび／またはアンプラグするためのホット・スワップ可能な回路カード１０の単純化した概要図である。電源バス１１および接地ノード１２は、電子システムの他のコンポーネント（図示せず）へ同時に電力を供給していてもよい。

大きなフィルタ・コンデンサ１３は、電源バス１１上のノイズ・スパイクを平坦化して、安定したバイアスを提供する。回路カード１０の機能を実行する回路は、負荷１５として示され、電源バス１１から突入電流リミッタ回路２０を経由して負荷電流Ｉ_ＬＯＡＤを流す。ある実施例において、負荷１５は、コンデンサ１３および負荷１５を経由して、ピーク値として負荷電流＝１０．０アンペアを流す電圧レギュレータを含む。Ｉ_ＬＯＡＤの典型的な平均値は、約４アンペアである。ある実施例において、コンデンサ１３は、約１０００マイクロファラドの値を有する。回路カードがホット・スワップされるとき、電流Ｉ_ＬＯＡＤはコンデンサ１３内へ流れ、それをＶ_ＳＵＰＰの値にチャージする。突入電流リミッタ回路２０は、さもなければ１００アンペア以上に達したであろうＩ_ＬＯＡＤのピーク値を制限して指定された値にする。ある実施例において、Ｉ_ＬＯＡＤは約１０アンペアまで制限される。

突入電流リミッタ２０は検出回路３０を含み、それによってミラー・パワー・トランジスタ５０が制御され、負荷電流Ｉ_ＬＯＡＤがコンデンサ１３および負荷１５へルートされる。ある実施例において、突入電流リミッタ２０は、５個の外部パッケージ・リード４１−４５を有する集積回路として半導体基板上に形成される。

ミラー・トランジスタ５０は、パワー・ソース５１、センシング・ソース５２、共通ドレイン５３、および共通ゲート５４を有する縦型パワーＭＯＳＦＥＴトランジスタとして形成される。パワー・ソース５１、センシング・ソース５２は、Ｉ_ＬＯＡＤの比例成分Ｉ_ＳＷおよびＩ_{ＳＥＮＳＥ}をそれぞれ導くために、ミラーされ、あるいは比例する。ある実施例において、トランジスタ５０は、約１ボルトのゲート対ソース導通スレショルドを有する。ある実施例において、パワー・ソース５１およびセンシング・ソース５２の有効サイズは１０００：１の比率で比例するので、電流のピーク値は、Ｉ_ＬＯＡＤ＝１０．０アンペアのとき、およそＩ_ＳＷ＝９．９９０アンペアおよびＩ_{ＳＥＮＳＥ}＝１０．０ミリアンペアである。

集積センス・レジスタ５５は、センシング・ソース５２と直列に結合され、ノード５６で電流のＩ_{ＳＥＮＳＥ}を検出することによってセンス電圧Ｖ_{ＳＥＮＳＥ}を生成する。ある実施例において、レジスタ５５は、約１０オームの抵抗を有するので、Ｉ_{ＳＥＮＳＥ}＝１０．０ミリアンペアのとき、Ｖ_{ＳＥＮＳＥ}は約１００ミリボルトの値および約１ミリワットの対応する電力消散を有する。

検出回路３０は、電流センサ６１、電圧レギュレータ６２、および、熱フォールト・シャットダウン回路６３、低電圧ロックアウト回路６４、過電圧シャットダウン回路６５、およびブランキング回路６６のような複数のフォールト検出および予防回路を含む。

電圧レギュレータ６２は、接地リード４１と給電リード４４との間に結合された標準分路レギュレータとして形成され、検出回路３０にバイアスするための内部供給電圧Ｖ_ＲＥＧを提供する。

電流センサ６１は、フィードバック信号としてＶ_{ＳＥＮＳＥ}を受信するエラー増幅器によってＩ_ＬＯＡＤを間接的に検出し、かつ、代表駆動制御信号Ｖ_{ＤＲＩＶＥ}をゲート５４に生成する。実際には、電流センサ６１は、センシング・ソース５２を通るＩ_ＬＯＡＤの縮尺部分をＩ_{ＳＥＮＳＥ}としてルートすることにより動作し、負荷電流Ｉ_ＬＯＡＤの大きさを予め決められた最大値、例えば１０アンペア、に制限するためにＶ_{ＤＲＩＶＥ}を調整する。

突入電流リミッタ２０の動作は以下のように進行する。回路カード１０のホット・スワップ挿入中に、コンデンサ１３は実質的にディスチャージされ、ドレイン５３上で出力電圧Ｖ_ＳＷがほぼＶ_ＳＵＰＰのレベルに生成される。コンデンサ１３は、突入電流リミッタ２０に低インピーダンス負荷を示し、突入電流リミッタ２０は、これに応答してＩ_ＬＯＡＤの予め決められた最大値、例えば１０アンペア、を供給してコンデンサ１３をチャージする。実際には、コンデンサ１３がＶ_ＳＵＰＰにチャージされるまでトランジスタ５０は定電流源として動作し、その時点では、Ｖ_{ＤＲＩＶＥ}がＶ_ＲＥＧのレベルまで引き上げられ、ミラー・トランジスタ５０は完全に導通状態である。電流制限機能のために、供給電圧Ｖ_ＳＵＰＰの過度の負荷が回避されるので、出力電圧Ｖ_ＳＷは保護信号と称される。

負荷電流Ｉ_ＬＯＡＤは、直接に検出されるのではなく、低値のセンス電流Ｉ_{ＳＥＮＳＥ}でサンプリングされるので、センス・レジスタ５５を通して小量の電力のみが消費され、それによって高性能を提供する。さらに、レジスタ５５は、突入電流リミッタ２０の他のコンポーネントと同じダイに容易に集積されるので、外部コンポーネントの数が減少し、それによって回路カード１０の全費用が低減する。

供給電圧Ｖ_ＳＵＰＰがその指定された領域未満であるとき、低電圧フォールト条件が生じる。このフォールト条件は、低電圧ロックアウト回路６４によって検出および保護されるが、それは、スレショルド比較器を含み、これによって供給電圧Ｖ_ＳＵＰＰの大きさが検出され、Ｖ_ＳＵＰＰが低電圧フォールトのスレショルドレベルを越えて上昇するまで、トランジスタ５０がオフ状態に維持される。低電圧スレショルドレベルは、リード４２に結合された内部分圧器でセットされ、Ｖ_ＳＵＰＰからの分割電圧Ｖ_ＵＶＬＯを提供するが、もし必要であれば、１またはそれ以上の外部レジスタで調整することができる。デジタル低電圧シャットダウン信号ＵＶＬＯは、オープン・ドレイン出力ステージを駆動し、低電圧フォールト条件が検出されたときに、ゲート５４をほぼ大地電位まで引き下げてトランジスタ５０を不能にする。その後、ヒステリシス回路類は、Ｖ_ＳＵＰＰが上位のスレショルドレベルを越えて上昇するまでトランジスタ５０をオフ状態に維持し、それによって、急速なサイクリングおよび／または発振を防ぐ。ある実施例において、Ｖ_ＳＵＰＰが４８ボルトで動作するところで、低電圧フォールトのスレショルドレベルは約３２ボルトの値にセットされる。

過電圧フォールト条件は、供給電圧Ｖ_ＳＵＰＰが過電圧フォールトのスレショルドレベルを超過するときに生じる。このフォールト条件は、過電圧シャットダウン回路６５によって検出および保護され、低電圧ロックアウト回路６４の場合と同様の方法で動作するが、Ｖ_ＳＵＰＰが過電圧フォールトのスレショルドレベルを越えて上昇した場合にスレショルド比較器が検出回路３０およびトランジスタ５０を不能にする点で異なる。過電圧フォールトのスレショルドレベルは、リード４３でＶ_ＳＵＰＰから分割電圧Ｖ_ＯＶＳＤを生成する内部分圧器でセットされ、１またはそれ以上の外部レジスタで調整することができる。デジタル・シャットダウン信号ＯＶＳＤは、オープン・ドレイン出力ステージを駆動し、それが、過電圧フォールト条件が検出されるときに、ゲート５４をほぼ大地電位まで引き下げてトランジスタ５０を不能にする。ヒステリシス回路類は、Ｖ_ＳＵＰＰが下位のスレショルドレベルを下回るまでトランジスタ５０をオフ状態に維持し、急速なサイクリングおよび／または発振を防止する。ある実施例において、Ｖ_ＳＵＰＰが４８ボルトで動作するところで、過電圧フォールトのスレショルドレベルは約９５ボルトにセットされ、また、下位のスレショルドレベルは約９０ボルトの値にセットされる。

温度過昇または熱フォールト条件は、検出回路３０およびミラー・トランジスタ５０と同じ半導体基板上に形成された温度センサを含む熱フォールト・シャットダウン回路６３によって検出され保護される。温度センサ回路類は、好ましくは、電源５１に隣接して配置されるか、あるいはトランジスタ５０のレイアウト内に埋め込まれる、すなわち、突入電流リミッタ２０の最も熱い部分の温度を検出するために、最も熱が生成される場所の付近である。熱フォールト条件が検出されたとき、デジタル熱フォールト・シャットダウン信号ＴＥＭＰが生成されてオープン・ドレイン出力ステージを駆動し、ゲート５４をほぼ大地電位まで引き下げてトランジスタ５０を不能にする。温度ヒステリシス回路類は、温度が下位のスレショルド温度以下に下がるまでミラー・トランジスタ５０の切断状態を確保する。ある実施例において、上位のスレショルド温度は約摂氏１８０度である。また、下位のスレショルド温度は約摂氏１７０度である。

ブランキング回路６６は、ホット・スワップ・カード挿入後の遅延時間中、突入電流リミッタ２０およびトランジスタ５０をオフ状態に維持する時定数をセットするためのレジスタ・コンデンサ・ネットワークを含む。このスタートアップ遅延は、回路カード１０が突入電流リミッタ２０を通って電力を受け取る前に、内部ノードを安定させておくことにより、スタートアップ誤動作を回避する。出力は、オープン・ドレイン配置を有し、スタートアップ遅延中にゲート５４を大地電位にスイッチする。ある実施例において、遅延時間は約２マイクロ秒である。

図２は、トランジスタ５０、レジスタ５５および検出回路３０を含む集積回路として半導体基板１２０上に形成された、突入電流リミッタ２０の単純化した断面図である。

トランジスタ５０は、小さなダイ・エリアを達成するために、縦型装置として実装される。従って、ソース５１，５２は基板１２０の上部表面６７上のｐ型ウェル領域内でｎ型にドープされた領域として形成される。共通ゲート５４は、下側に横たわるパワー・チャネル５１Ａおよびセンス・チャネル５１Ｂの導通を制御するためにゲート酸化層７１上に形成されるが、これらのチャネルは、大地電位で動作し、かつ、図２の図外で相互に結合されたウェル領域６９内に、上部表面６７に沿って存在する。ソース５１，５２は、図では同様のサイズを有するように示されるが、ソース５２は、典型的には、ソース５１よりはるかに小さい有効サイズで作られることに注意されたい。ドレイン５３は、基板１２０の第２表面６８上に形成され、その結果、電流Ｉ_ＳＷおよびＩ_{ＳＥＮＳＥ}は、図示のように、表面６７からチャネル５１Ａ，５２Ａをそれぞれ通り、基板１２０を通って、表面６８でドレイン５３へ流れる。縦型構造のトランジスタ５０は、低いオン抵抗および小さなダイサイズを提供し、その結果、高機能性と低製作コストを実現できる。

レジスタ５５は、表面６７上に形成される。ある実施例において、レジスタ５５は、図示のように、誘電層７２上にポリシリコン層を堆積し、パターン化することにより形成される。

検出回路３０のコンポーネントもまた表面６７上に形成されるが、レジスタ５５の下側に存在してもしなくてもよい。トランジスタは、１つ以上のウェル領域内に形成されるが、ウェル領域６９とは別個のものでもよい。熱フォールト・シャットダウン回路６３内の温度センサは、高精度で基板１２０の温度を検出するために、最も高温レベルの熱が生成されるトランジスタ５０にきわめて近接した場所に形成される。

図３は電圧レギュレータ６２および熱フォールト・シャットダウン回路６３をさらに詳細に示す概要図であり、トランジスタ７１〜７５、ツェナダイオード７６、ダイオード列７７、およびレジスタ７９〜８６を含む。

電圧レギュレータ６２は、ツェナダイオード７６の両端で内部調整電圧Ｖ_ＲＥＧ＝約１２．０ボルトを生成する分路レギュレータとして動作する。ツェナダイオード７６は、電圧の正の温度係数を有する。

トランジスタ７１およびレジスタ７９，８０は、電圧の負の温度係数を有するノード８７で電圧Ｖ_８７を設定する分路レギュレータとして動作する。ある実施例において、基板１２０温度が摂氏２５度であるとき、Ｖ_８７＝２．７ボルトである。ダイオード列７７の両端で降下した電圧は、温度とともに低下し、その結果、トランジスタ７２のゲート電圧は温度とともに上昇する。

トランジスタ７２，７３は、２段増幅器として機能するためにレジスタ８２，８３と結合し、ノード１０１上で熱フォールト・シャットダウン信号ＴＥＭＰを生成する。レジスタ８４はゲート５４上で高の電位を確定するために使用され、フォールト条件が検出されないときにトランジスタ５０をオンにする。トランジスタ７４は、ゲート５４を駆動するオープン・ドレイン出力ステージとして動作する。基板１２０の熱フォールト温度スレショルドが超過したとき、ＴＥＭＰは、Ｖ_ＲＥＧのレベルとほぼ等しい論理ハイ・レベルで、トランジスタ７４をオンにし、ゲート５４をほぼ大地電位にスイッチしてトランジスタ５０をオフにする。ある実施例において、熱シャットダウン温度は約摂氏１８０度にセットされる。トランジスタ７５およびレジスタ８５，８６は、約摂氏１０度の温度ヒステリシスを提供して熱発振を防止する。

図４は、代替の実施例であるホット・スワップ可能な回路カード１０を単純化した概要図であり、突入電流制限ネットワーク２２０によってより高いレベルの負荷電流Ｉ_ＬＯＡＤで保護することを含む。図示のように、突入電流制限ネットワーク２２０は、突入電流リミッタ２０、および、これに結合され、かつこれと同様に形成された突入電流リミッタ２０Ａで形成される。ある実施例では、突入電流リミッタ２０，２０Ａが１０アンペアの負荷電流リミットで形成されている場合、突入電流制限ネットワーク２２０は、負荷電流Ｉ_ＬＯＡＤのリミットを約２０アンペアに増加させる。記述を単純化するために、突入電流リミッタ２０Ａの要素の参照番号は、これらに対応する突入電流リミッタ２０の同様の要素に「Ａ」を付した番号で示す。

図示のように、上位の電流リミットは、共に準並列配列で、ミラー・トランジスタ５０，５０Ａに結合されることにより達成され、それぞれの共通ドレインは、リード４５，４５Ａを経由して共に結合され、一方で、それぞれのソースは大地電位に結合される。

突入電流リミッタ２０に関し、低電圧フォールト条件は、上述のようにリード４２上の分割電圧Ｖ_ＵＶＬＯで表わされる低電圧スレショルドレベルによって保護され検出されるが、もし必要であれば、外部レジスタ２４２によって修正される。同様に、突入電流リミッタ２０Ａについて、低電圧スレショルドレベルは、リード４２Ａ上で提供される分割電圧Ｖ_{ＵＶＬＯＡ}で表わされ、外部レジスタ２４２Ａによって修正される。分割電圧Ｖ_ＵＶＬＯおよびＶ_{ＵＶＬＯＡ}は、典型的には、ほぼ同じ電圧レベルにセットされる。

過電圧フォールト条件は、上述の方法と同様の方法で突入電流リミッタ２０，２０Ａによって検出され保護されるが、リード４３，４３Ａがノード２４３で共に接続されることにより、内部分圧器が並列に結合されて共通の分割電圧Ｖ_ＯＶを提供する点において異なる。上記のように、突入電流リミッタ２０，２０Ａが同様の集積回路として形成されるところでは、Ｖ_ＯＶは突入電流リミッタ２０の分割電圧、例えばＶ_ＯＶＳＤの値とほぼ同一の値を有する。図４に示す実施例では、レジスタ２４４を追加することよって、分割電圧Ｖ_ＯＶはその内部電圧分割値から修正される。

発明の機能として、リード４３，４３Ａは、突入電流リミッタ２０から突入電流リミッタ２０Ａへ、また、それとは逆方向へフォールト情報の通信を可能にする２つの機能を有する。このようなフォールト通信を遂行するために、突入電流リミッタ２０は、リード４３に結合されたオープン・ドレイン出力トランジスタで形成される出力ステージを有するフォールト通信回路を含む。通常動作中に、上述のように出力トランジスタはオフになり、過電圧検出が進行する。しかしながら、フォールト条件中に、出力トランジスタはオンになり、オープン・ドレインは、ノード２４３およびリード４３Ａと同様に、リード４３をおよそ大地電位にスイッチする。リード４３Ａが大地電位であるとき、突入電流リミッタ２０Ａ内のフォールト通信回路は、トランジスタ５０Ａをオフにすることによって応答し、それによって、同時保護を提供して負荷電流の過負荷条件を回避する。このような電流の過負荷は、残りの動作装置に流されているすべての電流によって、システムのラッチアップという問題を引き起こすおそれがある。

突入電流リミッタ２０Ａは、リード４３Ａに接続されたオープン・ドレインで同様に形成された出力トランジスタを有し、したがって、検出されたフォールト条件を同様の方法で突入電流リミッタ２０に伝送することができる。従って、ネットワーク内のいくつかの突入電流リミッタがフォールト条件を検出したとき、そのフォールトは、ネットワーク内の他の突入電流リミッタの全てに伝送され、その後、それら自身をシャットダウンしてシステムのラッチアップを回避する。このスキームによって、高い信頼性がもたらされるが、それは、外部論理回路によって制御される１またはそれ以上の予備の突入電流リミッタを追加することにより、さらに増強することができる。温度過昇フォールト条件のようなフォールト条件が１つの突入電流リミッタによって検出された場合には、外部回路類は、フォールト情報を使用して、予備の突入電流リミッタのうちの１つを不能にし、フォールト条件を有するものの代わりに動作させることができる。

ネットワーク２２０は、２つの突入電流リミッタ２０，２０Ａを有するものとして図示および記述したが、これと互換的に、実質上任意の数の個別の突入電流リミッタを準並列的な類似した手法で接続されてもよく、これによって負荷電流リミットが広範囲の値に拡張される。この技術によって、回路カード製作者は、適切な数の集積された突入電流リミッタを選択することが可能になり、特定の設計のための特定の電流リミットを実行することができる。これによって、多数の装置で熱を放散させることができるので、各装置の操作温度が低下し、それゆえ信頼性が改善される。さらに、製作者は、より大きな「規模な経済性」による利益を達成し、それによって、製作コストがより低減する。さらに、突入電流を制限する機能のための設計サイクルが減少し、さらにサイクル時間およびコストが低減する。

突入電流リミッタ２０，２０Ａは、個別の半導体パッケージに収容された個別の半導体基板上に個々の集積回路として形成されるものとして示されていることに注意されたい。他の実施例では、突入電流リミッタ２０，２０Ａは、異なる基板上に形成され、同じパッケージに収容されてもよい。さらに他の実施例では、突入電流リミッタ２０，２０Ａは、同じ半導体基板上に形成され、単一のパッケージに収容されてもよい。

図５は、過電圧シャットダウン回路６５およびフォールト通信回路２５０を含む突入電流リミッタ２０の一部を、さらに詳細に示す概要図である。

過電圧シャットダウン回路６５は、レジスタ９３，９４を含み、それらが、供給電圧Ｖ_ＳＵＰＰを分割してリード４３で分割電圧Ｖ_ＯＶＳＤを提供する分圧器として動作する。ツェナダイオード９２のレベルは、Ｖ_ＯＶＳＤをシフトしてトランジスタ９０を制御する。Ｖ_ＳＵＰＰが予め決められた電圧を超過したときに過電圧フォールト条件が生じ、その時点で、トランジスタ９０がオンになってゲート５４大地電位にスイッチし、トランジスタ５０がオフになって突入電流リミッタ２０を不能にする。トランジスタ９１は、レジスタ９４と同時にレジスタ９６をスイッチして電圧ヒステリシスを提供し、Ｖ_ＳＵＰＰノイズによりゲート５０上での発振および／または誤ったトリガを回避する。ある実施例において、Ｖ_ＳＵＰＰが約９５ボルトの過電圧スレショルドに達したときに過電圧フォールト条件が生じ、約５ボルトのヒステリシスを伴う。リード４３は、外部レジスタで過電圧スレショルドを調整するための外部接続を提供する。

トランジスタ７４は、熱フォールト・シャットダウン回路６３のオープン・ドレイン出力トランジスタであり、過昇温度シャットダウン信号ＴＥＭＰに応答してオンにされる。トランジスタ２５６は、不足電圧ロックアウト回路６４のオープン・ドレイン出力トランジスタであり、不足電圧ロックアウト信号ＵＶＬＯに応答してトランジスタ５０をオンからオフにする。

上述したように、リード４３は過電圧スレショルドを調整し、かつ、フォールト条件に関する情報を通信、すなわち送受信するために使用される。フォールト情報は、受信機２４０および送信機２４５を含むフォールト通信回路２５０によって処理される。

送信機２４５は、ブロッキング・ダイオード２５４を通ってゲート５４に結合される入力を有し、レジスタ２７０，２７４およびトランジスタ２６８，２７２を含む。Ｖ_ＳＵＰＰ＝４８．０ボルトで、かつ、フォールト条件がない場合のアプリケーション内では、分割電圧ＶＯＶは約６ボルトで動作し、また、ゲート５４は約Ｖ_ＲＥＧ＝１２．０ボルトの電位で動作する。従って、トランジスタ２７２はオンであり、トランジスタ２６８はオフである。トランジスタ２６８は、リード４３上でフォールト情報を提供するオープン・ドレイン出力デバイスとして動作する。内部フォールト条件が検出されると、ゲート５４は、例えばトランジスタ７４および／またはトランジスタ２５６によって大地電位に引き上げられ、トランジスタ２７２がオフになる。トランジスタ２６８がオンになり、リード４３は大地電位、またはほぼ大地電位にスイッチされる。リード４３は、通常、数ボルトの電圧Ｖ_ＯＶで動作し、また、ほぼ大地電位への移行は、突入電流リミッタ２０の動作の通常領域外である。従って、本発明は、例えば大地電位のような領域外電圧レベルを使用して、内部で検出されたフォールト条件に関するフォールト情報を外部へ提供する。

受信機２４０は、他の突入電流リミッタによって外部で生成されたフォールト情報を受信および処理するためにリード４３上に入力を有し、レジスタ２５８，２６２、ツェナダイオード２６０、トランジスタ２６４，２６６を含む。通常動作において、分割電圧Ｖ_ＯＶは約６ボルトで動作し、したがって、トランジスタ２６４はオンであり、およびトランジスタ２６６はオフである。外部のフォールト条件が、他のネットワークされた突入電流リミッタによって検出されるとき、リード４３はほぼ大地電位にスイッチされ、それによってトランジスタ２６４がオフになり、トランジスタ２６６がオンになる。トランジスタ２６６は、オープン・ドレイン出力デバイスとして機能するので、ゲート５４は大地電位にスイッチされてミラー・トランジスタ５０をオフにする。その結果、複数の結合された突入電流リミッタのうちの１つによって検出されたフォールト条件は、ネットワーク内のすべての突入電流リミッタをシャットダウンする。

以上を要約すると、本発明は、フォールト・スレショルドを調整し、かつ、フォールト条件に関する情報を転送するためにパッケージ・リードを使用することによって、高い信頼性を有し、しかも低コストの突入電流リミッタ集積回路を提供する。ミラー・トランジスタは、センス電流から生成される制御信号に応答して動作する。ミラー・トランジスタの第１ソースは供給電圧を受け取り、共通ドレインは、供給電圧の負荷電流を出力ノードへルートし、また、第２ソースは、負荷電流をサンプリングしてセンス電流を生成する。第１フォールト保護回路は、リードに結合されてフォールト・スレショルドを外部から調整し、フォールト条件が生じたときにミラー・トランジスタを不能にする。第２フォールト保護回路は、フォールト条件に応答してミラー・トランジスタを不能にし、第１リードでシャットダウン信号を生成する。

この配置によって、マルチプル突入電流リミッタ集積回路は、準パラレル方法でネットワークされ、個々の集積回路のために実質的なものよりもより大きな電流能力の提供を可能にする。フォールト情報は、リードの数を増加させず、個々の突入電流リミッタ集積回路の著しいコスト上昇を防ぎ、ネットワークにつながれた回路内で通信される。従って、低い製作コストおよび高い信頼性が達成される。さらに、システム製作者は、単一タイプの突入電流リミッタの目録を所持することで、上述のように多様な装置を接続することによって広範囲の電流能力をカバーするホット・スワップ・カードまたは他のサブシステムを生成することができる。従って、本発明の技術によって、より大きな規模の経済性が可能となり、それによってさらに製造コストが低減する。

ホット・スワップ・カードを含む電子システムの概要図である。 半導体基板上に形成された突入電流リミッタ回路の断面図である。 分路レギュレータ、ならびに、熱検出およびシャットダウン回路を含む、突入電流リミッタの詳細を示す概要図である。 突入電流制限ネットワークによって保護されたホット・スワップ可能な回路カードの概要図である。 過電圧回路およびフォールト通信回路を含む突入電流リミッタ回路の部分概要図である。

Claims (5)

1. センス電流から生成された制御信号に応答して動作するミラー・トランジスタであって、供給電圧に結合された第１ソース、前記供給電圧の負荷電流を出力ノードへルートするための共通ドレイン、および、前記負荷電流をサンプリングして前記センス電流を生成するための第２ソースを有するミラー・トランジスタと、
   第１フォールト条件に応答して前記ミラー・トランジスタを不能にするフォールト保護回路であって、前記フォールト保護回路は、フォールト・スレショルド信号を生成するために形成され、かつ、前記突入電流リミッタ回路の外部のコンポーネントを用いて、前記フォールト・スレショルド信号の値を修正するために前記フォールト・スレショルド信号を突入電流リミッタ回路の第１外部リードに結合するために形成されるフォールト保護回路と、
   前記突入電流リミッタ回路の外部で発生するフォールト条件を表わすフォールト信号を受信するために前記第１外部リードに結合され、前記フォールト信号を使用して前記ミラー・トランジスタを不能にするためのフォールト通信回路と、
   から構成されることを特徴とする突入電流リミッタ回路。
2. 前記フォールト保護回路を形成するための第１表面、および、前記ミラー・トランジスタの前記共通ドレインを形成するための第２表面、を有する半導体基板と、
   検出回路であって、
   前記フォールト保護回路、および、
   第２フォールト条件を前記ミラー・トランジスタの温度としてモニタするために前記半導体基板上に形成された熱センサ、
   を含む検出回路と、をさらに含み、
   前記半導体基板の前記温度が予め決められた温度スレショルドよりも高いとき、前記熱センサがシャットダウン信号を生成する、
   ことを特徴とする請求項１記載の前記突入電流リミッタ回路。
3. 前記供給電圧をモニタするために前記突入電流リミッタ回路の第２外部リードに結合された不足電圧検出器をさらに含むことを特徴とする請求項１記載の突入電流リミッタ回路。
4. 制御信号に応答して動作するための共通ゲートを有し、かつ、供給電圧に結合された電力ソース、負荷電流を供給するための共通ドレイン、および、前記負荷電流をサンプリングしてセンス電流を生成するためのセンシング・ソースを有する第１ミラー・トランジスタと、
   第１過電圧スレショルド信号を生成するために形成され、前記供給電圧が第１過電圧スレショルド信号よりも大きいときに前記第１ミラー・トランジスタを不能にするために結合された第１検出回路であって、前記第１検出回路は、前記突入電流リミッタの第１外部リードに結合された入力を有し、かつ、前記第１過電圧スレショルド信号を前記第１外部リードに結合し前記第１過電圧スレショルド信号の値を外部から修正するために形成される、第１検出回路と、
   フォールト条件に応答して前記第１ミラー・トランジスタを不能にし、かつ、シャットダウン信号を生成するために前記第１外部リードに結合された第１フォールト保護回路と、
   から構成されることを特徴とする突入電流リミッタ。
5. 前記第１検出回路および前記第１フォールト保護回路を形成するための第１表面、および、前記第１ミラー・トランジスタの前記共通ドレインを形成するための第２表面を有する第１半導体基板と、
   第２半導体基板と、
   前記第２半導体基板の第１表面上に形成され、かつ、前記第１ミラー・トランジスタの前記電力ソースおよび前記センシング・ソースにそれぞれ結合された電力ソースおよびセンシング・ソース、および、前記第２半導体基板の第２表面上に形成された共通ドレインを有する第２ミラー・トランジスタと、
   前記供給電圧が第２過電圧スレショルド信号よりも大きいときに前記第２ミラー・トランジスタを不能にするために前記第２半導体基板の前記第１表面上に形成され、かつ、前記第２過電圧スレショルド信号の値を外部から修正するために前記突入電流リミッタ回路の第３外部リードに結合された入力を有する第２検出回路と、
   前記シャットダウン信号で前記第２ミラー・トランジスタを不能にするために前記第１外部リードに結合された入力を有する第２フォールト保護回路と、
   をさらに含むことを特徴とする請求項４記載の突入電流リミッタ。

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