JP4130180B2 - 画像読取装置、画像形成装置及び画像読取方法 - Google Patents

Description

本発明は、画像読取素子として偶数／奇数２分割に加えて、各々をさらに前半部、後半部に２分割する４チャンネル分割タイプの光電変換素子を用いる画像読取装置、画像形成装置及び画像読取方法に関する。

従来、イメージスキャナ単体の他、デジタル複写機やファクシミリなどに利用されている画像読取装置で使用されているＣＣＤリニアイメージセンサでは、ＯＤＤ／ＥＶＥＮ出力というように奇数／偶数画素番目で出力を交互に振り分けることが行われている。即ち、ＯＤＤ／ＥＶＥＮ２チャンネル出力イメージセンサ及びアナログ信号処理回路を備え、奇数／偶数番目に各々イメージセンサから出力されるアナログ画像信号をそのまま独立して並列処理することにより、読取速度の高速化が図られている。

しかしながら、現在では従来以上に読取速度の速い画像読取装置の要望が高まっており、このようなＯＤＤ／ＥＶＥＮ２チャンネル出力イメージセンサでは達成できない読取速度の実現が必要となっている。

このようなことから、最近では、ＯＤＤ／ＥＶＥＮ２チャンネル出力イメージセンサの２倍の読取速度を実現できるセンサとして、ＯＤＤ／ＥＶＥＮの分離読出しに加えて、受光素子列を主走査方向の中央で左右に２分割して前半部（First）と後半部（Last）とに分けて、全体で４分割することにより、画素周波数を１／４にする構造、いわゆる４チャンネル出力イメージセンサ（ＦＬ型イメージセンサ）が提案されている（例えば、特許文献１〜４等参照）。

特開２００２−１５８８３７公報 特開平１１−２１５２９８号公報 特開２０００−１８８６８６公報 特開平１１−２６１７６０号公報

しかしながら、このようなＦＬ型イメージセンサの画素送り出しの４領域における出力は、各々分離独立したＣＣＤアナログシフトレジスタとバッファアンプを通ることから、４種類のＣＣＤアナログシフトレジスタの転送効率、バッファアンプの出力遅延差によるオフセットやリニアリティのずれが画像の濃度に影響することが考えられる。例えば、階調性の見地から中間調の画像、例えばグレーチャートなどを読取った場合、４分割の画素領域において本来の画像濃度にＣＣＤアナログシフトレジスタからのバッファアンプの出力遅延差によるオフセットやリニアリティのずれが加わり、同一画像の読取りにおいて、結果的に４つの階調を持つことになる。また、この傾向は、ＯＤＤ／ＥＶＥＮの２分割においてはその差が１画素毎の差となるので目立たないが、前半部／後半部の２分割においてはそのまま１／２となることから、明らかな濃度差になる。

また、このような４チャンネル出力のＣＣＤの場合、中央の画素位置でその違いが発生することになり、画像としては、主走査方向の中央部分にて副走査方向に一直線にその違いが発生することになる。従来のＯＤＤ／ＥＶＥＮ２チャンネル出力のＣＣＤの場合で同じことが発生しても、１画素単位での違いであるので、その差がほとんど判らないが、前半／後半分割タイプの場合、濃度の違いとしてはっきり認識されてしまう可能性がある。

本発明の目的は、偶数／奇数２分割に加えて、各々をさらに前半部、後半部に２分割する４チャンネル分割タイプにおいて、主走査方向の中央部分で副走査方向に一直線な濃度差が現れるのを極力防止し、或いは、濃度差を目立ちにくくすることである。

本発明の目的は、上記目的を簡単な制御で実現することである。

本発明の目的は、分割する繋ぎ目を人間の目に認識しにくくすることにより、主走査方向の中央部分で副走査方向に一直線な濃度差が現れるのを極力防止し、或いは、濃度差を目立ちにくくすることである。

本発明の目的は、上記目的を簡単な構成で実現することである。

本発明の目的は、上記目的を実現する上で、出力低下の異常を防止することである。

本発明の目的は、読み取る画像データを利用することで主走査方向の中央部分で副走査方向に一直線な濃度差が現れるのを極力防止し、或いは、濃度差を目立ちにくくすることである。

本発明の目的は、読み取る画像データに加えて乱数を利用することで主走査方向の中央部分で副走査方向に一直線な濃度差が現れるのを極力防止し、或いは、濃度差を目立ちにくくすることである。

本発明の目的は、カラー画像読取時の中間調の濃度再現性を向上させることである。

本発明の目的は、光電変換素子に関して前半部側と後半部側との信号差を低減させ画像データの濃度差を低減させ得る構成を提供することである。

本発明の画像読取装置は、原稿からの反射光である光画像情報を受光する複数の画素センサが主走査方向に配列された光電変換素子と、この光電変換素子を偶数画素センサからなる偶数画素群と奇数画素センサからなる奇数画素群とに２分し、かつ、これらの偶数画素群と奇数画素群とを各々主走査方向について前半部と後半部とに２分する４チャンネルの転送チャンネルを形成し、前記光電変換素子により読み取られた光画像情報を４チャンネルの出力部に転送処理する転送回路と、前記転送回路に対して偶数画素群と奇数画素群とを各々前半部と後半部とに２分させる出力画素数を可変自在に設定する出力画素数設定手段と、前記光電変換素子の各画素センサは、光画像情報を受光して光電変換するフォトダイオードとこのフォトダイオードにより変換された電位信号を電荷として蓄積する蓄積部とからなり、前記転送回路は、前記各出力部に対してデータ転送を行う４チャンネルのアナログシフトレジスタと、前記光電変換素子の前記各蓄積部に蓄積された電荷を前記アナログシフトレジスタに移送させるシフトゲート回路とからなり、前記シフトゲート回路は、前記アナログシフトレジスタに対する移送先が前記出力画素数設定手段の出力画素数の設定に応じて選択切換え自在であり、選択された前記アナログシフトレジスタに対して前記蓄積部に蓄積された電荷を移送させる画素センサ単位の複数のシフト電極を備える。

また、本発明の画像読取装置において、前記アナログシフトレジスタは、偶数画素群、奇数画素群用各々で前記光電変換素子の主走査方向中央領域に位置する前記画素センサに対してオーバラップするオーバラップ領域を有してもよい。

また、本発明の画像読取装置において、前記出力画素数設定手段は、前記アナログシフトレジスタに対する前記シフト電極の接続を選択切換えする接続選択手段であってもよい。

また、本発明の画像読取装置において、前記出力画素数設定手段は、前記光電変換素子による１ライン読取り毎に出力画素数を可変自在に設定してもよい。

また、本発明の画像読取装置において、前記出力画素数設定手段は、前記転送回路に対してシリアルデータ出力により出力画素数を可変自在に設定してもよい。

また、本発明の画像読取装置において、前記出力画素数設定手段は、２分させる出力画素数が前半部と後半部とで重複しないように設定してもよい。

また、本発明の画像読取装置において、読み取られた原稿の画像データの特徴を認識しその特徴に基づき２分させる画素センサ位置を判定し前記出力画素数設定手段が設定する出力画素数を決定する画像データ認識手段を備えてもよい。

また、本発明の画像読取装置において、前記画像データ認識手段は、エッジ検出機能を有し、認識された画像データ中でそのデータ変化が大きい複数の画素センサ位置を各々出力画素数として決定してもよい。

また、本発明の画像読取装置において、前記光電変換素子を用いて原稿をプレスキャンするプレスキャン手段を備え、前記画像データ認識手段は、プレスキャンにより取得された画像データを対象としてその特徴を認識してもよい。

また、本発明の画像読取装置において、前記画像データ認識手段は、読取られた前ラインの画像データを対象としてその特徴を認識してもよい。

また、本発明の画像読取装置において、乱数発生手段を備え、前記画像データ認識手段は、認識された画像データ中のデータ変化量が一定レベル以下の場合には前記乱数発生手段により生成された乱数を出力画素数として決定してもよい。

また、本発明の画像読取装置において、乱数発生手段を備え、前記画像データ認識手段は、認識された画像データ中のデータ変化量が一定レベルより大きい場合には当該データ変化が大きい複数の画素センサ位置を各々出力画素数として決定し、一定レベル以下の場合には前記乱数発生手段により生成された乱数を出力画素数として決定してもよい。

また、本発明の画像読取装置において、前記光電変換素子は、ＲＧＢ各色毎のセンサを有する３ラインカラーＣＣＤ構成であってもよい。

また、本発明の画像読取装置において、前記アナログシフトレジスタと前記シフト電極との配置及び配線長が、前記フォトダイオード列に対して、前半部用と後半部用とで同じになるように設定されてもよい。

また、本発明の画像形成装置は、原稿の画像を読み取る請求項１ないし１５の何れか一記載の画像読取装置と、この読み取った原稿の画像に基づいて記録媒体上に画像形成を行うプリンタエンジンと、を備えてもよい。

また、本発明の発明は、原稿からの反射光である光画像情報を受光する複数の画素センサが主走査方向に配列された光電変換素子と、この光電変換素子を偶数画素センサからなる偶数画素群と奇数画素センサからなる奇数画素群とに２分し、かつ、これらの偶数画素群と奇数画素群とを各々主走査方向について前半部と後半部とに２分する４チャンネルの転送チャンネルを形成し、前記光電変換素子により読み取られた光画像情報を４チャンネルの出力部に転送処理する転送回路とを備える画像読取装置を用いる画像読取方法であって、前記光電変換素子により原稿画像を読み取る工程と、前記転送回路に対して偶数画素群と奇数画素群とを各々前半部と後半部とに２分させる出力画素数を可変自在に設定する出力画素数設定工程と、設定された出力画素数に従い前記転送回路に４チャンネルの転送チャンネルを形成して前記光電変換素子により読み取られた光画像情報を４チャンネルの前記出力部に転送処理させる工程と、読み取られた原稿の画像データの特徴を認識する工程と、認識された画像データの特徴に基づき２分させる画素センサ位置を判定し出力画素数を決定する工程と、を備える。

また、本発明の画像読取方法において、前記認識する工程を実行する画像データ認識手段は、エッジ検出機能を有し、前記決定する工程は、前記画像データ認識手段により認識された画像データ中でそのデータ変化が大きい複数の画素センサ位置を各々出力画素数として決定してもよい。

また、本発明の発明は、請求項１８又は１９記載の画像読取方法において、前記光電変換素子を用いて原稿をプレスキャンするプレスキャン工程を備え、前記認識する工程は、プレスキャンにより取得された画像データを対象としてその特徴を認識してもよい。

また、本発明の画像読取方法において、前記認識する工程は、読取られた前ラインの画像データを対象としてその特徴を認識してもよい。

また、本発明の画像読取方法において、前記決定する工程は、認識された画像データ中のデータ変化量が一定レベル以下の場合には乱数発生手段により生成された乱数を出力画素数として決定してもよい。

また、本発明の画像読取方法において、前記決定する工程は、認識された画像データ中のデータ変化量が一定レベルより大きい場合には当該データ変化が大きい複数の画素センサ位置を各々出力画素数として決定し、一定レベル以下の場合には乱数発生手段により生成された乱数を出力画素数として決定してもよい。

本発明によれば、２分された偶数画素群と奇数画素群とをさらに各々前半部と後半部とに２分する上で、これらの分割位置、即ち、分割すべき出力画素数を可変設定自在としたので、主走査方向の中央部分で副走査方向に一直線な濃度変動が出現するのを防止でき、或いは、濃度差を目立ちにくくすることができる。
また、光電変換素子が１ライン分のフォトダイオードアレイからなることで、例えば、カラー読取時は読取光が異なるので各ＲＧＢ毎に１ラインフォトダイオードアレイ構成となっていればよく、複数ラインフォトダイオードアレイのライン毎の感度特性バラツキの影響を受けない効果を奏する。また、転送手段としては、４チャンネル分のアナログシフトレジスタを持つことにより高速化を実現でき、また、この４チャンネル分のアナログシフトレジスタへの移送手段としてシフトゲート回路のシフト電極の開閉で行うことができ、簡単な構成で移送誤差を防止することができる。

請求項２記載の発明によれば、光電変換素子が１ライン分のフォトダイオードアレイからなることで、例えば、カラー読取時は読取光が異なるので各ＲＧＢ毎に１ラインフォトダイオードアレイ構成となっていればよく、複数ラインフォトダイオードアレイのライン毎の感度特性バラツキの影響を受けない効果を奏する。また、転送手段としては、４チャンネル分のアナログシフトレジスタを持つことにより高速化を実現でき、また、この４チャンネル分のアナログシフトレジスタへの移送手段としてシフトゲート回路のシフト電極の開閉で行うことができ、簡単な構成で移送誤差を防止することができる。

請求項２記載の発明によれば、アナログシフトレジスタに要するオーバラップ領域を主走査方向の中央領域に限定することにより、高速化のメリットを活かしつつ、中央付近での分割位置の変更機能を発揮させることができる。

請求項３記載の発明によれば、シフト電極の接続先を変更することにより、分割位置の変更設定に関する制御を簡単に実現することができる。

請求項４記載の発明によれば、１ライン読取毎に出力画素数を可変自在に設定することで、中央部の繋ぎ目部分を変更するので、繋ぎ目部が１ライン単位で連続しないように可変設定でき、これにより繋ぎ目部が人間の目に認識しにくくすることができ、主走査方向の中央部分で副走査方向に一直線な濃度変動が出現するのを防止でき、或いは、濃度差を目立ちにくくすることができる。

請求項５記載の発明によれば、１本或いは２本のシリアルデータにより画素数設定を行なうことができるので、光電変換素子への設定用の入力制御線を大幅に低減させることができ、簡単な構成で実現することができる。

請求項６記載の発明によれば、アナログシフトレジスタのオーバラップ領域においてシフト電極の接続が重複してしまうと１ラインフォトダイオードアレイの電荷が分散してしまうが、前半部と後半部とで重複しないように出力画素数が設定されるので、このような出力低下の異常を防止することができる。

請求項７，１６記載の発明によれば、読取られた画像データを利用し、画像データ認識手段によりその特徴を認識し、認識結果に基づき適切な画素センサ位置を分割位置として判定し、対応する出力画素数を決定して分割位置を可変設定するので、実際の画像データに則して主走査方向の中央部分で副走査方向に一直線な濃度変動が出現するのを防止でき、或いは、濃度差を目立ちにくくすることができる。

請求項８，１７記載の発明によれば、画像データ認識手段のエッジ検出機能を利用し、画像データ中でデータ変化の大きな画素センサ位置を分割用位置に決定するので、人間の目において繋ぎ目の濃度変動を認識しにくい結果を得ることができ、主走査方向の中央部分で副走査方向に一直線な濃度変動が出現するのを防止でき、或いは、濃度差を目立ちにくくすることができる。

請求項９，１８記載の発明によれば、原稿画像のプレスキャンに基づき画像データ中でデータ変化の大きな画素センサ位置の認識・判定処理を行なわせるので、請求項８，１７記載の発明を確実に実現することができる。

請求項１０，１９記載の発明によれば、通常の原稿画像は副走査方向にも相関性がある点に着目し、読取られた前ラインの画像データに基づき画像データ中でデータ変化の大きな画素センサ位置の認識・判定処理を行なわせるので、時間のかかるプレスキャンを要することなく、請求項８，１７記載の発明を確実に実現することができる。

請求項１１，２０記載の発明によれば、均一な濃度の原稿の場合、データ変化の大きな位置を認識・判定しても規則性が発生し却って目立ってしまう可能性があるが、このようにデータ変化量が一定レベル以下の場合には規則性のない乱数を利用して分割位置用の出力画素数をランダムに可変設定するので、主走査方向の中央部分で副走査方向に一直線な濃度変動が出現するのを防止でき、或いは、濃度差を目立ちにくくすることができる。

請求項１２，２１記載の発明によれば、常に最適な分割位置用の出力画素数を決定することができる。

請求項１３記載の発明によれば、光電変換素子が３ラインカラーＣＣＤ構成の場合、各色分解フィルタ毎の１ラインのフォトダイオードアレイに対して４チャンネルのアナログシフトレジスタを含む前述の構成を採ることにより、カラー読取時に対しても主走査方向の中央部分で副走査方向に一直線な濃度変動を防止する効果があり、カラー画像読取時の中間調の濃度再現性を向上させることができる。

請求項１４記載の発明によれば、前半部側と後半部側とでアナログシフトレジスタとシフト電極の配置及び配線長が同じになるように設定することで、配線長等の違いによる影響を互いに打ち消し合うことができ、前半部側と後半部側との信号差を低減させ画像データの濃度差を低減させることができる。

請求項１５記載の発明によれば、請求項１ないし１４記載の発明の画像読取装置を備えているので、請求項１ないし１４記載の発明と同様の効果を奏する画像形成装置を提供することができる。

本発明を実施するための最良の形態について図面に基づいて説明する。

［前提的構成例］
まず、図１に基づいて本発明の画像読取装置及び画像形成装置が適用されるフルカラーデジタル複写機１の概略構成について説明する。このデジタル複写機は、原稿から画像を読み取る画像読取装置であるスキャナ部２と、印刷用紙に画像を形成するプリンタ部３とを有する。

このプリンタ部３は、内部上方に配置されたドラム状の感光体４の周囲に、トナークリーナ５、帯電チャージャ６、レーザスキャナ７、４個の現像器８、転写ベルト９等が配置されており、この転写ベルト９や定着器１０が用紙搬送路１１に配置されることによりプリンタエンジンとしての電子写真機構１２が形成されている。

また、この電子写真機構１２に用紙搬送路１１で連通する位置には、サイズや方向が相違する印刷用紙を供給する複数の給紙カセット１３や手差トレイ１４が設けられており、これらの手差トレイ１４や給紙カセット１３にセットされた印刷用紙を駆動制御機構（図示せず）が電子写真機構１２に供給する。なお、本実施の形態のプリンタ部３は、電子写真機構１２により印刷用紙にフルカラーで画像を形成するので、４個の現像器８の各々には、ＹＭＣＢｋ（Ｙellow，Ｍagenta，Ｃyanide，Ｂlack）のカラートナー（図示せず）が個々に収納されている。

また、スキャナ部２は、本体ハウジング１５の上面にコンタクトガラス１６が設けられており、このコンタクトガラス１６の上面に読取原稿（図示せず）が載置される。そして、このコンタクトガラス１６に対向する位置に第１の走査ユニット１７が移動自在に支持されており、この第１の走査ユニット１７と対向する位置に第２の走査ユニット１８が移動自在に支持されている。ここで、第１の走査ユニット１７は、ハロゲンランプ１９と反射面が４５度に傾斜した反射ミラー２０とで形成されており、第２の走査ユニット１８は、各々４５度に傾斜して内角９０度で対向する一対の反射ミラー２１，２２で形成されている。

そして、この第２の走査ユニット１８の反射ミラー２２と対向する位置には、結像光学系２３を介して光電変換素子としての３ラインＣＣＤ２４が固定的に配置されており、この３ラインＣＣＤ２４には、ＣＣＤアレイからなりＢ光とＧ光とＲ光とを各々読み取るＢラインとＧラインとＲライン（何れも図示せず）とが、数ラインの間隔で連設されている。

ここで、第１・第２の走査ユニット１７，１８の走査速度は２：１に設定されているので、コンタクトガラス１６から第１・第２の走査ユニット１７，１８を介して３ラインＣＣＤ２４まで連通する結像光路の光路長は、第１・第２の走査ユニット１７，１８が移動しても一定である。そして、このような一定長の結像光路により、コンタクトガラス１６に載置されてハロゲンランプ１９により照明された読取原稿の反射光を、３ラインＣＣＤ２４が画像データに光電変換する。

次に、３ラインＣＣＤ２４により光電変換されて得られる画像データを処理するスキャナＩＰＵ（Ｉmage Ｐrocessing Ｕnit）関連のハードウェア構成をその作用とともに図２を参照して説明する。図２はこのようなフルカラーデジタル複写機１のスキャナ部２に適用される従来のブロック図構成例を示す。スキャナＩＰＵの制御部上の制御手段であるＣＰＵ９２は、ＲＯＭ９３に格納されたプログラムを実行し、ＲＡＭ９４にデータ等を書き込むことで、スキャナＩＰＵの全体を制御する。このＣＰＵ９２はデジタル複写機１の全体に対するシステム制御部４７側とシリアル通信により接続されており、コマンド及びデータの送受信により指令された動作を実行する。さらに、システム制御部４７は操作パネル２５とシリアル通信により接続されており、ユーザからのキー入力指示により動作モード等を設定する。

また、ＣＰＵ９２にはＩ／Ｏ（原稿検知センサ、ホームポジションセンサ、原稿圧板開閉センサ、冷却ファン等）９５が接続されており、Ｉ／Ｏ９５の検知及びオン／オフの制御がなされる。モータドライバ９６は、ＣＰＵ９２からのＰＷＭ出力によりドライブされることで励磁パルスシーケンスを発生し、第１，２の走査ユニット１７，１８をスキャニング駆動させるパルスモータ９７を駆動する。ハロゲンランプ１９を点灯させるランプレギュレータ９８もＣＰＵ９２に接続されている。

また、スキャナＩＰＵ上には３ラインＣＣＤ２４から出力される画像データを順次処理する各種の処理回路等が設けられている。まず、３ラインＣＣＤ２４はスキャナＩＰＵの制御部上のタイミング回路（タイミング信号発生手段）９９によってタイミング信号として各駆動クロックが与えられており、所定タイミングで各ＲＧＢのFirst(前半部)側とLast(後半部)側の各odd（奇数画素）、even（偶数画素）のアナログ信号をエミッタホロワ回路１００ＲＦ，１００ＲＬ，１００ＧＦ，１００ＧＬ，１００ＢＦ，１００ＢＬに出力する。これらのエミッタホロワ回路１００ＲＦ，…，１００ＢＬからアナログ処理手段を構成するアナログ処理回路１０１ＲＦ，…，１０１ＢＬへ入力されたアナログ信号は、アナログ処理として減算法ＣＤＳ（相関二重サンプリング）法によるサンプリング処理を受け、３ラインＣＣＤ２４のオプティカルブラック部でラインクランプを実施し、First(前半部)側とLast(後半部)側の各々のＯＤＤ，ＥＶＥＮ間の出力差を補正することで、各々の系統毎のアンプゲインの調整を行う。ゲイン調整後は、First(前半部)側とLast(後半部)側の各々のＯＤＤ，ＥＶＥＮの２系統がマルチプレクサにより時系列的に合成されて１系統のアナログ信号となり、最終的に、ＤＣレベルのオフセット調整を受けた後、Ａ／Ｄコンバータ１０２ＲＦ，…，１０２ＢＬに入力される。３ラインＣＣＤ２４からＡ／Ｄコンバータ１０２ＲＦ，…，１０２ＢＬまでの要素により、アナログ信号処理系が構成されている。

Ａ／Ｄコンバータ１０２ＲＦ，…，１０２ＢＬに入力されたアナログ信号は、デジタル信号に変換された後、シェーディング補正回路及び時系列変換回路１０３に入力される。シェーディング補正回路では、First(前半部)側とLast(後半部)側とのＦＬ出力を１ライン化して照明系の光量不均一や３ラインＣＣＤ２４の画素出力（感度）のばらつきを補正するシェーディング補正処理機能を果たす。また、時系列変換回路部分では、各First(前半部)側とLast(後半部)側の出力をＦＩＦＯ又はＬＩＦＯなどのメモリを用いて１ライン化する機能を持っている。シェーディング補正され１ライン化された画像データのうち、Ｇ，Ｒ用の画像データはライン間補正メモリ１０４Ｒ，１０４Ｇへ入力されて、３ラインＣＣＤ２４上におけるＲＧＢ用のライン間のライン数分だけ遅延させることでライン上の位置合わせを行わせる処理を行い、ドット補正回路１０５へ入力される。ドット補正回路１０５では、ライン間補正メモリ１０４Ｒ，１０４Ｇから出力されたＲ，Ｇ用の画像データとシェーディング補正回路及び時系列変換回路１０３から出力されたＢ用の画像データに関して、１ライン以内のドットずれの補正処理が行われる。次いで、スキャナγ補正回路１０６では反射率リニアデータをルックアップテーブル方式により補正する。

スキャナγ補正回路１０６により補正されたデジタルデータは、自動原稿色判定回路１０７と自動画像分離回路１０８とディレーメモリ１０９とを介してＲＧＢフィルタ・色変換処理・変倍処理・クリエイト回路１１０、プリンタγ補正、書込処理回路１１１に入力される。

自動原稿色判定回路１０７では、ＡＣＳ（有彩／無彩判定）処理を行う。このＡＣＳ処理では、黒／灰色の判定が行われる。自動画像分離回路１０８では、像域分離処理として、エッジ判定（白画素と黒画素の連続性により判定）、網点判定（画像中の山／谷ピーク画素の繰返しパターンにより判定）、写真判定（文字・網点外で画像データのある場合）を行うことで、文字及び印刷部（網点部）、写真部の領域を判定してＣＰＵ９２に伝え、後段のＲＧＢフィルタ・色変換、プリンタγ補正、ＹＭＣＢｋフィルタ、階調処理でパラメータや係数の切換えに使用される。

ＲＧＢフィルタでは、ＲＧＢのＭＴＦ補正、平滑化、エッジ強調、スルー等のフィルタ係数を、先の領域判定結果に応じて切換え設定する。色変換処理では、ＲＧＢのデジタルデータから、ＹＭＣＢｋ変換、ＵＣＲ、ＵＣＡ処理を行う。変倍処理回路では、画像データの主走査方向に対して拡大／縮小処理を行う。ＲＧＢフィルタ・色変換処理・変倍処理・クリエイト回路１１０に対しては画像表示部１１２が接続されており、拡大／縮小処理後のデジタルデータの表示が可能とされている。クリエイト回路では、クリエイト編集、カラー加工を行う。クリエイト編集では、斜体、ミラー、影付け、中抜き処理等を行い、カラー加工ではカラー変換、指定色消去、アンダーカラー処理等を行う。プリンタγ補正、書込処理回路１１１では、先の領域判定結果に基づいてプリンタγ変換とフィルタ係数の設定を行う。階調処理では、ディザ処理を行い、ビデオコントロールでは書込タイミング設定や画像領域、白抜き領域の設定やグレースケールやカラーパッチ等のテストパターン発生を行うことができ、最終画像データを書き込み処理でレーザスキャナ７中のレーザダイオードへ出力できるように処理する。

このような各機能処理は、ＣＰＵ９２に接続されておりＲＯＭ９３に格納されたプログラムにより各処理の設定と動作とをシステム制御部４７の指示により実行される。

［カラー３ラインＣＣＤの従来の構成例］
カラー３ラインＣＣＤ２４は、ＲＧＢ毎の各感光画素１ラインに関して、各４チャンネル出力を行う構成となっており、パラレル化することで高速対応可能である。同時に、ＣＣＤ駆動周波数を従来の偶数／奇数２チャンネルＣＣＤに比べて駆動周波数を落とすことができるため、ＣＣＤ駆動におけるタイミングマージンを確保することが可能である。ＲＧＢ出力は１ライン毎の感光画素の表面に塗布されるＲＧＢフィルタにより３ライン構成となっている。各色の構成は同じなのでＲ用の出力部の４チャンネルＣＣＤ部の構成を例に挙げて図３を参照して説明する。

図３は、Ｒ用の出力部の４チャンネル出力ＣＣＤ２４Ｒの構成を示したもので、中央に受光素子（感光画素、フォトダイオード等）Ｓ１〜Ｓ７４００が１列に順番に配列された光電変換素子２００と、転送回路を構成するシフトゲート１（２０１）、シフトゲート２（２０２）及びアナログシフトレジスタ１〜４（２０３〜２０６）と、４チャンネルの出力部となる出力バッファ１〜４（２０７〜２１０）とにより構成されている。

図３に示すように４チャンネル出力ＣＣＤ２４Ｒの場合は、信号出力が偶数画素センサからなる偶数画素群と奇数画素センサからなる奇数画素群とを、さらに各々左右に前半部と後半部とに２分割して全体で４系統（４チャンネル）の出力構成としているため、ＣＣＤアナログシフトレジスタ１〜４が２０３〜２０６で示す４つ独立して存在する。従って、ＣＣＤアナログシフトレジスタ１（２０３）によって奇数画素群の前半部に属する左端の受光素子による信号より順番に転送出力され、アナログシフトレジスタ２（２０４）によって偶数画素群の前半部に属する左端の受光素子による信号より順番に転送出力され、アナログシフトレジスタ３（２０５）によって奇数画素群の後半部に属する右端の受光素子による信号より順番に転送出力され、アナログシフトレジスタ４（２０６）によって偶数画素群の後半部に属する右端の受光素子による信号より順番に転送出力されることになる。

また、奇数画素群、偶数画素群各々の前半部、後半部（左右）から出力される最後の信号は、受光素子Ｓ１〜Ｓ７４００の中央にて、隣り合わせで並ぶ受光素子Ｓ３６９９，Ｓ３７００，Ｓ３７０１，Ｓ３７０２による信号となる。このような４チャンネル出力ＣＣＤ２４Ｒを駆動するために必要な制御信号（φ１Ａ、φ２Ａの２相転送クロック、φ２Ｂの最終段転送クロック、ＳＨのシフトゲート信号、ＲＳのリセット信号、ＣＰのクランプ信号）はドライバ（図示せず）を介してタイミング回路９９により生成される。

ここに、図３中の楕円破線部の前半部・後半部の繋ぎ目領域（分割領域）について、図４を参照してより詳細に説明する。図４は当該繋ぎ目領域の詳細構成例を拡大して示す回路構成図であり、中央部の受光画素(画素センサ)は原理化した等価回路として示すように、各々フォトダイオードとＭＯＳ容量（蓄積部）との並列回路で構成されている。原稿から反射された入力光はフォトダイオードで光電変換されて光電流となり、ＭＯＳ容量に蓄積されて信号電荷となり、この電荷がシフトゲート１（２０１）又はシフトゲート２（２０２）での各感光画素毎に接続されたシフト電極２１１を通してＣＣＤアナログシフトレジスタ１〜４（２０３〜２０６）の何れかに移送される。シフトゲート信号ＳＨがシフト電極２１１をＯＮ、ＯＦＦさせるパルスであり、ＯＮすると感光画素の電荷が移送される。この電荷は２相転送クロックφ１Ａ、φ２ＡによりＣＣＤアナログシフトレジスタ１〜４（２０３〜２０６）を順次転送されて、最終段転送クロックφ２Ｂにより出力バッファ出力バッファ１〜４（２０７〜２１０）を介して電圧信号ＯＳ１〜ＯＳ４としてＯＳ端子より出力される。

このような４チャンネルＣＣＤ２４Ｒの構成自体は白黒デジタル複写機等での従来技術となっているものである。

ここに、白黒機においては、白黒が明確に判るように画像処理（ＡＥ、地肌除去）されることが一般的なユーザには望まれており、中間調での濃度はあまり問題とならなかった。しかし、３ラインＣＣＤによるカラーＣＣＤにおいては色再現性の追求により中間調での色再現の要求が高いためＦＬ型ＣＣＤ特有な前述したような下記の不具合が起こる可能性がある。即ち、４チャンネル出力ＣＣＤの場合、中央分割位置の画素でその違いが発生することになり、画像としては、主走査方向の中央部分にて副走査方向に一直線にその違いが発生することになる。従来の偶数／奇数２チャンネル出力のＣＣＤの場合で同じことが発生しても、１画素単位での違いであるので、その差がほとんど判らないが、前半／後半分割タイプの場合、濃度の違いとしてはっきり認識されてしまう可能性がある。

［実施の形態］
本発明は、このような偶数画素センサからなる偶数画素群と奇数画素センサからなる奇数画素群とに２分し、かつ、これらの偶数画素群と奇数画素群とを各々主走査方向について前半部と後半部とに２分して出力する４チャンネル出力ＣＣＤに関して、読取１ライン単位で各々の前半／後半の分割位置（繋ぎ目位置）を変更する、即ち、偶数画素群と奇数画素群との各々について前半部、後半部の２分割の各有効出力画素数を可変自在に設定することによって、主走査方向の中央部分で副走査方向に一直線な濃度変動を防止ないしは目立たなくするものである。

図５に本実施の形態の４チャンネル出力ＣＣＤ２４Ｒの構成例を示す。なお、図面中の符号としては図３等に示した符号と同一符号を用いて示す。

ＯＳ１、ＯＳ３出力のＯＤＤ側のＣＣＤアナログシフトレジスタ１，３（２０３，２０５）とＯＳ２、ＯＳ４出力のＥＶＥＮ側のＣＣＤアナログシフトレジスタ２，４（２０４，２０６）は、各々主走査方向の中央画素領域でオーバラップするオーバラップ領域２１２を有する配置構成となっている。オーバラップ領域２１２としては最大で全画素数を採る構成も可能であるが、高速化のメリットがなくなるので、本実施の形態のように主走査方向の中央画素付近での繋ぎ目位置の移動で人間の目に付きにくい範囲で繋ぎ目の画素数を移動できる範囲に定めるのが望ましい。本実施の形態では、中央部から±２００画素としてオーバラップ領域２１２が４００画素分に設定されている例を示す。

画素数設定回路（出力画素数設定手段）２１３により繋ぎ目部の位置（出力画素数）が設定されるが、この設定はＣＰＵ９２からタイミング回路９９を介して３ラインＣＣＤ２４の画素数設定回路２１３に接続するシリアルデータにより有効な画素数が制御される。

図５では、図示上、簡単に説明するためにＥＶＥＮ側分割設定については３６９８画素以下を前半部側出力とし、３７００画素以上を後半部側出力として設定されている例を示している。シリアルデータ１によりこのような分割画素数設定数（出力画素数）が与えられることによりＥＶＥＮ側が設定される。同様にＯＤＤ側分割設定については３７０１画素以下を前半部側出力とし、３７０３画素以上を後半部側出力として設定されている例を示している。シリアルデータ２によりこのような分割画素数設定数（出力画素数）が与えられることによりＯＤＤ側が設定される。本実施の形態では、説明を簡単にするため、ＥＶＥＮ側とＯＤＤ側との分割画素位置に差を与えていない例を示しているが、ＥＶＥＮ側とＯＤＤ側との分割画素はオーバラップ領域２１２内で各シリアルデータ１、２により自由に設定できる。

なお、図５を参照して本実施の形態の４チャンネル出力ＣＣＤ２４Ｒの物理的構成の特徴について説明する。本実施の形態では、ＣＣＤアナログシフトレジスタ１、２、３、４（２０３〜２０６）を中央のフォトダイオード２００に対する配置及び配線長を前半部側と後半部側とで同じにすることで配線長の違いからの信号遅延時間差を低減させて画像データの濃度差を低減させ得る構成とされている。即ち、前半部側のＣＣＤアナログシフトレジスタ１、２（２０３，２０４）の配置関係と後半部側のＣＣＤアナログシフトレジスタ３、４（２０４，２０５）の配置関係とを中央のフォトダイオード２００に対して対称となる配置構成とすることで実現できる。具体的には前半部側のＥＶＥＮ出力（ＯＳ２）用のＣＣＤアナログシフトレジスタ２（２０４）をフォトダイオード２００の近くに配置させた場合は後半部側のＯＤＤ出力（ＯＳ３）用のＣＣＤアナログシフトレジスタ３（Ｓ２０５）も同様に近くに配置させることで配線長の違い等の影響が前半部側と後半部側とで互いに打ち消し合う構成とされている。逆に、前半部側のＯＤＤ出力（ＯＳ１）用のＣＣＤアナログシフトレジスタ１（２０３）をフォトダイオード２００の近くに配置させた場合は後半部側のＥＶＥＮ出力（ＯＳ４）用のＣＣＤアナログシフトレジスタ４（Ｓ２０６）も同様に近くに配置させるようにしてもよい。

図５中の中央部分のオーバラップ領域２１２に対する楕円破線部の前半部・後半部の繋ぎ目領域（分割領域）について、図６を参照してより詳細に説明する。図６は当該繋ぎ目領域の詳細構成例を拡大して示す回路構成図であり、
ＯＤＤ側のＣＣＤアナログシフトレジスタ１，３（２０３，２０５）のオーバラップ領域１２１に関してシフトゲート１（２０１）のシフト電極２（２１４）により選択が可能であり、画素数設定回路２１３のＨ、Ｌレベルにより何れのＣＣＤアナログシフトレジスタ１，３（２０３，２０５）に電荷を移送させるかを決定する。即ち、本実施の形態の画素数設定回路２１３はシフト電極２（２１４）の接続を選択切換えする接続選択手段として構成されている。本例ではＯＤＤ側分割設定を、３７０１画素以下を前半部側出力とし、３７０３画素以上を後半部側出力とし設定されている例を示している。

この状態でシフトゲート信号ＳＨが入力されると、シフト電極１（２１５）を介して感光画素の電荷がＣＣＤアナログシフトレジスタ１又は３（２０３又は２０５）に移送されて転送クロックにより転送する。シフトゲート信号ＳＨのＯＦＦ時間に次の画素数設定位置を変更するようにシリアルデータ１が入力されシフト電極２（２１４）のＯＮ、ＯＦＦ位置を制御する。これを繰り返すことで、１ライン毎の繋ぎ目の位置（分割位置）を可変自在に変更設定することが可能となり、直線上に連続して並ばないようにすることで繋ぎ目部の濃度変化を認識できないレベルとすることが可能である。ＯＤＤ側のシフト電極２（２１４）のＯＮ側が有効な画素となり、これが有効画素数設定（出力画素数設定）を行っている。ＯＦＦ側は無効な画素扱いとなり、ＣＣＤアナログシフトレジスタ１又は３（２０３又は２０５）で空送りとして転送される。これは後段の時系列変換回路１０３により前半部側（First側）、後半部側（Last側）の時系列変換される時に画素数設定回路２に設定したシリアルデータ１を基づいて削除され合成されることになる。ＥＶＥＮ側のＣＣＤアナログシフトレジスタ２，４（２０４，２０６）に対する繋ぎ目位置の設定も同様に行えるので説明は省略する。

なお、画素数設定回路１，２のシリアルデータ１，２は繋ぎ目部による副走査方向で連続性が認識できないようなものとする必要がある。そこで、繋ぎ目部(分割位置)となる出力画素数の決定方法について説明する。概略的には、画素数設定回路２１３のシリアルデータを繋ぎ目部による副走査方向での連続性が認識できないような規則性がないものとする方法と、原稿からの読取り画像データの特徴を認識しその濃度変化の大きな画素位置を繋ぎ目部として可変設定する方法とを用いることで、本実施の形態では、人間の目において認識しにくくしたものである。

図７は図２に対応させて示す本実施の形態のスキャナ部２に適用されるブロック図構成例を示す。なお、図７では、エミッタホロワ回路１００ないしスキャナγ補正回路１０６部分を前段処理部１１４、ＲＧＢフィルタ・色変換処理・変倍処理・クリエイト回路１１０及びプリンタγ補正、書込処理回路１１１を後段処理部１１５としてまとめて示す。本実施の形態のスキャナ部２では、図７に示すように、スキャナγ補正回路１０６の後段に画像データ認識回路(画像データ認識手段)３０１と乱数発生回路(乱数発生手段)３０２とが付加されている。

画像データ認識回路３０１は、読み取られた原稿の画像データの特徴として、オーバラップ領域２１２でのエッジ検出を行なう機能を持たせたものである。エッジ検出機能は、白から黒、又は、黒から白への変化を検出する機能であり、オーバラップ領域２１２での画像データについて最大のデータ変化点位置を検出し、その画素数をデータバスを介してＣＰＵ９２へ通知する。この通知により、ＣＰＵ９２は最大変化点の画素数を出力画素数としてシリアルデータ１，２に変換してタイミング回路９９を介してＣＣＤ２４へ送信させる。

ここに、このような画像データ認識回路３０１の構成例を図８に示す。スキャナγ補正後の各ＲＧＢ画像データは画像データ認識回路３０１に入力される。画像データ認識回路３０１では画像のエッジ検出を行う回路として、図示例では最も簡単な構成で実現できる前画素差算出回路３０３によって主走査ラインの前画素との差分演算を行う例を示している。前画素差算出回路３０３はオーバラップ領域２１２（本例では、４００画素分）の画素数をＣＰＵ９２より接続されているアドレスバスとデータバスによってコントロールロジック部３０４によって設定される。コントロールロジック部３０４にはタイミング回路９９からの画像クロック及びライン同期信号が入力されており、この信号から同期をとることによりオーバラップ領域２１２の画像データのエッジ部の画素位置をカウントし上記の差分演算を実行することができる。差分演算結果は次段の最大値検出回路３０５に入力される。最大値検出回路３０５では主走査１ライン毎に差分結果の最大値を最大値保持レジスタ１（３０６）へ入力し、最大値の次に小さな値を最大値保持レジスタ２（３０６）へ入力し、その最大値の画素位置を最大画素カウンタ値保持レジスタ１（３０７）へ入力し、その最大値の次に小さな値の画素位置を最大画素カウンタ値保持レジスタ２（３０７）へ入力する。これらのレジスタ値はコントロールロジック回路３０４を介して割込処理等でＣＰＵ９２により読み取られる。ここに、決定手段の機能がＣＰＵ９２により実行される。これより、繋ぎ目部用の出力画素数を最大値と最大値の次に小さな値との画素カウンタ値よりＯＤＤ，ＥＶＥ別に決定することができる。

ところで、オーバラップ領域２１２内が均一な濃度の原稿の場合、画像データ認識回路３０１により認識された濃度の最大変化点を繋ぎ目に設定することによっては、却って規則性が発生し、その繋ぎ目を目立たせてしまうことが考えられる。このような場合には、画素数設定回路２１３のシリアルデータを繋ぎ目部による副走査方向での連続性が認識できないような規則性がないものとする方法の一例として、ランダムな出力画素数を可変設定することが望ましい。そこで、本実施の形態では、乱数発生回路３０２を前述の画像データ認識回路３０１に接続して設けることにより、このようなケースでは繋ぎ目部の出力画素数としてランダムな乱数を設定できるようにしている。画像データ認識回路３０１で濃度変化点の変化量が一定レベル以下の場合には乱数発生要求信号をＬレベルにすることで乱数発生回路３０２に乱数発生を指示する。

即ち、画像データ認識回路３０１において、比較回路３０８ではエッジ部の変化点がＣＰＵ９２から設定されるレベル以上であるかを比較する回路となっており、最大値保持レジスタ値１、２(３０６)と１ライン毎に比較することによりコントロールロジック部３０４を介してＲＧＢ別、ＯＤＤ／ＥＶＥＮ別の乱数発生要求信号を乱数発生回路３０２に入力する構成となっている。変化点がＣＰＵ９２から設定されるレベル以上ならばＨレベル信号を生成する。変化点がＣＰＵ９２から設定されるレベル以下ならばＬレベル信号を生成する。

乱数発生回路３０２では各色毎のランダムビット生成回路１、２（３１０）によりオーバラップ領域２１２内の画素位置のランダムな値を出力する機能を有している。ランダムビット生成回路１、２（３１０）の内部にある画素カウンタの設定範囲内のランダムな画素位置を出力する。この画素カウンタの設定範囲内はＣＰＵ９２に接続されているアドレスバスとデータバスによってコントロールロジック部３１１を介して設定される。コントロールロジック部３１１にはタイミング回路９９からの画像クロック及びライン同期信号が入力されており、この信号から同期をとることによりオーバラップ領域２１２の画素位置をカウントすることができる。上述の各乱数発生要求信号がＨレベル信号時はランダムビット生成回路１、２（３１０）は動作しない。一方、各乱数発生要求信号がＬレベル信号時はランダムビット生成回路１、２（３１０）がランダムな値を出力する動作を実行してランダムな繋ぎ目情報をＣＰＵ９２へ伝えることが実現できる。

よって、ＣＰＵ９２では読み取られた最大画素カウンタ値保持レジスタ値１、２（３０６）、又はランダムビット生成回路１、２（３１０）からの繋ぎ目の画素位置値をシリアルデータ１、２に変換してＣＣＤ２４に入力する。

図９に、ある原稿画像を読み取った場合の画像データ認識回路３０１に入力したオーバラップ領域２１２の画像データと前画素差算出回路３０３の差分演算結果を示す。この原稿ようにオーバラップ領域２１２内のエッジ部はエッジ部１の１２８画素目、エッジ部２の２２０画素目、エッジ部３の３１５画素目の３カ所ある場合は最大値保持レジスタ１(３０６)には前画素差の最大値（絶対値）の−６０が設定され、最大画素カウンタ値保持レジスタ１(３０７)にはその時の１２８画素目が設定される。最大値保持レジスタ２(３０６)には前画素差の最大値の次に小さい値（絶対値）の４０が設定され、最大画素カウンタ値保持レジスタ２(３０７)にはその時の２２０画素目が設定される。比較回路３０８には所定値の一例として、例えば、±５がＣＰＵ９２から予め設定されており比較が行われる。エッジ部の変化点は所定値以上なので繋ぎ目部はオーバラップ領域２１２内の１２８画素目と２２０画素目に設定される。ＣＣＤ２４の画素数設定回路２１３のシリアルデータ１、２の各々が設定される。

次に、ＣＰＵ９２により実行される画像データ認識処理等を伴う繋ぎ目位置用の出力画素数決定処理例を図１０に示す概略フローチャートを参照して説明する。なお、画像データ認識モードの設定は、操作表示部２５又はＳＰモードの各キー入力に従いユーザ又はサービスマンにより行なわれる。まず、プレスキャンモードキーが押下されていれば（ステップＳ１のＹ）、スキャナ部２により原稿画像のプレスキャンを実行する（プレスキャン手段、プレスキャン工程）。プレスキャンモードキーが押下されていなければ（Ｓ１のＮ）、原稿画像を１ライン毎に読取りながらその認識処理を行なうシリアルデータ常時送信処理設定が行なわれ（Ｓ２）、その後、通常通り原稿画像の読取り動作を行う。このようにして通常読取りを行ないながら画像データ認識回路３０１により上述したような画像データ認識処理を行なう場合には、その検出動作において、最低でも１ライン以上の遅れが発生する。実際には、シェーディング補正、ライン間補正、ドット補正、スキャナγ補正等の各種画像処理回路を経由してくるため、数ラインの遅れが生ずる。ここに、通常の原稿画像は副走査方向にも相関性があるので、数ライン程度の遅れはあまり問題とならない。よって、このような場合、実際の原稿画像読取り動作において読取られた前ラインの画像データを対象として画像データ認識回路３０１に認識処理を実行させることができる。

もっとも、副走査方向に相関性のない特殊な原稿等の読取り時にはこのような方式は問題となる場合があるので、プレスキャンモードを実行させる。このプレスキャンモードでは（Ｓ１のＹ）、プレスキャンにより読み取られる画像データに対するシリアルデータ蓄積処理の設定がなされる（Ｓ３）。この場合、実際の原稿読取りに先立つプレスキャンにより予め画像データを取得するため、画像データ認識回路３０１においてライン遅れなしに繋ぎ目部用の出力画素数を設定することができる。

なお、このようなプレスキャン処理においても、前述の画像データ認識回路３０１及び乱数発生回路３０２について説明した一連の動作は行われる。ＣＰＵ９２では読み取られた最大画素カウンタ値保持レジスタ値１、２(３０６)又はランダムビット生成回路１、２（３１０）からの繋ぎ目の画素位置値をＲＡＭ９４にライン毎に各々記憶させておく。本スキャン時にはこの記憶させておいた画素位置値をシリアルデータ１、２に変換してタイミング回路９９を介してＣＣＤ２４の画素数設定回路２１３へ入力する。

このようなプレスキャンモードの有無設定後は、３種類の繋ぎ目用の出力画素数設定モードの選択処理が実行される。まず、ランダムモードの場合には（Ｓ４のＹ）、画像データ認識回路３０１に対してランダムモード設定を行なうことにより、出力画素数として常時乱数を発生させるように接続信号線をＬレベルにし乱数発生回路３０２よりオーバラップ領域２１２でのランダムな出力画素数設定を行なう（Ｓ５）。最大変化検出モードでは（Ｓ６のＹ）、常時最大変化検出を行ない、オーバラップ領域２１２での最大変化点の出力画素数設定を行なう（Ｓ７）。（最大変化検出モード＋ランダムモード）では（Ｓ８のＹ）、変化点のレベルにより、変化点が一定レベルより大きい場合には最大変化検出モードを実行し、変化点が一定レベル以下の場合にはランダムモードを実行させるように切り替えるモードを行なう（Ｓ９）。

フルカラーデジタル複写機の内部構成例を示す概略正面図である。 スキャナ部の従来一般のハードウェア構成例を示すブロック図である。 従来一般の４チャンネル出力ＣＣＤの構成例を示す概略ブロック図である。 その繋ぎ目領域の詳細構成例を拡大して示す回路構成図である。 本実施の形態の４チャンネル出力ＣＣＤの構成例を示す概略ブロック図である。 その繋ぎ目領域の詳細構成例を拡大して示す回路構成図である。 スキャナ部のハードウェア構成例を示すブロック図である。 その一部の構成例を示すブロック図である。 オーバラップ領域の画像データと前画素差算出回路の差分演算結果を示す説明図である。 画像データ認識処理等を伴う繋ぎ目位置用の出力画素数決定処理例を示す概略フローチャートである。

符号の説明

２ 画像読取装置
１２ プリンタエンジン
２００ 光電変換素子
２０１，２０２ シフトゲート回路
２０３〜２０６ アナログシフトレジスタ
２０７〜２１０ 出力部
２１２ オーバラップ領域
２１３ 出力画素数設定手段
２１４，２１５ シフト電極
３０１ 画像データ認識手段
３０２ 乱数発生手段

Claims (21)

1. 原稿からの反射光である光画像情報を受光する複数の画素センサが主走査方向に配列された光電変換素子と、
   この光電変換素子を偶数画素センサからなる偶数画素群と奇数画素センサからなる奇数画素群とに２分し、かつ、これらの偶数画素群と奇数画素群とを各々主走査方向について前半部と後半部とに２分する４チャンネルの転送チャンネルを形成し、前記光電変換素子により読み取られた光画像情報を４チャンネルの出力部に転送処理する転送回路と、
   前記転送回路に対して偶数画素群と奇数画素群とを各々前半部と後半部とに２分させる出力画素数を可変自在に設定する出力画素数設定手段と、
   前記光電変換素子の各画素センサは、光画像情報を受光して光電変換するフォトダイオードとこのフォトダイオードにより変換された電位信号を電荷として蓄積する蓄積部とからなり、
   前記転送回路は、前記各出力部に対してデータ転送を行う４チャンネルのアナログシフトレジスタと、前記光電変換素子の前記各蓄積部に蓄積された電荷を前記アナログシフトレジスタに移送させるシフトゲート回路とからなり、
   前記シフトゲート回路は、前記アナログシフトレジスタに対する移送先が前記出力画素数設定手段の出力画素数の設定に応じて選択切換え自在であり、選択された前記アナログシフトレジスタに対して前記蓄積部に蓄積された電荷を移送させる画素センサ単位の複数のシフト電極を備える画像読取装置。
2. 前記アナログシフトレジスタは、偶数画素群、奇数画素群用各々で前記光電変換素子の主走査方向中央領域に位置する前記画素センサに対してオーバラップするオーバラップ領域を有する、請求項１記載の画像読取装置。
3. 前記出力画素数設定手段は、前記アナログシフトレジスタに対する前記シフト電極の接続を選択切換えする接続選択手段である、請求項１又は２記載の画像読取装置。
4. 前記出力画素数設定手段は、前記光電変換素子による１ライン読取り毎に出力画素数を可変自在に設定する、請求項１ないし３の何れか一記載の画像読取装置。
5. 前記出力画素数設定手段は、前記転送回路に対してシリアルデータ出力により出力画素数を可変自在に設定する、請求項１ないし４の何れか一記載の画像読取装置。
6. 前記出力画素数設定手段は、２分させる出力画素数が前半部と後半部とで重複しないように設定する、請求項１ないし５の何れか一記載の画像読取装置。
7. 読み取られた原稿の画像データの特徴を認識しその特徴に基づき２分させる画素センサ位置を判定し前記出力画素数設定手段が設定する出力画素数を決定する画像データ認識手段を備える請求項１ないし６の何れか一記載の画像読取装置。
8. 前記画像データ認識手段は、エッジ検出機能を有し、認識された画像データ中でそのデータ変化が大きい複数の画素センサ位置を各々出力画素数として決定する、請求項７記載の画像読取装置。
9. 前記光電変換素子を用いて原稿をプレスキャンするプレスキャン手段を備え、
   前記画像データ認識手段は、プレスキャンにより取得された画像データを対象としてその特徴を認識する、請求項７又は８記載の画像読取装置。
10. 前記画像データ認識手段は、読取られた前ラインの画像データを対象としてその特徴を認識する、請求項７又は８記載の画像読取装置。
11. 乱数発生手段を備え、
    前記画像データ認識手段は、認識された画像データ中のデータ変化量が一定レベル以下の場合には前記乱数発生手段により生成された乱数を出力画素数として決定する、請求項８ないし１０の何れか一記載の画像読取装置。
12. 乱数発生手段を備え、
    前記画像データ認識手段は、認識された画像データ中のデータ変化量が一定レベルより大きい場合には当該データ変化が大きい複数の画素センサ位置を各々出力画素数として決定し、一定レベル以下の場合には前記乱数発生手段により生成された乱数を出力画素数として決定する、請求項８ないし１０の何れか一記載の画像読取装置。
13. 前記光電変換素子は、ＲＧＢ各色毎のセンサを有する３ラインカラーＣＣＤ構成である、請求項１ないし１２の何れか一記載の画像読取装置。
14. 前記アナログシフトレジスタと前記シフト電極との配置及び配線長が、前記フォトダイオード列に対して、前半部用と後半部用とで同じになるように設定されている、請求項１記載の画像読取装置。
15. 原稿の画像を読み取る請求項１ないし１４の何れか一記載の画像読取装置と、
    この読み取った原稿の画像に基づいて記録媒体上に画像形成を行うプリンタエンジンと、
    を備える画像形成装置。
16. 原稿からの反射光である光画像情報を受光する複数の画素センサが主走査方向に配列された光電変換素子と、この光電変換素子を偶数画素センサからなる偶数画素群と奇数画素センサからなる奇数画素群とに２分し、かつ、これらの偶数画素群と奇数画素群とを各々主走査方向について前半部と後半部とに２分する４チャンネルの転送チャンネルを形成し、前記光電変換素子により読み取られた光画像情報を４チャンネルの出力部に転送処理する転送回路とを備える画像読取装置を用いる画像読取方法であって、
    前記光電変換素子により原稿画像を読み取る工程と、
    前記転送回路に対して偶数画素群と奇数画素群とを各々前半部と後半部とに２分させる出力画素数を可変自在に設定する出力画素数設定工程と、
    設定された出力画素数に従い前記転送回路に４チャンネルの転送チャンネルを形成して前記光電変換素子により読み取られた光画像情報を４チャンネルの前記出力部に転送処理させる工程と、
    読み取られた原稿の画像データの特徴を認識する工程と、
    認識されたその特徴に基づき２分させる画素センサ位置を判定し出力画素数を決定する工程と
    を備える画像読取方法。
17. 前記認識する工程を実行する画像データ認識手段は、エッジ検出機能を有し、
    前記決定する工程は、認識された画像データ中でそのデータ変化が大きい複数の画素センサ位置を各々出力画素数として決定する、請求項１６記載の画像読取方法。
18. 前記光電変換素子を用いて原稿をプレスキャンするプレスキャン工程を備え、
    前記認識する工程は、プレスキャンにより取得された画像データを対象としてその特徴を認識する、請求項１６又は１７記載の画像読取方法。
19. 前記認識する工程は、読取られた前ラインの画像データを対象としてその特徴を認識する、請求項１６又は１７記載の画像読取方法。
20. 前記決定する工程は、認識された画像データ中のデータ変化量が一定レベル以下の場合には乱数発生手段により生成された乱数を出力画素数として決定する、請求項１７ないし１９の何れか一記載の画像読取方法。
21. 前記決定する工程は、認識された画像データ中のデータ変化量が一定レベルより大きい場合には当該データ変化が大きい複数の画素センサ位置を各々出力画素数として決定し、一定レベル以下の場合には乱数発生手段により生成された乱数を出力画素数として決定する、請求項１７ないし１９の何れか一記載の画像読取方法。
    

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