JP4123512B2

JP4123512B2 - 増幅器とそれを用いた信号発生器

Info

Publication number: JP4123512B2
Application number: JP2003176350A
Authority: JP
Inventors: 康雄坂巻
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2003-06-20
Filing date: 2003-06-20
Publication date: 2008-07-23
Anticipated expiration: 2023-06-20
Also published as: JP2005012629A

Description

【０００１】
【発明の属する技術分野】
本発明は、増幅器とそれを用いた信号発生器に関し、詳しくは、負帰還型の電圧増幅器とそれを用いた信号発生器に関するものである。
【従来の技術】
【０００２】
図８は、一般的な高利得の増幅器として用いられている演算増幅器OPの概念図である。このような演算増幅器OPを反転増幅器として使用した場合、その周波数特性に注目すると、数100mHz〜数10Hzにポールと呼ばれる「一次遅れ」の要素がある。その周波数特性は、図９に示すように、ポールから上の周波数では20dB/octで利得が減衰し、位相は反転増幅器のため180度で始まりポールの0.1倍の周波数で180度、10倍で90度を通る直線で近似できる。
【０００３】
このような周波数特性を有する増幅器に負帰還をかけて使用するのにあたり、大きな容量負荷を接続すると発振する可能性がある。これは、反転増幅器のため既に180度回転しているところに、ポールの10倍以上の周波数領域において、増幅器自身の90度の位相回転が加算し、更に増幅器の出力抵抗と接続された容量負荷に起因して新たに生じたポールに基づく90度の位相回転が加算され、全体で360度回転して入力に戻るためである。このときに、増幅器の利得が１以上では、「バルクハウゼンの発振条件」により確実に発振してしまう。
【０００４】
なお、バルクハウゼンの発振条件とは、
1）フィードバックループ内の利得が１であること
2）フィードバックループを一回りしたときの位相のズレが360°の整数倍であること
をいう。1）について、通常の増幅器は、このときに利得が１以上あれば発振を起こす。これは、増幅器の出力振幅は有限であるため利得が１より大きくても発振波形の振幅が増加してやがて飽和し、利得１になったところで発振が持続する。
【０００５】
ところで、このような増幅器を標準電圧発生器や信号発生器の出力段に使用した場合、液晶デバイスやコンデンサなどの容量負荷に対しては動作が不安定になり、確度不良や負荷の破壊を引き起こす場合がある。このため、電圧発生器などの仕様では、容量負荷の上限値を決めているものが多い。
しかし、より多くの用途に答えるためには、容量負荷に強い電圧発生器が望まれている。
【０００６】
【特許文献１】
特開平９−２４６８７４
【０００７】
特許文献１の段落００１３には、容量負荷に対する周波数変化に伴う位相変化を補正することが開示されている。
【０００８】
【発明が解決しようとする課題】
本発明はこれらの問題点を解決するものであり、その目的は、どのような容量負荷を接続しても発振しない容量負荷に強い増幅器およびそれを用いた信号発生器を実現することにある。
【０００９】
【課題を解決するための手段】
このような目的を達成する請求項１の発明は、
利得０［ｄＢ］以上の特性領域において、「進み（ゼロ）」と「遅れ（ポール）」の位相補正を交互にかける位相補正手段を設けたことを特徴とする増幅器であって、
前記位相補正手段は、増幅器自身がもつポールから開ループ利得が０［ｄＢ］より小さくなるまでの間、「進み（ゼロ）」と「遅れ（ポール）」の補正箇所を対数周波数軸上で等間隔に交互配置することを特徴とする増幅器である。
【００１０】
請求項２の発明は、請求項１記載の増幅器において、前記位相補正手段として、増幅器の電圧増幅部前後に位相補正回路を設けたことを特徴とする。
【００１１】
請求項３の発明は、請求項１記載の増幅器において、前記位相補正手段として、増幅器の電圧増幅部に位相補正回路を設けたことを特徴とする。
【００１２】
これらにより、大きな容量負荷を接続しても、発振を防止できる。
【００１３】
請求項４の発明は、請求項１から請求項３のいずれかに記載の増幅器を出力段に用いたことを特徴とする信号発生器である。
【００１４】
請求項５の発明は、請求項４に記載の信号発生器は、出力信号が電圧であることを特徴とする。
【００１５】
請求項６の発明は、請求項４に記載の信号発生器は、出力信号が電流であることを特徴とする。
【００１７】
これらにより、液晶デバイスやコンデンサなどの大きな容量負荷を安定に動作させることができる。
【００１８】
【発明の実施の形態】
【００１９】
図１は、本発明の目的を達成する増幅器の開ループ周波数特性例図である。図１に示すように、対数周波数軸上で、増幅器自身がもつポール（T₀）から開ループ利得が0[dB]より小さくなるまでの間、等間隔にポール（T₂, T₄, T₆, ・・・）とゼロ（T_１, T₃, T₅, ・・・）の補正箇所を交互に配置する。位相特性は、180度からポールとゼロにより、45度回転した135度を中心に変動する。補正箇所の間隔が狭いほど位相変動が少なくなって容量負荷接続時に90度加算されても発振条件の０度からの位相余裕が多くなる。逆に補正箇所の間隔が広いと、位相変動が大きくなり、容量負荷時に90度加算されたとき、発振条件の０度からの位相余裕が少なくなり、リンギングが増大したり、発振する可能性が出てしまう。一般的には、発振させないための増幅器の位相余裕は、30度以上あるのが望ましいとされている。
【００２０】
図１のような特性を得るため、本発明では、増幅器の利得０[dB]以上の特性領域において、「進み（ゼロ）」と「遅れ（ポール）」の位相補正を交互にかけて位相回転を90度未満に抑える。増幅器自身の位相回転が90度未満であれば、容量負荷と出力抵抗による位相回転90度を加算しても、全体で180度を超えることがなくなる。よって、バルクハウゼンの発振条件が成立しなくなり、発振しなくなる。
【００２１】
周波数軸上の位相補正箇所の周波数F_n[Hz]は、最初の「ポール」をF₀[Hz]、位相補正間隔をB[倍]とすると、以下の様になる。
Ｆ_ｎ＝Ｆ₀Ｂ^ｎ（１）
(n=0,1,2,3・・・ nが偶数時は遅れ補正、nが奇数時は進み補正)
【００２２】
周波数特性について、時定数Tの一次遅れ要素の周波数伝達関数式を、絶対値と位相の形で表すと、（２）式のようになる。
【００２３】
【数１】

【００２４】
このことから、位相補正箇所数をｎとしたとき、本発明の利得|G|[dB]と位相∠G[deg] の周波数特性関数式は、それぞれ（３），（４）式のようになる。
【００２５】
【数２】

【００２６】
【数３】

【００２７】
位相余裕について、この周波数特性の位相の変動幅の最大点は、補正間の中心であることから、各ポール周波数の（５）式で表される倍数の周波数に最大点がある。
【００２８】
【数４】

【００２９】
図２は増幅器の利得を100[dB]、位相補正間隔B=10、T₀=0.01[ｍHz]とした場合の計算結果例であり、（Ａ）は利得−周波数特性を示し、（Ｂ）は位相−周波数特性を示している。この特性の場合、各ポールの3.1623倍に位相変動幅の最大点があり、（４）式から位相回転は45±13.2度になる。この特性の場合には、どのような容量負荷を接続しても、位相は最大45+13.2+90=148.2[度]までしか回転せず、180-148.2=31.8度の位相余裕があるので発振することはない。
【００３０】
同様に、位相補正間隔B=3.162とすると、位相変動分が少なくなるため位相余裕は43.5度になり、容量負荷に対するパルス応答のリンギングを低減できる。
【００３１】
図３は、本発明の実施形態例の概念ブロック図である。図３に示すように、第１のアンプ１０と第２のアンプ２０との間に、位相補正回路３０が接続されている。位相補正は第１のアンプ１０あるいは、第２のアンプ２０の電圧増幅部に直接施しても、効果は同じである。
【００３２】
ここで、第１のアンプ１０は電圧利得の大きな差動アンプとして動作し、第２のアンプ２０は入力インピーダンスが大きくて出力インピーダンスが小さなバッファアンプとして動作するものである。
【００３３】
位相補正回路３０は、前述のように、増幅器の利得０[dB]以上の特性領域において、「進み（ゼロ）」と「遅れ（ポール）」の位相補正を交互にかけて位相回転を９０度未満に抑える特性を有している。
【００３４】
図４に図３の具体的な実施例を示す。第１のアンプ１０は、MOS型NチャネルのFET Q1，Q2と、定電流ダイオードD1，D2と、抵抗R10，R11とで構成されている。第２のアンプ２０は、N型のトランジスタ Q3，Q5と、P型のトランジスタ Q4と、定電圧ダイオードD3と、定電流ダイオードD4と、抵抗R12〜R14とで構成されている。位相補正回路３０は、抵抗R1〜R5とコンデンサC1〜C6とで構成されている。
【００３５】
FET Q1のゲートは反転入力端子に接続され、ソースは定電流ダイオードD1を介して（−）の電源線に接続され、ドレインは（＋）の電源線に接続されている。
【００３６】
FET Q2のゲートは非反転入力端子に接続され、ソースは定電流ダイオードD2を介して（−）の電源線に接続されるとともに抵抗R11を介してFET Q1のソースに接続され、ドレインは抵抗R11を介して（＋）の電源線に直接接続されている。
【００３７】
トランジスタ Q3のエミッタは抵抗R12を介して（＋）の電源線に接続され、ベースはFET Q2のドレインに接続され、コレクタはトランジスタ Q4のベースと位相補正回路３０と定電圧ダイオードD3の接続点に接続されている。
【００３８】
トランジスタ Q4のコレクタは直接（＋）の電源線に接続され、エミッタは抵抗R13とR14との直列回路の一端に接続されている。
【００３９】
トランジスタ Q5のエミッタは抵抗R13とR14との直列回路の他端に接続され、コレクタは（−）の電源線に直接接続され、ベースは定電圧ダイオードD3と定電流ダイオードD4の接続点に接続されている。
【００４０】
定電圧ダイオードD3は定電流ダイオードD4を介して（−）の電源線に接続されている。直列接続された抵抗R13とR14との接続中点には出力端子が接続されている。
【００４１】
位相補正回路３０において、抵抗R1とコンデンサC1、抵抗R2とコンデンサC2、抵抗R3とコンデンサC3、抵抗R4とコンデンサC4、抵抗R5とコンデンサC5はそれぞれ直列接続されている。そして、これら抵抗とコンデンサの直列回路はコンデンサC6と並列接続され、直列回路のコンデンサ側はトランジスタ Q3のコレクタとトランジスタ Q4のベースと定電圧ダイオードD3との接続点に接続され、直列回路の抵抗側は共通電位点に接続されている。
【００４２】
位相補正回路３０を構成する抵抗R1〜R5の各抵抗値はそれぞれ抵抗R12の0.1、0.01、0.001、0.0001倍及び0.00001倍に選定し、コンデンサC1〜C5の容量値は進み補正箇所の時定数になるように設定する。コンデンサC6の容量値は抵抗R5とで最後の遅れ補正の時定数になるように選定する。
【００４３】
これにより、図２とほぼ同じ特性が得られ、容量負荷を接続しても発振しない増幅器を実現できる。そして、このような増幅器を電圧発生器や電流発生器などの出力段として用いることにより、液晶デバイスやコンデンサなどの容量負荷を安定に動作させることができる信号発生器が実現できる。
【００４４】
図５は本発明の他の実施形態例の概念ブロック図であり、図３と共通する部分には同一の符号を付けている。図５では、図３の増幅器の他に、コンデンサC7と抵抗R6と第３のアンプ４０と位相補正回路５０が接続されている。
【００４５】
コンデンサC7は図５の増幅器の反転入力端子と図３の増幅器の反転入力端子間に接続され、抵抗R6は図３の増幅器の反転入力端子とコンデンサC7の接続点と共通電位点間に接続されている。
【００４６】
第３のアンプ４０は、オフセットや入力リーク電流やドリフトが小さい高精度アンプとして動作するものである。第３のアンプ４０の非反転入力端子は図５の増幅器の非反転入力端子として共通電位点に接続され、反転入力端子はR7を介して図５の増幅器の反転入力端子に接続され、出力端子は図３の増幅器の反転入力端子に接続されている。
【００４７】
位相補正回路５０は、第３のアンプ４０の反転入力端子と出力端子間に接続されている。
【００４８】
図６に図５の具体的な実施例を示す。図６の位相補正回路３０において、抵抗R22とコンデンサC22、抵抗R23とコンデンサC23、抵抗R24とコンデンサC24それぞれ直列接続されている。そして、これら抵抗とコンデンサの直列回路は抵抗R21およびコンデンサC21と並列接続され、直列回路のコンデンサ側はトランジスタ Q3のコレクタとトランジスタ Q4のベースと定電圧ダイオードD3との接続点に接続され、直列回路の抵抗側は共通電位点に接続されている。
【００４９】
第３のアンプ４０の反転入力端子は抵抗R15を介してコンデンサC7と反転入力端子の接続点に接続されるとともに、抵抗R16を介して第３のアンプ４０の出力端子に接続されている。
【００５０】
また、第３のアンプ４０の反転入力端子と出力端子間には、位相補正回路５０として、抵抗R25とコンデンサC25の直列回路および抵抗R26とコンデンサC26の直列回路が並列接続されている。
【００５１】
図６の回路構成において、高周波領域はコンデンサC7を介して第１のアンプ１０に入力されて直接増幅され、低周波領域は第３のアンプ４０で増幅する。直流での全体利得は、（R16/R15）×（R11/R10）×（R21/R12）となる。
【００５２】
そして、位相補正は、第３のアンプ４０に接続された位相補正回路５０における４箇所の時定数C26・R16（遅れ）、C26・R26（進み）、C25・R26（遅れ）、C25・R25（進み）と、第１のアンプ１０と第２のアンプ２０の間に接続された位相補正回路３０における７箇所の時定数C22・R21（遅れ）、C22・R22（進み）、C23・R22（遅れ）、C23・R23（進み）、C24・R23（遅れ）、C24・R24（進み）、C21・R24（遅れ）の計１１箇所で行うことができる。
【００５３】
なお、本発明のような位相補正をかけることができれば、他の電圧増幅回路方式であっても、本発明と同様に大きな容量負荷を接続しても発振を防止できるという効果が得られる。
【００５４】
また、図７に示すように、演算増幅器OPのような高利得電圧増幅器を用いて電流発生回路を構成した場合、大きな誘導負荷を接続すると、電流発生回路の誘導負荷は遅れ要素になって位相が90度回転することになり、発振してしまう。このような回路においても、演算増幅器OPに本発明の特性を持たせることで、発振を防止できる。
【００５５】
【発明の効果】
以上説明したように、本発明によれば、どのような容量負荷を接続しても発振しない容量負荷に強い増幅器およびそれを用いた信号発生器を実現することができ、液晶デバイスやコンデンサなどの大きな容量負荷の試験用信号源としても好適である。
【図面の簡単な説明】
【図１】本発明の目的を達成する増幅器の開ループ周波数特性例図である。
【図２】本発明に基づく増幅器の特性例図である。
【図３】本発明の実施形態例の概念ブロック図である。
【図４】図３の具体的な実施例図である。
【図５】本発明の他の実施形態例の概念ブロック図である。
【図６】図５の具体的な実施例図である。
【図７】本発明の他の実施形態例の概念ブロック図である。
【図８】一般的な高利得の増幅器として用いられている演算増幅器OPの概念図である。
【図９】図８の周波数特性例図である。
【符号の説明】
１０第１のアンプ
２０第２のアンプ
３０，５０位相補正回路
４０第３のアンプ

Claims

利得０［ｄＢ］以上の特性領域において、「進み（ゼロ）」と「遅れ（ポール）」の位相補正を交互にかける位相補正手段を設けた増幅器であって、
前記位相補正手段は、増幅器自身がもつポールから開ループ利得が０［ｄＢ］より小さくなるまでの間、「進み（ゼロ）」と「遅れ（ポール）」の補正箇所を対数周波数軸上で等間隔に交互配置することを特徴とする増幅器。
前記位相補正手段として、増幅器の電圧増幅部前後に位相補正回路を設けたことを特徴とする請求項１記載の増幅器。
前記位相補正手段として、増幅器の電圧増幅部に位相補正回路を設けたことを特徴とする請求項１記載の増幅器。
請求項１から請求項３のいずれかに記載の増幅器を出力段に用いたことを特徴とする信号発生器。
出力信号が電圧であることを特徴とする請求項４に記載の信号発生器。
出力信号が電流であることを特徴とする請求項４に記載の信号発生器。