JP4098049B2 - 表示パネル - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示パネル、エレクトロルミネッセンス（Electro
Luminescence：略称ＥＬ）表示パネルおよびプラズマ表示パネルなどの表示パネルに関する。
【０００２】
【従来の技術】
液晶表示パネル、ＥＬ表示パネルおよびプラズマ表示パネルなどの表示パネルは、絶縁性基板上に配列されたマトリクス状の表示絵素を選択することによって、画面上に表示パターンを形成している。ここで、表示絵素の選択方式としては、たとえばアクティブマトリクス駆動方式がある。
【０００３】
アクティブマトリクス駆動方式は、個々の絵素を独立した電極で配列し、絵素電極の各々にスイッチング素子を接続して、スイッチング素子によって絵素電極を選択して表示駆動を行う方式である。アクティブマトリクス駆動方式によれば、コントラストおよび応答性に優れた表示が可能であるので、たとえば薄型かつ低消費電力という特徴を持つ液晶表示パネルなどに使用されている。
【０００４】
また、液晶表示パネルなどの表示パネルにおいては、ガラスなどから成る基板上に配列された薄膜トランジスタ（Thin Film Transistor：略称ＴＦＴ）などのスイッチング素子を駆動あるいは制御するドライバＩＣ（Integrated Circuit）を、直接ガラス基板上に搭載するチップオングラス（Chip On Glass：略称ＣＯＧ）実装方式が開発され、幅広く用いられている。
【０００５】
従来の表示パネルは、ゲート電極配線、ソース電極配線、入力リード配線および外部接続用端子を備えた液晶表示装置と、ゲート駆動用ドライバＩＣと、ソース駆動用ドライバＩＣと、フレキシブルプリンティッドサーキット（Flexible
Printed Circuit：略称ＦＰＣ）基板とを備えて構成される。
【０００６】
液晶表示装置は、絶縁性基板および絶縁性基板と対向する位置に配置される対向基板を備えて構成され、絶縁性基板および対向基板の間には液晶層が封入されて、絶縁性基板上に表示領域が設けられている。
【０００７】
また、絶縁性基板上の表示領域の周囲には、駆動配線領域が設けられている。ここで、駆動配線領域には、ＣＯＧ方式によって、液晶駆動用のドライバＩＣであるゲートドライバおよびソースドライバが実装されている。ゲートドライバおよびソースドライバの出力側には、表示領域から引き出された所定パターンのゲート電極配線およびソース電極配線が複数個接続されている。
【０００８】
一方、ゲートドライバおよびソースドライバの入力側には、複数個の入力リード配線ならびに入力リード配線に連なる外部接続用端子が所定のパターンに形成されており、ゲートドライバおよびソースドライバと電気的に接続されている。さらに、外部接続用端子には、ＦＰＣ基板が接続されている。
【０００９】
ＦＰＣ基板から送られる電源電圧および信号は、入力リード配線を介して、ゲートドライバおよびソースドライバに入力する。ゲートドライバおよびソースドライバから出力する信号は、出力配線であるゲート電極配線およびソース電極配線を介して、表示領域に送ることによって、液晶表示装置に設けられたスイッチング素子であるＴＦＴ素子を駆動し、所望の画像の表示を行う。
【００１０】
上述したようなフラットパネルディスプレイ（Flat Panel Display：略称ＦＰＤ）において、大面積化および高精細化を図ろうとした場合、素子と配線間および素子と接地電極間などに寄生的に形成され、素子や回路特性に悪影響を及ぼす寄生容量の増加、あるいは電極配線の抵抗の増大などに起因して、駆動信号の遅延が増大してしまうことが問題になる。
【００１１】
したがって、液晶表示パネルなどの表示パネルにおいて、ＴＦＴ素子などを作動させるために、ゲート電極配線、ソース電極配線および絵素電極と駆動用電源とを接続する入力リード配線に対しては、信号のなまり、および遅延の増加を抑制し、電圧降下による誤動作を防止している。
【００１２】
さらに、外形寸法の縮小化などの制約から、駆動配線領域は狭くなるので、入力リード配線の抵抗の低減化は、益々重要になってきている。
【００１３】
従来の表示パネルとしては、たとえば特許文献１に「ＣＯＧ型液晶表示素子」が開示されている。この特許文献１に記載されている入力リード配線の構造および製造手順について、図８および図９を参照しながら、以下に説明する。
【００１４】
図８および図９は、従来の表示パネルにおける入力リード配線の構造を示す断面図であり、図８は電流方向と平行な切断面から見た断面図であり、図９は電流方向に垂直な切断面から見た断面図である。
【００１５】
まず、絶縁性基板１にはガラス基板を用い、絶縁性基板１上に、スパッタリング法によって、タンタル薄膜を成膜する。その後、フォトリソグラフィ技術によってパターニング処理を行い、入力リード配線の最下層である第１層の電極配線２を形成する。
【００１６】
次に、ゲート絶縁膜３としてＳｉＮｘ膜を所定のパターンに形成し、ゲート絶縁膜３上に、インジウム錫酸化物（Indium Tin Oxide：略称ＩＴＯ）電極配線である第２層の電極配線４、およびタンタル薄膜電極配線である第３層の電極配線５を所定のパターンに形成する。このとき、入力リード配線の抵抗を低減するために、各電極配線を積層している。
【００１７】
ただし、一部のゲート絶縁膜３が除去された第１層の電極配線２のタンタル薄膜および第３層の電極配線５のタンタル薄膜と、第２層の電極配線４のＩＴＯ膜とは、密着性が悪く膜剥がれが生じやすい。この膜剥がれの原因は、タンタル薄膜とＩＴＯ膜との関係に起因する。すなわち、タンタル薄膜は、ＩＴＯ膜の酸素を取り込みやすく、いったん酸素を取り込むと膨張する性質を持っている。その上、ＩＴＯ膜の上層にタンタル薄膜が形成されると、ＩＴＯ膜はタンタル薄膜からの膜応力の影響を受けやすくなる。このことから、タンタル薄膜とＩＴＯ膜との密着性が悪くなり、膜剥がれが発生する。
【００１８】
このような膜剥がれの発生を低減するために、従来は、図８に示すように、第１層の電極配線２と、第２層の電極配線４および第３層の電極配線５とが電気的に接触する、電気的接触部ＣおよびＤの長さを１００μｍ以下に限定して形成し、タンタル薄膜がＩＴＯ膜に与える膜応力の影響を抑制している。
【００１９】
さらに、電気的接触部ＣおよびＤ以外の入力リード配線は、ＩＴＯ膜と比較的密着性の良いゲート絶縁膜３を介して積層している。
【００２０】
次に、図８に示すように、第３層の電極配線５を形成した後、入力リード配線とＦＰＣ側接続パッド２６とを接続するときの接続部Ｐ１、および入力リード配線とゲート駆動用ドライバＩＣ側接続パッド（以下、ゲートドライバ側接続パッドとする。）２７とを接続するときの接続部Ｐ２を除く所定の部分に、ＳｉＮｘ膜などから成る絶縁性保護膜６を形成する。
【００２１】
また、絶縁性保護膜６を形成した後、入力リード配線と、ＦＰＣ基板２５に形成されているＦＰＣ側接続パッド２６およびゲートドライバ１６に形成されているゲートドライバ側接続パッド２７とは、熱硬化性の樹脂フィルムの中に導電性の粒子を混在させてある異方性導電膜（Anisotropic Conductive Film：略称ＡＣＦ）２８を用いて、熱圧着することによって接続している。このとき、ＦＰＣ基板２５およびゲートドライバ１６の近傍のＡＣＦ２８による被覆領域Ｅ，Ｆは、約０．２ｍｍ〜１．５ｍｍ程度であり、被覆領域Ｅ，Ｆ以外の入力リード配線上は、絶縁性保護膜６で覆われた構造になっている。
【００２２】
【特許文献１】
特開２０００−１９５５４号公報
【００２３】
【発明が解決しようとする課題】
従来の入力リード配線は、ＩＴＯ電極配線である第２層の電極配線４が、ＩＴＯ膜と比較的密着性の良いゲート絶縁膜３を介して、第１層の電極配線２の上部に積層されている。また、従来の表示パネルにおける入力リード配線は、各電極配線を積層構造にして、入力リード配線の抵抗の低減化を図り、配線抵抗の増大を防止している。
【００２４】
さらに、入力リード配線２１の平坦部Ｅでは、図９に示される入力リード配線の平坦部Ｅの幅Ｗを約０．３ｍｍ〜１．５ｍｍとして、大きめに確保し、入力リード配線の抵抗の増大を防止している。しかしながら、図９に示すように、入力リード配線の平坦部Ｅでは、膜剥がれが発生するという問題がある。また、入力リード配線のエッジ部Ｆでは、絶縁性保護膜６のステップカバレッジが悪くなるという問題がある。
【００２５】
図１０は、従来の表示パネルにおける入力リード配線の平坦部Ｅを示す断面図である。
【００２６】
入力リード配線の平坦部Ｅでは、図１０のＧ部に示されるゲート絶縁膜３と第２層の電極配線４との界面、あるいは図１０のＨ部に示される第２層の電極配線４と第３層の電極配線５との界面において、膜剥がれが発生する。
【００２７】
図１０に示されるＧ部およびＨ部における膜剥がれは、第３層の電極配線５の成膜時におけるタンタル薄膜による膜応力の影響、下地膜の汚染の影響、さらには第３層の電極配線５を形成した後のプロセス、たとえば入力リード配線と、ＦＰＣ側接続パッド２６およびゲートドライバ側接続パッド２７とを接続するために、ＡＣＦ２８を用いて熱圧着する場合に発生する熱ストレスなどによって、膜の密着性が低下することに起因して発生している。
【００２８】
図１１は、従来の表示パネルにおける入力リード配線のエッジ部Ｆを示す断面図である。
【００２９】
タンタル薄膜で形成されている第１層の電極配線２のエッジ部は、図１１（ａ）に示すように、ゲート絶縁膜３との被覆性を向上させるために、テーパ形状となるように形成されている。ここでのテーパ形状とは、電極配線２の膜厚が外側（図１１紙面では左方向）になるに従って徐々に薄くなり、電極配線２の上面が絶縁性基板１の表面に対して傾斜している形状であり、傾斜面と絶縁性基板１の表面との成す角度θを３０°〜４５°、テーパ長Ｔを０．４μｍ〜０．８μｍにしている。さらに、第１層の電極配線２上にゲート絶縁膜３を介して積層される第２層の電極配線４および第３層の電極配線５は、第１層の電極配線２のエッジ部と重なるように配置されている。このため、第２層の電極配線４および第３層の電極配線５のエッジ部は、逆テーパ形状になり、第３層の電極配線５の上部に位置する絶縁性保護膜６のステップカバレッジが悪くなる。逆テーパ形状とは、図１１において、電極配線４，５のエッジ部の傾斜面Ｓと絶縁性基板１の平行面との角度θ２が９０°以上に形成された形状のことをいう。
【００３０】
ここで、ステップカバレッジとは、基板表面に薄膜を形成する成膜工程において、下地表面の凹凸部における膜の被覆性のことで、段差被覆性とも呼ばれる。ステップカバレッジが悪くなると、膜の密着性が悪くなり、膜剥がれが生じることになる。
【００３１】
ステップカバレッジの対策としては、絶縁性保護膜６の膜厚をより厚くする方法があるものの、処理能力の低下およびコストの増加につながるため、絶縁性保護膜６の膜厚は、処理能力およびコストなどを考慮し、実験などによって導き出された最適な膜厚値である３３０ｎｍに設定している。
【００３２】
また、ステップカバレッジが悪い状態で、高温高湿、たとえば温度が５０℃、相対湿度が９５％の環境下で通電試験を実施した場合、図１１（ａ）に示すように、エッジ部Ｍの絶縁性保護膜６に亀裂が生じ、湿気と通電の影響によって、ＩＴＯ電極配線である第２層の電極配線４ｘが電気腐食される。ここで、電気腐食とは、通電性のある異種金属が接合された場合、イオン化傾向が大きい方の金属が腐食してしまう現象のことである。
【００３３】
電気腐食によってＩＴＯ電極配線４ｘが欠落すると、図１１（ｂ）に示すように、第３層の電極配線５と、その上部に位置する絶縁性保護膜６とは、導電性剥離片Ｎとなる。このとき、電気腐食の影響で、同様に剥離した近隣の入力リード配線と導電性剥離片Ｎとは、電極間で電流が漏洩するリーク不良を引き起こすので、誤動作の原因になる。
【００３４】
本発明の目的は、入力リード配線を構成している複数の電極配線の膜剥がれを防止することができ、かつ製造工程数および製造コストを低減することができる配線の積層構造およびそれを用いた表示パネルを提供することである。
【００３５】
【課題を解決するための手段】
本発明は、絶縁性基板上に表示絵素に応じてマトリクス状に配線されたゲート電極配線およびソース電極配線と、前記ゲート電極配線および前記ソース電極配線で囲まれたそれぞれの領域に配置され、前記ゲート電極配線および前記ソース電極配線に電気的に接続されたスイッチング素子と、前記スイッチング素子によって選択駆動される絵素電極と、前記ゲート電極配線と前記ソース電極配線および前記絵素電極を駆動用電源に接続するための積層構造を有する入力リード配線とを備えた表示パネルにおいて、
前記積層構造を有する入力リード配線は、第１のタンタル薄膜、絶縁膜、ＩＴＯ膜、第２のタンタル薄膜が順次積層され、前記ＩＴＯ膜および前記第２のタンタル薄膜は、最大幅が３００μｍ以下の複数の並列配線となるように、分割されていない前記第１のタンタル薄膜および前記絶縁膜の上に積層されることを特徴とする表示パネルである。
【００３６】
本発明に従えば、積層構造を有する入力リード配線は、第１のタンタル薄膜、絶縁膜、ＩＴＯ膜、第２のタンタル薄膜が順次積層され、ＩＴＯ膜および第２のタンタル薄膜は、最大幅が３００μｍ以下の複数の並列配線となるように、分割されていない第１のタンタル薄膜および絶縁膜の上に積層されるので、入力リード配線の抵抗を増大させることなく、第２のタンタル薄膜の成膜時に生じる膜応力と、第２のタンタル薄膜を形成した後のプロセスで発生する熱ストレスとを分散させ、ＩＴＯ膜および第２のタンタル薄膜の各々の膜と下地との密着性を確保することで、膜剥がれを防止することができる。
【００３７】
また本発明は、前記積層構造を有する入力リード配線のＩＴＯ膜および第２のタンタル薄膜のエッジ部分は、前記第１のタンタル薄膜の両幅のエッジ部分に重ならないことを特徴とする。
【００３８】
本発明に従えば、積層構造を有する入力リード配線のＩＴＯ膜および第２のタンタル薄膜のエッジ部分は、第１のタンタル薄膜の両幅のエッジ部分に重ならないので、ＩＴＯ膜および第２のタンタル薄膜のエッジ部が、逆テーパ形状になることを防ぎ、ＩＴＯ膜および第２のタンタル薄膜の共通のエッジ部における絶縁性保護膜のステップカバレッジを改善することで、膜剥がれを防止することができる。
【００４１】
また本発明は、前記積層構造を有する入力リード配線においては、前記第１のタンタル薄膜と前記ゲート電極配線とは、同一材料かつ同一工程で形成され、前記ＩＴＯ膜と前記絵素電極とは、同一材料かつ同一工程で形成され、前記第２のタンタル薄膜と前記ソース電極配線とは、同一材料かつ同一工程で形成されることを特徴とする。
【００４２】
本発明に従えば、積層構造を有する入力リード配線においては、第１のタンタル薄膜およびゲート電極配線、ＩＴＯ膜および絵素電極、ならびに第２のタンタル薄膜およびソース電極配線は、それぞれ同一材料かつ同一工程によって形成されるので、製造工程数および製造コストを低減することができる。
【００４３】
また本発明は、前記積層構造を有する入力リード配線の第２のタンタル薄膜の上には絶縁性保護膜が形成されることを特徴とする。
【００４４】
本発明に従えば、第２のタンタル薄膜上には絶縁性保護膜が形成されるので、電気絶縁性の良好な配線を実現することができる。
【００４５】
また本発明は、前記表示パネルを構成する、基板上に形成される配線の積層構造であって、
第１のタンタル薄膜、絶縁膜、ＩＴＯ膜、第２のタンタル薄膜が順次積層され、前記ＩＴＯ膜および前記第２のタンタル薄膜は、最大幅が３００μｍ以下の複数の並列配線となるように、分割されていない前記第１のタンタル薄膜および前記絶縁膜の上に積層されることを特徴とする配線の積層構造である。
【００４６】
本発明に従えば、表示パネルを構成する基板上に形成される積層構造を有する配線の積層構造であって、第１のタンタル薄膜、絶縁膜、ＩＴＯ膜、第２のタンタル薄膜が順次積層され、前記ＩＴＯ膜および前記第２のタンタル薄膜は、最大幅が３００μｍ以下の複数の並列配線となるように、分割されていない前記第１のタンタル薄膜および前記絶縁膜の上に積層される配線の積層構造である。そのため、配線の抵抗を増大させることなく、第２のタンタル薄膜の成膜時に生じる膜応力と、第２のタンタル薄膜を形成した後のプロセスで発生する熱ストレスとを分散させ、ＩＴＯ膜および第２のタンタル薄膜の各々の膜と下地との密着性を確保することで、膜剥がれを防止することができる。
【００４７】
【発明の実施の形態】
図１は、本発明の実施の一形態である表示パネル３１の構成を示す平面図である。
【００４８】
表示パネル３１は、ゲート電極配線１７、ソース電極配線１８、入力リード配線２１，２２および外部接続用端子２３，２４を備える液晶表示装置１１と、ゲート駆動用ドライバＩＣ（以下、ゲートドライバとする）１５と、ソース駆動用ドライバＩＣ（以下、ソースドライバとする）１６と、フレキシブルプリンティッドサーキット（Flexible Printed Circuit：略称ＦＰＣ）基板２５とを備えて構成される。
【００４９】
液晶表示装置１１は、矩形状の絶縁性基板１と、絶縁性材料から成り、絶縁性基板１よりも小さい矩形状の対向基板１２とを備え、絶縁性基板１の１つの角部と対向基板１２の１つの角部とが重なるように、絶縁性基板１と対向基板１２とを対向させて配置し、絶縁性基板１および対向基板１２の間に液晶層を封入して構成されている。絶縁性基板１と対向基板１２との間で液晶層が封入されている領域が表示領域１３となる。なお、基板の形状や重ね合わせる位置は、上記のものに限らない。
【００５０】
また、絶縁性基板１上の表示領域１３の周囲には、駆動配線領域１４が設けられている。ここで、駆動配線領域１４には、チップオングラス（Chip On Glass：略称ＣＯＧ）方式によって、液晶駆動用のドライバＩＣであるゲートドライバ１５、およびソースドライバ１６が実装されている。ゲートドライバ１５およびソースドライバ１６の出力側には、表示領域１３から引き出された所定パターンのゲート電極配線１７、およびソース電極配線１８が複数個接続されている。
【００５１】
一方、ゲートドライバ１５およびソースドライバ１６の入力側には、各種信号用および電源用の複数個の入力リード配線２１，２２ならびに入力リード配線２１，２２に連なる外部接続用端子２３，２４が所定のパターンに形成されており、ゲートドライバ１５およびソースドライバ１６と電気的に接続されている。
【００５２】
さらに、外部接続用端子２３，２４には、ＦＰＣ基板２５が接続されている。ここで、ＦＰＣ基板とは、可撓性フィルムの表面に銅箔を貼り付けて、回路、主に配線を形成したフィルム状基板であり、薄くて折り曲げが可能なため、形の異なる基板または部品どうしの接続によく使用される。
【００５３】
ＦＰＣ基板２５から送られる電源電圧および信号は、入力リード配線２１，２２を介して、ゲートドライバ１５およびソースドライバ１６に入力する。ゲートドライバ１５およびソースドライバ１６から出力する信号は、出力配線であるゲート電極配線１７およびソース電極配線１８を介して、表示領域１３に送られることによって、液晶表示装置１１に設けられたスイッチング素子である薄膜トランジスタ（Thin Film Transistor：略称ＴＦＴ）素子を駆動し、所望の画像の表示を行う。
【００５４】
図２は、本発明の実施の一形態である表示パネル３１における入力リード配線２１を示す部分平面図および断面図である。図２（ａ）は、表示パネル３１における入力リード配線２１を示す部分平面図であり、図２（ｂ）は、図２（ａ）の切断面線ＩＩ−ＩＩから見た断面図である。
【００５５】
本実施形態の表示パネル１１における入力リード配線２１の構造および製造手順について、図２（ａ），図２（ｂ）を参照しながら、以下に説明する。なお、入力リード配線２２の構造および製造手順も入力リード配線２１と同じであり、入力リード配線２１と同時に製造される。
【００５６】
まず、絶縁性基板１にガラス基板を用い、絶縁性基板１上に、スパッタリング法によって、タンタルまたはチタンの薄膜を成膜する。次に、フォトリソグラフィ技術を用いてパターニング処理を行い、入力リード配線２１の最下層である第１層の第１のタンタル薄膜である電極配線２を形成する。このとき、第１層の電極配線２と液晶表示装置１１内からのゲート電極配線１７とは、同一材料かつ同一工程で、同時に形成する。
【００５７】
また表示領域１３内において、ソース電極配線１８は、ゲート電極配線１７と交差してマトリクス状に配置され、ゲート電極配線１７の上層に形成されるために断線し易くなる。そこで、断線を回避するために、ゲート電極配線１７のエッジ部は、テーパ形状となるように形成されている。ここでのテーパ形状とは、ゲート電極配線１７の膜厚が外側（図２紙面では左右方向）になるに従って徐々に薄くなり、ゲート電極配線１７の上面が絶縁性基板１の表面に対して傾斜している形状であり、傾斜面と絶縁性基板１の表面との成す角度θを３０°〜４５°、テーパ長Ｔを０．４μｍ〜０．８μｍにしている。したがって、第１層の電極配線２のエッジ部も、ゲート電極配線１７のエッジ部と同様なテーパ形状になる。
【００５８】
ここで、スパッタリング法およびフォトリソグラフィについて説明する。スパッタリング法は、高真空中で金属、あるいはシリコンと高融点金属との化合物であるシリサイドのターゲットと呼ばれる円盤に、高エネルギーのアルゴン原子を衝突させ、アルゴン原子に叩かれて飛び出してくる原子をウエハ表面に付着させることによって薄膜を形成する方法である。
【００５９】
フォトリソグラフィは、ＩＣの製造において、ウエハ表面に感光性樹脂を塗布し、形成すべき回路パターンに対応したフォトマスクを用いて露光を行う。その後、現像、エッチングおよび剥離の各工程を経て、所定のパターンを形成する方法である。
【００６０】
次に、第１層の電極配線２上に、ゲート絶縁膜３としてＳｉＮｘ膜を膜厚が３００ｎｍ〜３５０ｎｍになるように、スパッタリング法によって成膜して、パターニング処理によって所定のパターンを形成する。このとき、ゲート絶縁膜３は、ゲートドライバ１５、ソースドライバ１６およびＦＰＣ基板２５の接続部分を除いて形成する。
【００６１】
続いて、インジウム錫酸化物（Indium Tin Oxide：略称ＩＴＯ）膜である第２層の電極配線４を構成する電極配線部分４ａ，４ｂ，４ｃと、第２のタンタル薄膜である第３層の電極配線５を構成する電極配線部分５ａ，５ｂ，５ｃとをスパッタリング法によって、連続成膜する。このとき、第２層の電極配線４の膜厚は１５０ｎｍ、第３層の電極配線５の膜厚は２００ｎｍ〜３００ｎｍになるように成膜する。また、第３層の電極配線５、第２層の電極配線４の順にフォトリソグラフィ技術によって、パターニング処理を行い、第２層の電極配線４および第３層の電極配線５を、ゲート絶縁膜３上に積層形成する。詳しくは、積層構造となっている入力リード配線２１の２層目以上の電極配線、すなわちゲート絶縁膜３上にある第２層の電極配線４および第３層の電極配線５は、幅Ｗ１を持った電極配線部分４ａ，５ａと、幅Ｗ２を持った電極配線部分４ｂ，５ｂと、幅Ｗ３を持った電極配線部分４ｃ，５ｃとが、間隔をあけて互いに並列に配列され、電極配線部分４ａ，５ａと４ｂ，５ｂとの間隔および電極配線部分４ｂ，５ｂと４ｃ，５ｃとの間隔はそれぞれ幅Ｓとなるように形成される。このとき、複数の並列に配列された配線部分の各々の幅Ｗ１，Ｗ２，Ｗ３は、最大幅が３００μｍ以下になるように形成する。なお、本実施形態では、電極部分間の幅Ｓを１０μｍで形成する。
【００６２】
また、第２層の電極配線部分４ａ，４ｂおよび４ｃは、表示領域１３内のＩＴＯ膜から成る絵素電極と同一材料かつ同一工程で形成し、第３層の電極配線部分５ａ，５ｂおよび５ｃは、タンタル薄膜から成るソース信号電極配線と同一材料かつ同一工程で形成する。
【００６３】
最後に、入力リード配線２１と、ゲートドライバ１５、ソースドライバ１６およびＦＰＣ基板２５との接続部分を除き、膜厚が３３０ｎｍのＳｉＮｘ膜から成る絶縁性保護膜６で、すべての入力リード配線２１上を覆う。これによって、電気絶縁性が良好な配線を実現することができる。
【００６４】
以上のように本実施形態では、入力リード配線２１の２層目以上の電極配線は、Ｗ１，Ｗ２，Ｗ３の幅を持った複数の電極配線部分を互いに並列に配列して成る並列配線で構成されている。この幅の設定に関しては、下記表１に示すように、実際に製造した表示パネルにおける基板でのパターン形成後の膜剥がれ有無の実績結果から判断し、各電極配線部分の最大幅が３００μｍ以下になるように形成した。
【００６５】
【表１】
【００６６】
また、下記（１）式に基づき、このときの膜応力を評価した。
σ＝ＥＳ・ｔｓｕｂ ２・δ／２・ＬＳ ２・ｄ …（１）
ここで、σ：膜応力、δ：基板のそり量、ＥＳ：基板のヤング率、ｔｓｕｂ：基板の厚み、ＬＳ：基板の長さ、ｄ：膜厚である。図３は、膜応力を求める際に用いたパラメータを示す概略図である。
【００６７】
応力評価は、シリコンウエハ（５０ｍｍ□×０．５ｍｍｔ）上に、タンタル膜（３００ｎｍ）をそれぞれの線幅に加工したときの基板そり量を測定し、計算した。図４は、電極配線幅Ｗと膜応力との関係を示すグラフである。表１より、タンタル薄膜電極配線である第３層の電極配線５の製膜時の膜応力は、１２６７ＭＰａ以下に押さえ込む必要があることがわかる。
【００６８】
このように、電極配線４，５を構成する各電極配線部分の最大幅が３００μｍ以下になるように形成することで、タンタル薄膜電極配線である第３層の電極配線５の成膜時に生じる膜応力と、第３層の電極配線５を形成した後のプロセスで発生する熱ストレスとを分散させているので、２層目以上の各々の電極配線材料と下地との密着性を確保することができ、膜剥がれを防止することができる。ここで、熱ストレスが発生する第３層の電極配線５を形成した後のプロセスとは、たとえば入力リード配線２１とＦＰＣ側接続パッド２６およびゲートドライバ側接続パッド２７とを接続するために、ＡＣＦ２８を用いて熱圧着する場合である。
【００６９】
また、入力リード配線２１は、複数の電極配線部分の各々の幅であるＷ１，Ｗ２，Ｗ３をすべて足し合わせた幅と、第１層の電極配線２の幅とが等しくなるように形成しているので、入力リード配線２１の抵抗を増大させることなく、膜剥がれを防止することができる。
【００７０】
さらに、第１層の電極配線２およびゲート電極配線１７、第２層の電極配線４ａ，４ｂ，４ｃおよび絵素電極、ならびに第３層の電極配線５ａ，５ｂ，５ｃおよびソース電極配線１８は、それぞれ同一材料かつ同一工程によって形成されるので、製造工程数および製造コストを低減することができる。
【００７１】
図５は、絵素電極近傍の積層構造を示す断面図である。絶縁性基板１上には、第１層の電極配線２と同一材料および同一工程によってゲート電極配線１７が所定のパターンに形成される。この第１層の電極配線２を覆ってゲート絶縁膜３が形成される。ゲート絶縁膜３上には、ゲート電極配線１７に重なる位置に半導体層７として、真性半導体アモルファスシリコン膜（ａ−Ｓｉ−ｉ層）を膜厚が６０ｎｍ〜１３０ｎｍになるように形成される。さらに、半導体層７上には、ソース領域およびドレイン領域に対応する位置にコンタクト層８として、ｎ＋型微結晶シリコン膜（μｃ−ｎ＋Ｓｉ層）を膜厚が５０ｎｍ〜１００ｎｍになるように形成される。
【００７２】
ゲート絶縁膜３およびコンタクト層８を覆って、ＩＴＯ電極配線である第２の電極配線４が形成される。第２の電極配線４は、２つのコンタクト層８の間の領域には形成されない。なお、ドレイン領域に対応する位置（第５図紙面上右側）に形成された電極配線４が絵素電極１９である。さらに、第２の電極配線４上に、第３の電極配線５が形成される。第３の電極配線５は、第２の電極配線と同様に２つのコンタクト層８の間の領域には形成されず、また絵素電極１９側ではコンタクト層８に重なる位置に形成される。ソース領域側に形成された第２および第３の電極配線４，５がソース電極配線１８である。
【００７３】
図６は、図２（ｂ）に示す領域Ａの拡大断面図である。以下、領域Ａをエッジ部Ａとする。
【００７４】
図２（ｂ）に示す入力リード配線２１のエッジ部Ａは、図６（ａ）に示すように、最下層である第１層の電極配線２の膜上平坦部に、ゲート絶縁膜３を介して２層目以上のＩＴＯ電極配線である第２層の電極配線４と、タンタル薄膜電極配線である第３層の電極配線５とを積層して配置し、また、第２層の電極配線４および第３層の電極配線５の共通のエッジ部Ｒ1は、第１層の電極配線２のエッジテーパ部領域Ｔ1に重ならないように配置している。
【００７５】
入力リード配線２１のエッジ部Ａにおいて、第２層の電極配線４および第３層の電極配線５の配置を、上述したような配置にすることによって、第２層の電極配線４および第３層の電極配線５の共通のエッジ部Ｒ1における絶縁性保護膜６のステップカバレッジを改善することができるので、従来の逆テーパ形状になっている第２層の電極配線４および第３層の電極配線５のエッジ部において生じる膜剥がれを防止することができる。
【００７６】
また、入力リード配線２１は、第２層の電極配線４のエッジ部および第３層の電極配線５のエッジ部の位置が、図６（ｂ）に示すような位置関係になるように、第２層の電極配線４および第３層の電極配線５を積層して配置してもよい。
【００７７】
すなわち、第１層の電極配線２のエッジテーパ部領域Ｔ1と第３層の電極配線５のエッジ部Ｖ1との距離が、エッジテーパ部領域Ｔ1と第２層の電極配線４のエッジ部Ｕ1との距離よりも長く、かつ第２層の電極配線４のエッジ部Ｕ1および第３層の電極配線５のエッジ部Ｖ1が、エッジテーパ部領域Ｔ1と重ならないようにパターニング処理を行い、第２層の電極配線４および第３層の電極配線５を積層して配置する。
【００７８】
以上のように、第２層の電極配線４および第３層の電極配線５を階段状に形成し、絶縁性保護膜６で覆わなければならない第２層の電極配線４および第３層の電極配線５の膜厚を分割することによって、第２層の電極配線４のエッジ部Ｕ1および第３層の電極配線５のエッジ部Ｖ1における絶縁性保護膜６のステップカバレッジをさらに改善することができるので、膜剥がれを防止することができる。
【００７９】
図７は、図２（ｂ）に示す領域Ｂの拡大断面図である。以下、領域Ｂをエッジ部Ｂとする。
【００８０】
入力リード配線２１のエッジ部Ｂは、図７（ａ）に示すように、第１層の電極配線２のテーパ形状をしたエッジ部に沿って下がった位置に、ゲート絶縁膜３を介して２層目以上のＩＴＯ電極配線である第２層の電極配線４と、タンタル薄膜電極配線である第３層の電極配線５とを積層して配置している。また、第２層の電極配線４および第３層の電極配線５の共通のエッジ部Ｒ2は、第１層の電極配線２のエッジテーパ部領域Ｔ2に重ならないように配置している。
【００８１】
入力リード配線２１のエッジ部Ｂにおいて、第２層の電極配線４および第３層の電極配線５の配置を、上述したような配置にすることによって、第２層の電極配線４および第３層の電極配線５の共通のエッジ部Ｒ2における絶縁性保護膜６のステップカバレッジを改善することができるので、従来の逆テーパ形状になっている第２層の電極配線４および第３層の電極配線５のエッジ部において生じる膜剥がれを防止することができる。
【００８２】
また、入力リード配線２１は、第２層の電極配線４のエッジ部および第３層の電極配線５のエッジ部の位置が、図７（ｂ）に示すような位置関係になるように、第２層の電極配線４および第３層の電極配線５を積層して配置してもよい。
【００８３】
すなわち、第１層の電極配線２のエッジテーパ部領域Ｔ2と第２層の電極配線４のエッジ部Ｕ2との距離が、エッジテーパ部領域Ｔ2と第３層の電極配線５のエッジ部Ｖ2との距離よりも長く、かつ第２層の電極配線４のエッジ部Ｕ2および第３層の電極配線５のエッジ部Ｖ2が、エッジテーパ部領域Ｔ2と重ならないようにパターニング処理を行い、第２層の電極配線４および第３層の電極配線５を積層して配置する。
【００８４】
以上のように、第２層の電極配線４および第３層の電極配線５を階段状に形成し、絶縁性保護膜６で覆わなければならない第２層の電極配線４および第３層の電極配線５の膜厚を分割することによって、第２層の電極配線４のエッジ部Ｕ2および第３層の電極配線５のエッジ部Ｖ2における絶縁性保護膜６のステップカバレッジをさらに改善することができるので、膜剥がれを防止することができる。
【００８５】
また、絶縁性保護膜６のステップカバレッジを改善することによって、第２層の電極配線４および第３層の電極配線５のエッジ部における膜の密着性が良くなるので、絶縁性保護膜６に亀裂が発生することはない。したがって、絶縁性保護膜６の亀裂部から湿気が進入し、電気腐食が生じることを完全に防止することができ、絶縁性保護膜６の膜厚を増加させることなく、表示パネル３１の信頼性の向上を図ることができる。
【００８６】
なお、上記の実施形態では、表示パネルにおける基板に形成された積層構造を有する配線について説明したけれども、表示パネルに限らず、積層構造を有する配線であれば同様に実施できることはもちろんである。また、第１層の配線と第２層の配線との間には、絶縁膜を介在させなくてもよい。ただし、この場合は、第１層の配線と第２層の配線との密着性が悪くなる。また、電極配線を構成する電極配線部分の幅は、３００μｍ以下としたけれども、膜厚が厚くなると膜応力が大きくなるため、幅はより細くする必要がある。さらに、材料や成膜条件によって、電極配線部分の幅をより細くする必要がある。
【００８７】
【発明の効果】
以上のように本発明によれば、入力リード配線の抵抗を増大させることなく、第３層の電極配線の成膜時に生じる膜応力と、第３層の電極配線を形成した後のプロセスで発生する熱ストレスとを分散させ、２層目以上の各々の電極配線材料と下地との密着性を確保することで、膜剥がれを防止することができる。
【００８８】
また本発明によれば、第２層の電極配線および第３層の電極配線エッジ部が、逆テーパ形状になることを防ぎ、第２層の電極配線および第３層の電極配線の共通のエッジ部における絶縁性保護膜のステップカバレッジを改善することで、膜剥がれを防止することができる。
【００８９】
また本発明によれば、製造工程数および製造コストを低減することができる。また本発明によれば、絶縁性保護膜の亀裂部から湿気が進入し、電気腐食が生じることを完全に防止することができ、絶縁性保護膜の膜厚を増加させることなく、表示パネルの信頼性の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態である表示パネル３１の構成を示す平面図である。
【図２】本発明の実施の一形態である表示パネル３１における入力リード配線２１を示す部分平面図および断面図である。
【図３】膜応力を求める際に用いたパラメータを示す概略図である。
【図４】電極配線幅Ｗと膜応力との関係を示すグラフである
【図５】絵素電極近傍の積層構造を示す断面図である。
【図６】図２（ｂ）に示す領域Ａの拡大断面図である。
【図７】図２（ｂ）に示す領域Ｂの拡大断面図である。
【図８】従来の表示パネルにおける入力リード配線の構造を示す電流方向における断面図である。
【図９】従来の表示パネルにおける入力リード配線の構造を示す電流方向に対する直交方向における断面図である。
【図１０】従来の表示パネルにおける入力リード配線の平坦部Ｅを示す断面図である。
【図１１】従来の表示パネルにおける入力リード配線のエッジ部Ｆを示す断面図である。
【符号の説明】
１ 絶縁性基板
２ 第１層の電極配線
３ ゲート絶縁膜
４，４ａ，４ｂ，４ｃ，４ｘ 第２層の電極配線
５，５ａ，５ｂ，５ｃ 第３層の電極配線
６ 絶縁性保護膜
７ 半導体層
８ コンタクト層
１１ 液晶表示装置
１２ 対向基板
１３ 表示領域
１４ 駆動配線領域
１５ ゲート駆動用ドライバＩＣ
１６ ソース駆動用ドライバＩＣ
１７ ゲート電極配線
１８ ソース電極配線
１９ 絵素電極
２１，２２ 入力リード配線
２３，２４ 外部接続用端子
２５ ＦＰＣ（Flexible Printed Circuit）基板
２６ ＦＰＣ側接続パッド
２７ ゲート駆動用ドライバＩＣ側接続パッド
２８ 異方性導電膜
３１ 表示パネル
【発明の属する技術分野】
本発明は、液晶表示パネル、エレクトロルミネッセンス（Electro
Luminescence：略称ＥＬ）表示パネルおよびプラズマ表示パネルなどの表示パネルに関する。
【０００２】
【従来の技術】
液晶表示パネル、ＥＬ表示パネルおよびプラズマ表示パネルなどの表示パネルは、絶縁性基板上に配列されたマトリクス状の表示絵素を選択することによって、画面上に表示パターンを形成している。ここで、表示絵素の選択方式としては、たとえばアクティブマトリクス駆動方式がある。
【０００３】
アクティブマトリクス駆動方式は、個々の絵素を独立した電極で配列し、絵素電極の各々にスイッチング素子を接続して、スイッチング素子によって絵素電極を選択して表示駆動を行う方式である。アクティブマトリクス駆動方式によれば、コントラストおよび応答性に優れた表示が可能であるので、たとえば薄型かつ低消費電力という特徴を持つ液晶表示パネルなどに使用されている。
【０００４】
また、液晶表示パネルなどの表示パネルにおいては、ガラスなどから成る基板上に配列された薄膜トランジスタ（Thin Film Transistor：略称ＴＦＴ）などのスイッチング素子を駆動あるいは制御するドライバＩＣ（Integrated Circuit）を、直接ガラス基板上に搭載するチップオングラス（Chip On Glass：略称ＣＯＧ）実装方式が開発され、幅広く用いられている。
【０００５】
従来の表示パネルは、ゲート電極配線、ソース電極配線、入力リード配線および外部接続用端子を備えた液晶表示装置と、ゲート駆動用ドライバＩＣと、ソース駆動用ドライバＩＣと、フレキシブルプリンティッドサーキット（Flexible
Printed Circuit：略称ＦＰＣ）基板とを備えて構成される。
【０００６】
液晶表示装置は、絶縁性基板および絶縁性基板と対向する位置に配置される対向基板を備えて構成され、絶縁性基板および対向基板の間には液晶層が封入されて、絶縁性基板上に表示領域が設けられている。
【０００７】
また、絶縁性基板上の表示領域の周囲には、駆動配線領域が設けられている。ここで、駆動配線領域には、ＣＯＧ方式によって、液晶駆動用のドライバＩＣであるゲートドライバおよびソースドライバが実装されている。ゲートドライバおよびソースドライバの出力側には、表示領域から引き出された所定パターンのゲート電極配線およびソース電極配線が複数個接続されている。
【０００８】
一方、ゲートドライバおよびソースドライバの入力側には、複数個の入力リード配線ならびに入力リード配線に連なる外部接続用端子が所定のパターンに形成されており、ゲートドライバおよびソースドライバと電気的に接続されている。さらに、外部接続用端子には、ＦＰＣ基板が接続されている。
【０００９】
ＦＰＣ基板から送られる電源電圧および信号は、入力リード配線を介して、ゲートドライバおよびソースドライバに入力する。ゲートドライバおよびソースドライバから出力する信号は、出力配線であるゲート電極配線およびソース電極配線を介して、表示領域に送ることによって、液晶表示装置に設けられたスイッチング素子であるＴＦＴ素子を駆動し、所望の画像の表示を行う。
【００１０】
上述したようなフラットパネルディスプレイ（Flat Panel Display：略称ＦＰＤ）において、大面積化および高精細化を図ろうとした場合、素子と配線間および素子と接地電極間などに寄生的に形成され、素子や回路特性に悪影響を及ぼす寄生容量の増加、あるいは電極配線の抵抗の増大などに起因して、駆動信号の遅延が増大してしまうことが問題になる。
【００１１】
したがって、液晶表示パネルなどの表示パネルにおいて、ＴＦＴ素子などを作動させるために、ゲート電極配線、ソース電極配線および絵素電極と駆動用電源とを接続する入力リード配線に対しては、信号のなまり、および遅延の増加を抑制し、電圧降下による誤動作を防止している。
【００１２】
さらに、外形寸法の縮小化などの制約から、駆動配線領域は狭くなるので、入力リード配線の抵抗の低減化は、益々重要になってきている。
【００１３】
従来の表示パネルとしては、たとえば特許文献１に「ＣＯＧ型液晶表示素子」が開示されている。この特許文献１に記載されている入力リード配線の構造および製造手順について、図８および図９を参照しながら、以下に説明する。
【００１４】
図８および図９は、従来の表示パネルにおける入力リード配線の構造を示す断面図であり、図８は電流方向と平行な切断面から見た断面図であり、図９は電流方向に垂直な切断面から見た断面図である。
【００１５】
まず、絶縁性基板１にはガラス基板を用い、絶縁性基板１上に、スパッタリング法によって、タンタル薄膜を成膜する。その後、フォトリソグラフィ技術によってパターニング処理を行い、入力リード配線の最下層である第１層の電極配線２を形成する。
【００１６】
次に、ゲート絶縁膜３としてＳｉＮｘ膜を所定のパターンに形成し、ゲート絶縁膜３上に、インジウム錫酸化物（Indium Tin Oxide：略称ＩＴＯ）電極配線である第２層の電極配線４、およびタンタル薄膜電極配線である第３層の電極配線５を所定のパターンに形成する。このとき、入力リード配線の抵抗を低減するために、各電極配線を積層している。
【００１７】
ただし、一部のゲート絶縁膜３が除去された第１層の電極配線２のタンタル薄膜および第３層の電極配線５のタンタル薄膜と、第２層の電極配線４のＩＴＯ膜とは、密着性が悪く膜剥がれが生じやすい。この膜剥がれの原因は、タンタル薄膜とＩＴＯ膜との関係に起因する。すなわち、タンタル薄膜は、ＩＴＯ膜の酸素を取り込みやすく、いったん酸素を取り込むと膨張する性質を持っている。その上、ＩＴＯ膜の上層にタンタル薄膜が形成されると、ＩＴＯ膜はタンタル薄膜からの膜応力の影響を受けやすくなる。このことから、タンタル薄膜とＩＴＯ膜との密着性が悪くなり、膜剥がれが発生する。
【００１８】
このような膜剥がれの発生を低減するために、従来は、図８に示すように、第１層の電極配線２と、第２層の電極配線４および第３層の電極配線５とが電気的に接触する、電気的接触部ＣおよびＤの長さを１００μｍ以下に限定して形成し、タンタル薄膜がＩＴＯ膜に与える膜応力の影響を抑制している。
【００１９】
さらに、電気的接触部ＣおよびＤ以外の入力リード配線は、ＩＴＯ膜と比較的密着性の良いゲート絶縁膜３を介して積層している。
【００２０】
次に、図８に示すように、第３層の電極配線５を形成した後、入力リード配線とＦＰＣ側接続パッド２６とを接続するときの接続部Ｐ１、および入力リード配線とゲート駆動用ドライバＩＣ側接続パッド（以下、ゲートドライバ側接続パッドとする。）２７とを接続するときの接続部Ｐ２を除く所定の部分に、ＳｉＮｘ膜などから成る絶縁性保護膜６を形成する。
【００２１】
また、絶縁性保護膜６を形成した後、入力リード配線と、ＦＰＣ基板２５に形成されているＦＰＣ側接続パッド２６およびゲートドライバ１６に形成されているゲートドライバ側接続パッド２７とは、熱硬化性の樹脂フィルムの中に導電性の粒子を混在させてある異方性導電膜（Anisotropic Conductive Film：略称ＡＣＦ）２８を用いて、熱圧着することによって接続している。このとき、ＦＰＣ基板２５およびゲートドライバ１６の近傍のＡＣＦ２８による被覆領域Ｅ，Ｆは、約０．２ｍｍ〜１．５ｍｍ程度であり、被覆領域Ｅ，Ｆ以外の入力リード配線上は、絶縁性保護膜６で覆われた構造になっている。
【００２２】
【特許文献１】
特開２０００−１９５５４号公報
【００２３】
【発明が解決しようとする課題】
従来の入力リード配線は、ＩＴＯ電極配線である第２層の電極配線４が、ＩＴＯ膜と比較的密着性の良いゲート絶縁膜３を介して、第１層の電極配線２の上部に積層されている。また、従来の表示パネルにおける入力リード配線は、各電極配線を積層構造にして、入力リード配線の抵抗の低減化を図り、配線抵抗の増大を防止している。
【００２４】
さらに、入力リード配線２１の平坦部Ｅでは、図９に示される入力リード配線の平坦部Ｅの幅Ｗを約０．３ｍｍ〜１．５ｍｍとして、大きめに確保し、入力リード配線の抵抗の増大を防止している。しかしながら、図９に示すように、入力リード配線の平坦部Ｅでは、膜剥がれが発生するという問題がある。また、入力リード配線のエッジ部Ｆでは、絶縁性保護膜６のステップカバレッジが悪くなるという問題がある。
【００２５】
図１０は、従来の表示パネルにおける入力リード配線の平坦部Ｅを示す断面図である。
【００２６】
入力リード配線の平坦部Ｅでは、図１０のＧ部に示されるゲート絶縁膜３と第２層の電極配線４との界面、あるいは図１０のＨ部に示される第２層の電極配線４と第３層の電極配線５との界面において、膜剥がれが発生する。
【００２７】
図１０に示されるＧ部およびＨ部における膜剥がれは、第３層の電極配線５の成膜時におけるタンタル薄膜による膜応力の影響、下地膜の汚染の影響、さらには第３層の電極配線５を形成した後のプロセス、たとえば入力リード配線と、ＦＰＣ側接続パッド２６およびゲートドライバ側接続パッド２７とを接続するために、ＡＣＦ２８を用いて熱圧着する場合に発生する熱ストレスなどによって、膜の密着性が低下することに起因して発生している。
【００２８】
図１１は、従来の表示パネルにおける入力リード配線のエッジ部Ｆを示す断面図である。
【００２９】
タンタル薄膜で形成されている第１層の電極配線２のエッジ部は、図１１（ａ）に示すように、ゲート絶縁膜３との被覆性を向上させるために、テーパ形状となるように形成されている。ここでのテーパ形状とは、電極配線２の膜厚が外側（図１１紙面では左方向）になるに従って徐々に薄くなり、電極配線２の上面が絶縁性基板１の表面に対して傾斜している形状であり、傾斜面と絶縁性基板１の表面との成す角度θを３０°〜４５°、テーパ長Ｔを０．４μｍ〜０．８μｍにしている。さらに、第１層の電極配線２上にゲート絶縁膜３を介して積層される第２層の電極配線４および第３層の電極配線５は、第１層の電極配線２のエッジ部と重なるように配置されている。このため、第２層の電極配線４および第３層の電極配線５のエッジ部は、逆テーパ形状になり、第３層の電極配線５の上部に位置する絶縁性保護膜６のステップカバレッジが悪くなる。逆テーパ形状とは、図１１において、電極配線４，５のエッジ部の傾斜面Ｓと絶縁性基板１の平行面との角度θ２が９０°以上に形成された形状のことをいう。
【００３０】
ここで、ステップカバレッジとは、基板表面に薄膜を形成する成膜工程において、下地表面の凹凸部における膜の被覆性のことで、段差被覆性とも呼ばれる。ステップカバレッジが悪くなると、膜の密着性が悪くなり、膜剥がれが生じることになる。
【００３１】
ステップカバレッジの対策としては、絶縁性保護膜６の膜厚をより厚くする方法があるものの、処理能力の低下およびコストの増加につながるため、絶縁性保護膜６の膜厚は、処理能力およびコストなどを考慮し、実験などによって導き出された最適な膜厚値である３３０ｎｍに設定している。
【００３２】
また、ステップカバレッジが悪い状態で、高温高湿、たとえば温度が５０℃、相対湿度が９５％の環境下で通電試験を実施した場合、図１１（ａ）に示すように、エッジ部Ｍの絶縁性保護膜６に亀裂が生じ、湿気と通電の影響によって、ＩＴＯ電極配線である第２層の電極配線４ｘが電気腐食される。ここで、電気腐食とは、通電性のある異種金属が接合された場合、イオン化傾向が大きい方の金属が腐食してしまう現象のことである。
【００３３】
電気腐食によってＩＴＯ電極配線４ｘが欠落すると、図１１（ｂ）に示すように、第３層の電極配線５と、その上部に位置する絶縁性保護膜６とは、導電性剥離片Ｎとなる。このとき、電気腐食の影響で、同様に剥離した近隣の入力リード配線と導電性剥離片Ｎとは、電極間で電流が漏洩するリーク不良を引き起こすので、誤動作の原因になる。
【００３４】
本発明の目的は、入力リード配線を構成している複数の電極配線の膜剥がれを防止することができ、かつ製造工程数および製造コストを低減することができる配線の積層構造およびそれを用いた表示パネルを提供することである。
【００３５】
【課題を解決するための手段】
本発明は、絶縁性基板上に表示絵素に応じてマトリクス状に配線されたゲート電極配線およびソース電極配線と、前記ゲート電極配線および前記ソース電極配線で囲まれたそれぞれの領域に配置され、前記ゲート電極配線および前記ソース電極配線に電気的に接続されたスイッチング素子と、前記スイッチング素子によって選択駆動される絵素電極と、前記ゲート電極配線と前記ソース電極配線および前記絵素電極を駆動用電源に接続するための積層構造を有する入力リード配線とを備えた表示パネルにおいて、
前記積層構造を有する入力リード配線は、第１のタンタル薄膜、絶縁膜、ＩＴＯ膜、第２のタンタル薄膜が順次積層され、前記ＩＴＯ膜および前記第２のタンタル薄膜は、最大幅が３００μｍ以下の複数の並列配線となるように、分割されていない前記第１のタンタル薄膜および前記絶縁膜の上に積層されることを特徴とする表示パネルである。
【００３６】
本発明に従えば、積層構造を有する入力リード配線は、第１のタンタル薄膜、絶縁膜、ＩＴＯ膜、第２のタンタル薄膜が順次積層され、ＩＴＯ膜および第２のタンタル薄膜は、最大幅が３００μｍ以下の複数の並列配線となるように、分割されていない第１のタンタル薄膜および絶縁膜の上に積層されるので、入力リード配線の抵抗を増大させることなく、第２のタンタル薄膜の成膜時に生じる膜応力と、第２のタンタル薄膜を形成した後のプロセスで発生する熱ストレスとを分散させ、ＩＴＯ膜および第２のタンタル薄膜の各々の膜と下地との密着性を確保することで、膜剥がれを防止することができる。
【００３７】
また本発明は、前記積層構造を有する入力リード配線のＩＴＯ膜および第２のタンタル薄膜のエッジ部分は、前記第１のタンタル薄膜の両幅のエッジ部分に重ならないことを特徴とする。
【００３８】
本発明に従えば、積層構造を有する入力リード配線のＩＴＯ膜および第２のタンタル薄膜のエッジ部分は、第１のタンタル薄膜の両幅のエッジ部分に重ならないので、ＩＴＯ膜および第２のタンタル薄膜のエッジ部が、逆テーパ形状になることを防ぎ、ＩＴＯ膜および第２のタンタル薄膜の共通のエッジ部における絶縁性保護膜のステップカバレッジを改善することで、膜剥がれを防止することができる。
【００４１】
また本発明は、前記積層構造を有する入力リード配線においては、前記第１のタンタル薄膜と前記ゲート電極配線とは、同一材料かつ同一工程で形成され、前記ＩＴＯ膜と前記絵素電極とは、同一材料かつ同一工程で形成され、前記第２のタンタル薄膜と前記ソース電極配線とは、同一材料かつ同一工程で形成されることを特徴とする。
【００４２】
本発明に従えば、積層構造を有する入力リード配線においては、第１のタンタル薄膜およびゲート電極配線、ＩＴＯ膜および絵素電極、ならびに第２のタンタル薄膜およびソース電極配線は、それぞれ同一材料かつ同一工程によって形成されるので、製造工程数および製造コストを低減することができる。
【００４３】
また本発明は、前記積層構造を有する入力リード配線の第２のタンタル薄膜の上には絶縁性保護膜が形成されることを特徴とする。
【００４４】
本発明に従えば、第２のタンタル薄膜上には絶縁性保護膜が形成されるので、電気絶縁性の良好な配線を実現することができる。
【００４５】
また本発明は、前記表示パネルを構成する、基板上に形成される配線の積層構造であって、
第１のタンタル薄膜、絶縁膜、ＩＴＯ膜、第２のタンタル薄膜が順次積層され、前記ＩＴＯ膜および前記第２のタンタル薄膜は、最大幅が３００μｍ以下の複数の並列配線となるように、分割されていない前記第１のタンタル薄膜および前記絶縁膜の上に積層されることを特徴とする配線の積層構造である。
【００４６】
本発明に従えば、表示パネルを構成する基板上に形成される積層構造を有する配線の積層構造であって、第１のタンタル薄膜、絶縁膜、ＩＴＯ膜、第２のタンタル薄膜が順次積層され、前記ＩＴＯ膜および前記第２のタンタル薄膜は、最大幅が３００μｍ以下の複数の並列配線となるように、分割されていない前記第１のタンタル薄膜および前記絶縁膜の上に積層される配線の積層構造である。そのため、配線の抵抗を増大させることなく、第２のタンタル薄膜の成膜時に生じる膜応力と、第２のタンタル薄膜を形成した後のプロセスで発生する熱ストレスとを分散させ、ＩＴＯ膜および第２のタンタル薄膜の各々の膜と下地との密着性を確保することで、膜剥がれを防止することができる。
【００４７】
【発明の実施の形態】
図１は、本発明の実施の一形態である表示パネル３１の構成を示す平面図である。
【００４８】
表示パネル３１は、ゲート電極配線１７、ソース電極配線１８、入力リード配線２１，２２および外部接続用端子２３，２４を備える液晶表示装置１１と、ゲート駆動用ドライバＩＣ（以下、ゲートドライバとする）１５と、ソース駆動用ドライバＩＣ（以下、ソースドライバとする）１６と、フレキシブルプリンティッドサーキット（Flexible Printed Circuit：略称ＦＰＣ）基板２５とを備えて構成される。
【００４９】
液晶表示装置１１は、矩形状の絶縁性基板１と、絶縁性材料から成り、絶縁性基板１よりも小さい矩形状の対向基板１２とを備え、絶縁性基板１の１つの角部と対向基板１２の１つの角部とが重なるように、絶縁性基板１と対向基板１２とを対向させて配置し、絶縁性基板１および対向基板１２の間に液晶層を封入して構成されている。絶縁性基板１と対向基板１２との間で液晶層が封入されている領域が表示領域１３となる。なお、基板の形状や重ね合わせる位置は、上記のものに限らない。
【００５０】
また、絶縁性基板１上の表示領域１３の周囲には、駆動配線領域１４が設けられている。ここで、駆動配線領域１４には、チップオングラス（Chip On Glass：略称ＣＯＧ）方式によって、液晶駆動用のドライバＩＣであるゲートドライバ１５、およびソースドライバ１６が実装されている。ゲートドライバ１５およびソースドライバ１６の出力側には、表示領域１３から引き出された所定パターンのゲート電極配線１７、およびソース電極配線１８が複数個接続されている。
【００５１】
一方、ゲートドライバ１５およびソースドライバ１６の入力側には、各種信号用および電源用の複数個の入力リード配線２１，２２ならびに入力リード配線２１，２２に連なる外部接続用端子２３，２４が所定のパターンに形成されており、ゲートドライバ１５およびソースドライバ１６と電気的に接続されている。
【００５２】
さらに、外部接続用端子２３，２４には、ＦＰＣ基板２５が接続されている。ここで、ＦＰＣ基板とは、可撓性フィルムの表面に銅箔を貼り付けて、回路、主に配線を形成したフィルム状基板であり、薄くて折り曲げが可能なため、形の異なる基板または部品どうしの接続によく使用される。
【００５３】
ＦＰＣ基板２５から送られる電源電圧および信号は、入力リード配線２１，２２を介して、ゲートドライバ１５およびソースドライバ１６に入力する。ゲートドライバ１５およびソースドライバ１６から出力する信号は、出力配線であるゲート電極配線１７およびソース電極配線１８を介して、表示領域１３に送られることによって、液晶表示装置１１に設けられたスイッチング素子である薄膜トランジスタ（Thin Film Transistor：略称ＴＦＴ）素子を駆動し、所望の画像の表示を行う。
【００５４】
図２は、本発明の実施の一形態である表示パネル３１における入力リード配線２１を示す部分平面図および断面図である。図２（ａ）は、表示パネル３１における入力リード配線２１を示す部分平面図であり、図２（ｂ）は、図２（ａ）の切断面線ＩＩ−ＩＩから見た断面図である。
【００５５】
本実施形態の表示パネル１１における入力リード配線２１の構造および製造手順について、図２（ａ），図２（ｂ）を参照しながら、以下に説明する。なお、入力リード配線２２の構造および製造手順も入力リード配線２１と同じであり、入力リード配線２１と同時に製造される。
【００５６】
まず、絶縁性基板１にガラス基板を用い、絶縁性基板１上に、スパッタリング法によって、タンタルまたはチタンの薄膜を成膜する。次に、フォトリソグラフィ技術を用いてパターニング処理を行い、入力リード配線２１の最下層である第１層の第１のタンタル薄膜である電極配線２を形成する。このとき、第１層の電極配線２と液晶表示装置１１内からのゲート電極配線１７とは、同一材料かつ同一工程で、同時に形成する。
【００５７】
また表示領域１３内において、ソース電極配線１８は、ゲート電極配線１７と交差してマトリクス状に配置され、ゲート電極配線１７の上層に形成されるために断線し易くなる。そこで、断線を回避するために、ゲート電極配線１７のエッジ部は、テーパ形状となるように形成されている。ここでのテーパ形状とは、ゲート電極配線１７の膜厚が外側（図２紙面では左右方向）になるに従って徐々に薄くなり、ゲート電極配線１７の上面が絶縁性基板１の表面に対して傾斜している形状であり、傾斜面と絶縁性基板１の表面との成す角度θを３０°〜４５°、テーパ長Ｔを０．４μｍ〜０．８μｍにしている。したがって、第１層の電極配線２のエッジ部も、ゲート電極配線１７のエッジ部と同様なテーパ形状になる。
【００５８】
ここで、スパッタリング法およびフォトリソグラフィについて説明する。スパッタリング法は、高真空中で金属、あるいはシリコンと高融点金属との化合物であるシリサイドのターゲットと呼ばれる円盤に、高エネルギーのアルゴン原子を衝突させ、アルゴン原子に叩かれて飛び出してくる原子をウエハ表面に付着させることによって薄膜を形成する方法である。
【００５９】
フォトリソグラフィは、ＩＣの製造において、ウエハ表面に感光性樹脂を塗布し、形成すべき回路パターンに対応したフォトマスクを用いて露光を行う。その後、現像、エッチングおよび剥離の各工程を経て、所定のパターンを形成する方法である。
【００６０】
次に、第１層の電極配線２上に、ゲート絶縁膜３としてＳｉＮｘ膜を膜厚が３００ｎｍ〜３５０ｎｍになるように、スパッタリング法によって成膜して、パターニング処理によって所定のパターンを形成する。このとき、ゲート絶縁膜３は、ゲートドライバ１５、ソースドライバ１６およびＦＰＣ基板２５の接続部分を除いて形成する。
【００６１】
続いて、インジウム錫酸化物（Indium Tin Oxide：略称ＩＴＯ）膜である第２層の電極配線４を構成する電極配線部分４ａ，４ｂ，４ｃと、第２のタンタル薄膜である第３層の電極配線５を構成する電極配線部分５ａ，５ｂ，５ｃとをスパッタリング法によって、連続成膜する。このとき、第２層の電極配線４の膜厚は１５０ｎｍ、第３層の電極配線５の膜厚は２００ｎｍ〜３００ｎｍになるように成膜する。また、第３層の電極配線５、第２層の電極配線４の順にフォトリソグラフィ技術によって、パターニング処理を行い、第２層の電極配線４および第３層の電極配線５を、ゲート絶縁膜３上に積層形成する。詳しくは、積層構造となっている入力リード配線２１の２層目以上の電極配線、すなわちゲート絶縁膜３上にある第２層の電極配線４および第３層の電極配線５は、幅Ｗ１を持った電極配線部分４ａ，５ａと、幅Ｗ２を持った電極配線部分４ｂ，５ｂと、幅Ｗ３を持った電極配線部分４ｃ，５ｃとが、間隔をあけて互いに並列に配列され、電極配線部分４ａ，５ａと４ｂ，５ｂとの間隔および電極配線部分４ｂ，５ｂと４ｃ，５ｃとの間隔はそれぞれ幅Ｓとなるように形成される。このとき、複数の並列に配列された配線部分の各々の幅Ｗ１，Ｗ２，Ｗ３は、最大幅が３００μｍ以下になるように形成する。なお、本実施形態では、電極部分間の幅Ｓを１０μｍで形成する。
【００６２】
また、第２層の電極配線部分４ａ，４ｂおよび４ｃは、表示領域１３内のＩＴＯ膜から成る絵素電極と同一材料かつ同一工程で形成し、第３層の電極配線部分５ａ，５ｂおよび５ｃは、タンタル薄膜から成るソース信号電極配線と同一材料かつ同一工程で形成する。
【００６３】
最後に、入力リード配線２１と、ゲートドライバ１５、ソースドライバ１６およびＦＰＣ基板２５との接続部分を除き、膜厚が３３０ｎｍのＳｉＮｘ膜から成る絶縁性保護膜６で、すべての入力リード配線２１上を覆う。これによって、電気絶縁性が良好な配線を実現することができる。
【００６４】
以上のように本実施形態では、入力リード配線２１の２層目以上の電極配線は、Ｗ１，Ｗ２，Ｗ３の幅を持った複数の電極配線部分を互いに並列に配列して成る並列配線で構成されている。この幅の設定に関しては、下記表１に示すように、実際に製造した表示パネルにおける基板でのパターン形成後の膜剥がれ有無の実績結果から判断し、各電極配線部分の最大幅が３００μｍ以下になるように形成した。
【００６５】
【表１】
また、下記（１）式に基づき、このときの膜応力を評価した。
σ＝ＥＳ・ｔｓｕｂ ２・δ／２・ＬＳ ２・ｄ …（１）
ここで、σ：膜応力、δ：基板のそり量、ＥＳ：基板のヤング率、ｔｓｕｂ：基板の厚み、ＬＳ：基板の長さ、ｄ：膜厚である。図３は、膜応力を求める際に用いたパラメータを示す概略図である。
【００６７】
応力評価は、シリコンウエハ（５０ｍｍ□×０．５ｍｍｔ）上に、タンタル膜（３００ｎｍ）をそれぞれの線幅に加工したときの基板そり量を測定し、計算した。図４は、電極配線幅Ｗと膜応力との関係を示すグラフである。表１より、タンタル薄膜電極配線である第３層の電極配線５の製膜時の膜応力は、１２６７ＭＰａ以下に押さえ込む必要があることがわかる。
【００６８】
このように、電極配線４，５を構成する各電極配線部分の最大幅が３００μｍ以下になるように形成することで、タンタル薄膜電極配線である第３層の電極配線５の成膜時に生じる膜応力と、第３層の電極配線５を形成した後のプロセスで発生する熱ストレスとを分散させているので、２層目以上の各々の電極配線材料と下地との密着性を確保することができ、膜剥がれを防止することができる。ここで、熱ストレスが発生する第３層の電極配線５を形成した後のプロセスとは、たとえば入力リード配線２１とＦＰＣ側接続パッド２６およびゲートドライバ側接続パッド２７とを接続するために、ＡＣＦ２８を用いて熱圧着する場合である。
【００６９】
また、入力リード配線２１は、複数の電極配線部分の各々の幅であるＷ１，Ｗ２，Ｗ３をすべて足し合わせた幅と、第１層の電極配線２の幅とが等しくなるように形成しているので、入力リード配線２１の抵抗を増大させることなく、膜剥がれを防止することができる。
【００７０】
さらに、第１層の電極配線２およびゲート電極配線１７、第２層の電極配線４ａ，４ｂ，４ｃおよび絵素電極、ならびに第３層の電極配線５ａ，５ｂ，５ｃおよびソース電極配線１８は、それぞれ同一材料かつ同一工程によって形成されるので、製造工程数および製造コストを低減することができる。
【００７１】
図５は、絵素電極近傍の積層構造を示す断面図である。絶縁性基板１上には、第１層の電極配線２と同一材料および同一工程によってゲート電極配線１７が所定のパターンに形成される。この第１層の電極配線２を覆ってゲート絶縁膜３が形成される。ゲート絶縁膜３上には、ゲート電極配線１７に重なる位置に半導体層７として、真性半導体アモルファスシリコン膜（ａ−Ｓｉ−ｉ層）を膜厚が６０ｎｍ〜１３０ｎｍになるように形成される。さらに、半導体層７上には、ソース領域およびドレイン領域に対応する位置にコンタクト層８として、ｎ＋型微結晶シリコン膜（μｃ−ｎ＋Ｓｉ層）を膜厚が５０ｎｍ〜１００ｎｍになるように形成される。
【００７２】
ゲート絶縁膜３およびコンタクト層８を覆って、ＩＴＯ電極配線である第２の電極配線４が形成される。第２の電極配線４は、２つのコンタクト層８の間の領域には形成されない。なお、ドレイン領域に対応する位置（第５図紙面上右側）に形成された電極配線４が絵素電極１９である。さらに、第２の電極配線４上に、第３の電極配線５が形成される。第３の電極配線５は、第２の電極配線と同様に２つのコンタクト層８の間の領域には形成されず、また絵素電極１９側ではコンタクト層８に重なる位置に形成される。ソース領域側に形成された第２および第３の電極配線４，５がソース電極配線１８である。
【００７３】
図６は、図２（ｂ）に示す領域Ａの拡大断面図である。以下、領域Ａをエッジ部Ａとする。
【００７４】
図２（ｂ）に示す入力リード配線２１のエッジ部Ａは、図６（ａ）に示すように、最下層である第１層の電極配線２の膜上平坦部に、ゲート絶縁膜３を介して２層目以上のＩＴＯ電極配線である第２層の電極配線４と、タンタル薄膜電極配線である第３層の電極配線５とを積層して配置し、また、第２層の電極配線４および第３層の電極配線５の共通のエッジ部Ｒ1は、第１層の電極配線２のエッジテーパ部領域Ｔ1に重ならないように配置している。
【００７５】
入力リード配線２１のエッジ部Ａにおいて、第２層の電極配線４および第３層の電極配線５の配置を、上述したような配置にすることによって、第２層の電極配線４および第３層の電極配線５の共通のエッジ部Ｒ1における絶縁性保護膜６のステップカバレッジを改善することができるので、従来の逆テーパ形状になっている第２層の電極配線４および第３層の電極配線５のエッジ部において生じる膜剥がれを防止することができる。
【００７６】
また、入力リード配線２１は、第２層の電極配線４のエッジ部および第３層の電極配線５のエッジ部の位置が、図６（ｂ）に示すような位置関係になるように、第２層の電極配線４および第３層の電極配線５を積層して配置してもよい。
【００７７】
すなわち、第１層の電極配線２のエッジテーパ部領域Ｔ1と第３層の電極配線５のエッジ部Ｖ1との距離が、エッジテーパ部領域Ｔ1と第２層の電極配線４のエッジ部Ｕ1との距離よりも長く、かつ第２層の電極配線４のエッジ部Ｕ1および第３層の電極配線５のエッジ部Ｖ1が、エッジテーパ部領域Ｔ1と重ならないようにパターニング処理を行い、第２層の電極配線４および第３層の電極配線５を積層して配置する。
【００７８】
以上のように、第２層の電極配線４および第３層の電極配線５を階段状に形成し、絶縁性保護膜６で覆わなければならない第２層の電極配線４および第３層の電極配線５の膜厚を分割することによって、第２層の電極配線４のエッジ部Ｕ1および第３層の電極配線５のエッジ部Ｖ1における絶縁性保護膜６のステップカバレッジをさらに改善することができるので、膜剥がれを防止することができる。
【００７９】
図７は、図２（ｂ）に示す領域Ｂの拡大断面図である。以下、領域Ｂをエッジ部Ｂとする。
【００８０】
入力リード配線２１のエッジ部Ｂは、図７（ａ）に示すように、第１層の電極配線２のテーパ形状をしたエッジ部に沿って下がった位置に、ゲート絶縁膜３を介して２層目以上のＩＴＯ電極配線である第２層の電極配線４と、タンタル薄膜電極配線である第３層の電極配線５とを積層して配置している。また、第２層の電極配線４および第３層の電極配線５の共通のエッジ部Ｒ2は、第１層の電極配線２のエッジテーパ部領域Ｔ2に重ならないように配置している。
【００８１】
入力リード配線２１のエッジ部Ｂにおいて、第２層の電極配線４および第３層の電極配線５の配置を、上述したような配置にすることによって、第２層の電極配線４および第３層の電極配線５の共通のエッジ部Ｒ2における絶縁性保護膜６のステップカバレッジを改善することができるので、従来の逆テーパ形状になっている第２層の電極配線４および第３層の電極配線５のエッジ部において生じる膜剥がれを防止することができる。
【００８２】
また、入力リード配線２１は、第２層の電極配線４のエッジ部および第３層の電極配線５のエッジ部の位置が、図７（ｂ）に示すような位置関係になるように、第２層の電極配線４および第３層の電極配線５を積層して配置してもよい。
【００８３】
すなわち、第１層の電極配線２のエッジテーパ部領域Ｔ2と第２層の電極配線４のエッジ部Ｕ2との距離が、エッジテーパ部領域Ｔ2と第３層の電極配線５のエッジ部Ｖ2との距離よりも長く、かつ第２層の電極配線４のエッジ部Ｕ2および第３層の電極配線５のエッジ部Ｖ2が、エッジテーパ部領域Ｔ2と重ならないようにパターニング処理を行い、第２層の電極配線４および第３層の電極配線５を積層して配置する。
【００８４】
以上のように、第２層の電極配線４および第３層の電極配線５を階段状に形成し、絶縁性保護膜６で覆わなければならない第２層の電極配線４および第３層の電極配線５の膜厚を分割することによって、第２層の電極配線４のエッジ部Ｕ2および第３層の電極配線５のエッジ部Ｖ2における絶縁性保護膜６のステップカバレッジをさらに改善することができるので、膜剥がれを防止することができる。
【００８５】
また、絶縁性保護膜６のステップカバレッジを改善することによって、第２層の電極配線４および第３層の電極配線５のエッジ部における膜の密着性が良くなるので、絶縁性保護膜６に亀裂が発生することはない。したがって、絶縁性保護膜６の亀裂部から湿気が進入し、電気腐食が生じることを完全に防止することができ、絶縁性保護膜６の膜厚を増加させることなく、表示パネル３１の信頼性の向上を図ることができる。
【００８６】
なお、上記の実施形態では、表示パネルにおける基板に形成された積層構造を有する配線について説明したけれども、表示パネルに限らず、積層構造を有する配線であれば同様に実施できることはもちろんである。また、第１層の配線と第２層の配線との間には、絶縁膜を介在させなくてもよい。ただし、この場合は、第１層の配線と第２層の配線との密着性が悪くなる。また、電極配線を構成する電極配線部分の幅は、３００μｍ以下としたけれども、膜厚が厚くなると膜応力が大きくなるため、幅はより細くする必要がある。さらに、材料や成膜条件によって、電極配線部分の幅をより細くする必要がある。
【００８７】
【発明の効果】
以上のように本発明によれば、入力リード配線の抵抗を増大させることなく、第３層の電極配線の成膜時に生じる膜応力と、第３層の電極配線を形成した後のプロセスで発生する熱ストレスとを分散させ、２層目以上の各々の電極配線材料と下地との密着性を確保することで、膜剥がれを防止することができる。
【００８８】
また本発明によれば、第２層の電極配線および第３層の電極配線エッジ部が、逆テーパ形状になることを防ぎ、第２層の電極配線および第３層の電極配線の共通のエッジ部における絶縁性保護膜のステップカバレッジを改善することで、膜剥がれを防止することができる。
【００８９】
また本発明によれば、製造工程数および製造コストを低減することができる。また本発明によれば、絶縁性保護膜の亀裂部から湿気が進入し、電気腐食が生じることを完全に防止することができ、絶縁性保護膜の膜厚を増加させることなく、表示パネルの信頼性の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態である表示パネル３１の構成を示す平面図である。
【図２】本発明の実施の一形態である表示パネル３１における入力リード配線２１を示す部分平面図および断面図である。
【図３】膜応力を求める際に用いたパラメータを示す概略図である。
【図４】電極配線幅Ｗと膜応力との関係を示すグラフである
【図５】絵素電極近傍の積層構造を示す断面図である。
【図６】図２（ｂ）に示す領域Ａの拡大断面図である。
【図７】図２（ｂ）に示す領域Ｂの拡大断面図である。
【図８】従来の表示パネルにおける入力リード配線の構造を示す電流方向における断面図である。
【図９】従来の表示パネルにおける入力リード配線の構造を示す電流方向に対する直交方向における断面図である。
【図１０】従来の表示パネルにおける入力リード配線の平坦部Ｅを示す断面図である。
【図１１】従来の表示パネルにおける入力リード配線のエッジ部Ｆを示す断面図である。
【符号の説明】
１ 絶縁性基板
２ 第１層の電極配線
３ ゲート絶縁膜
４，４ａ，４ｂ，４ｃ，４ｘ 第２層の電極配線
５，５ａ，５ｂ，５ｃ 第３層の電極配線
６ 絶縁性保護膜
７ 半導体層
８ コンタクト層
１１ 液晶表示装置
１２ 対向基板
１３ 表示領域
１４ 駆動配線領域
１５ ゲート駆動用ドライバＩＣ
１６ ソース駆動用ドライバＩＣ
１７ ゲート電極配線
１８ ソース電極配線
１９ 絵素電極
２１，２２ 入力リード配線
２３，２４ 外部接続用端子
２５ ＦＰＣ（Flexible Printed Circuit）基板
２６ ＦＰＣ側接続パッド
２７ ゲート駆動用ドライバＩＣ側接続パッド
２８ 異方性導電膜
３１ 表示パネル
Claims (5)
- 絶縁性基板上に表示絵素に応じてマトリクス状に配線されたゲート電極配線およびソース電極配線と、前記ゲート電極配線および前記ソース電極配線で囲まれたそれぞれの領域に配置され、前記ゲート電極配線および前記ソース電極配線に電気的に接続されたスイッチング素子と、前記スイッチング素子によって選択駆動される絵素電極と、前記ゲート電極配線と前記ソース電極配線および前記絵素電極を駆動用電源に接続するための積層構造を有する入力リード配線とを備えた表示パネルにおいて、
前記積層構造を有する入力リード配線は、第１のタンタル薄膜、絶縁膜、ＩＴＯ膜、第２のタンタル薄膜が順次積層され、前記ＩＴＯ膜および前記第２のタンタル薄膜は、最大幅が３００μｍ以下の複数の並列配線となるように、分割されていない前記第１のタンタル薄膜および前記絶縁膜の上に積層されることを特徴とする表示パネル。 - 前記積層構造を有する入力リード配線のＩＴＯ膜および第２のタンタル薄膜のエッジ部分は、前記第１のタンタル薄膜の両幅のエッジ部分に重ならないことを特徴とする請求項１に記載の表示パネル。
- 前記積層構造を有する入力リード配線においては、前記第１のタンタル薄膜と前記ゲート電極配線とは、同一材料かつ同一工程で形成され、前記ＩＴＯ膜と前記絵素電極とは、同一材料かつ同一工程で形成され、前記第２のタンタル薄膜と前記ソース電極配線とは、同一材料かつ同一工程で形成されることを特徴とする請求項１または２に記載の表示パネル。
- 前記積層構造を有する入力リード配線の第２のタンタル薄膜の上には絶縁性保護膜が形成されることを特徴とする請求項１〜３のいずれか１つに記載の表示パネル。
- 請求項１〜４のいずれか１つに記載の表示パネルを構成する、基板上に形成される配線の積層構造であって、
第１のタンタル薄膜、絶縁膜、ＩＴＯ膜、第２のタンタル薄膜が順次積層され、前記ＩＴＯ膜および前記第２のタンタル薄膜は、最大幅が３００μｍ以下の複数の並列配線となるように、分割されていない前記第１のタンタル薄膜および前記絶縁膜の上に積層されることを特徴とする配線の積層構造。
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