JP4086198B2 - データ保存装置 - Google Patents

Description

この発明は、車両等の運行状況に関するデータを記録するデータ保存装置に関するもので、例えば、自動車のドライブレコーダ（事故記録装置）に適用することができる。

従来のドライブレコーダでは、入出力回路が取得した車両の運行状態に関する車両状態データを、マイコンが時系列的にフラッシュメモリに書き込んでいる。入出力回路が事故の発生を検知した場合、マイコンは、フラッシュメモリの車両状態データが書き込まれている記憶領域の書き換えを禁止する。事故発生後に車両が走行した場合、マイコンは、フラッシュメモリの書き換えが禁止された領域以外の領域に車両状態データを書き込んでいる（例えば、特許文献１参照）。

また、従来の車両用ドライブレコーダでは、ＣＣＤカメラで撮影された画像情報と車速、操舵角、ブレーキ圧力、および加速度の運転情報とを、制御回路がＲＡＭに最古の情報を消去しながら更新記録している。事故を検知する衝突センサが作動した場合、制御回路はＲＡＭに書き込み禁止を命令して情報の記録を停止する。同時にＲＡＭからは、停止直前の最新の情報がフラッシュメモリに転送される（例えば、特許文献２参照）。

特開２００１−２２２７３１号公報 特開２０００−６８５４号公報

従来のドライブレコーダでは、稼働中は常時フラッシュメモリに車両状態データが書き込まれている。フラッシュメモリには、一般的に１０万回程度の書き込み回数の制限が設けられており、このドライブレコーダを継続して利用していると、いずれ書き込み回数の制限を越え、正常に車両状態データの書き込みをしなくなるという問題点があった。

また、従来の車両用ドライブレコーダでは、事故を検知した場合に、大容量の画像情報および運転情報がＲＡＭからフラッシュメモリに一度に転送されるため、転送時間がかかるという問題点もあった。

この発明は、上記のような問題点を解決することを課題とするものであって、その目的は、複数の一時記憶素子と複数の保存用記憶素子とをコントローラを介して接続し、それぞれの記憶素子を並列に動作させることにより、長寿命で、また事故等の発生時に一時記憶素子から保存用記憶素子に高速にデータ転送をすることができるデータ保存装置を提供することにある。

この発明に係るデータ保存装置は、状況データを含むログが書き込まれる複数個の一時記憶素子と、一時記憶素子に個別に対応した複数個の保存用記憶素子と、保存用記憶素子に個別に対応してバス変換を行う複数個のコントローラと、一時記憶素子とコントローラとを接続するバスと、一時記憶素子とコントローラとにバスで接続されたバス制御手段とを備え、一時記憶素子は、アドレスによって分割された複数の記憶エリアを有し、バス制御手段は、ログを一時記憶素子に書き込むとともに、所定の条件が発生すると、条件に対応した特定のログを一時記憶素子からコントローラを経由して保存用記憶素子に並列に転送し、一時記憶素子から保存用記憶素子に特定のログを転送している場合に、ログを別の記憶エリアに書き込むようにバスを制御するものである。

この発明のデータ保存装置によれば、複数の一時記憶素子と複数の保存用記憶素子とをコントローラを介して接続し、それぞれの記憶素子を並列に動作させるので、装置の寿命を延ばし、また事故等の発生時に一時記憶素子から保存用記憶素子に高速にデータ転送をすることができる。

以下、この発明の各実施の形態について図に基づいて説明するが、各図において同一、または相当する部材、部位については、同一符号を付して説明する。以下の実施の形態において、このデータ保存装置は、車両のドライブレコーダとして用いられる場合を例として説明する。

実施の形態１．
図１は、この発明の実施の形態１に係るデータ保存装置を示すブロック図である。
図１において、このデータ保存装置は、センサ入力回路１と、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２と、アドレスバス３と、データバス４と、バスコントローラ（バス制御手段）５と、４個のＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（一時記憶素子）６Ａ〜６Ｄと、４個のコントローラ７Ａ〜７Ｄと、アドレスバス（バス）８と、４つのデータバス（バス）９Ａ〜９Ｄと、４個のフラッシュカード（保存用記憶素子）１０Ａ〜１０Ｄと、４つのバス１１Ａ〜１１Ｄと、ＳＲＡＭ制御線１２と、コントローラ制御線１３とを有している。

センサ入力回路１には、各種のセンサが接続されている。ここで使われるセンサには、エアバッグ動作センサ、衝突センサ、車速センサ、操舵角センサ、ブレーキ圧力センサ、および加速度センサ等を挙げることができる。これらのセンサから常時入力されるエアバッグ動作の有無、衝突の有無、車速、操舵角、ブレーキ圧力、および加速度に関する状況データは、アナログ信号からディジタル信号に変換されてＣＰＵ２に出力される。

ＣＰＵ２は、センサ入力回路１から入力されたディジタル信号のレベル調整、ノイズ除去、およびオフセット除去等の信号処理をする。処理後の信号は、ＳＲＡＭ６Ａ〜６Ｄにログとして書き込まれるデータとしてＣＰＵ２に標準的に実装されたデータ伝送路であるアドレスバス３およびデータバス４を介して、バスコントローラ５に出力される。
また、ＣＰＵ２は、バスコントローラ５に対して、ログの書き込み指令信号、転送指令信号、および読み出し指令信号を出力する。
ここで、プログラムが格納されているフラッシュメモリ（図示せず）およびプログラムの動作に必要なＳＲＡＭ（図示せず）は、ＣＰＵ２に内蔵されている。

バスコントローラ５に接続されたデータ伝送路であるアドレスバス８およびデータバス９Ａ〜９Ｄには、ログが書き込まれるＳＲＡＭ６Ａ〜６Ｄとデータの移動を行うコントローラ７Ａ〜７Ｄとがそれぞれ接続されている。また、ＳＲＡＭ６Ａ〜６Ｄとコントローラ７Ａ〜７Ｄとは、それぞれ個別に動作するよう制御される。
ＳＲＡＭ６Ａ〜６Ｄは、それぞれアドレスＡ１〜Ａｍのメモリ領域に分割されていて、ＤＲＡＭでも代用できる。
ＳＲＡＭやＤＲＡＭは、フラッシュカードやフラッシュメモリに比べると、書き込み可能な回数が多く、実用上、書き込み回数の制限を気にすることなく上書きすることが可能である。

コントローラ７Ａ〜７Ｄは、シーケンス回路等で構成され、一時的にデータを保存するレジスタ（図示せず）を有している。また、コントローラ７Ａ〜７Ｄには、アドレスバスとデータバスとを含んだバス１１Ａ〜１１Ｄを介して、ログが転送されるフラッシュカード１０Ａ〜１０Ｄが個別に対応して接続されている。
コントローラ７Ａ〜７Ｄは、データバス９Ａ〜９Ｄを経由して入力されたデータを一時的に記憶し、記憶したデータをバス１１Ａ〜１１Ｄの仕様に従ってバス変換して出力する。
ここで、フラッシュカード１０Ａ〜１０Ｄは、データの消去および書き込みを自由に行なうことができ、電源を切っても内容が消えない半導体メモリである。また、フラッシュカード１０Ａ〜１０Ｄは、このデータ保存装置から簡単に脱着できるものである。

また、ＳＲＡＭ６Ａ〜６Ｄには、バスコントローラ５から出力される、ＳＲＡＭ６Ａ〜６Ｄのチップを選択するチップセレクト信号と、ＳＲＡＭ６Ａ〜６Ｄへの書き込みの可否を制御する書き込み制御信号とを伝達するＳＲＡＭ制御線１２が接続されている。
また、コントローラ７Ａ〜７Ｄには、同じくバスコントローラ５から出力される、コントローラ７Ａ〜７Ｄのチップを選択するチップセレクト信号と、コントローラ７Ａ〜７Ｄへの書き込みの可否を制御する書き込み制御信号とを伝達するコントローラ制御線１３が接続されている。

ここで、ＳＲＡＭ制御線１２およびコントローラ制御線１３は、負論理で設計されており、チップセレクト信号の出力がＬの場合にチップが選択された状態を示し、出力がＨの場合にチップが選択されていない状態を示す。また、書き込み制御信号の出力がＬの場合に書き込み可能な状態を示し、出力がＨの場合に読み出し可能な状態を示す。なお、ＳＲＡＭ制御線１２およびコントローラ制御線１３は、負論理で設計されているため、以下の説明では、それぞれの信号には＊を付けて表示する。

バスコントローラ５は、シーケンス回路等で構成され、一時的にデータを保存するレジスタ（図示せず）を有している。また、バスコントローラ５は、ＣＰＵ２から入力されたデータに基づいてＳＲＡＭ制御線１２およびコントローラ制御線１３にチップセレクト信号および書き込み制御信号を出力する。また、バスコントローラ５は、アドレスバス８およびデータバス９Ａ〜９Ｄを介して４個のＳＲＡＭ６Ａ〜６Ｄに並列に、ＣＰＵ２から入力されたデータをログとして書き込むとともに、車両の衝突等の所定の条件が発生した場合に、ＳＲＡＭ６Ａ〜６Ｄからコントローラ７Ａ〜７Ｄを経由してフラッシュカード１０Ａ〜１０Ｄにログを転送する。
ここで、アドレスバス３とデータバス４とを総称してバスＡとする。また、アドレスバス８とデータバス９Ａ〜９Ｄとを総称してバスＢとする。

以下、上記構成のデータ保存装置についての動作を説明する。
まず、事故等が発生していない通常の場合について説明する。
各種センサから入力される状況データは、センサ入力回路１でディジタル信号に変換されて、ＣＰＵ２に出力される。
ＣＰＵ２に入力されたディジタル信号は、レベル調整、ノイズ除去、およびオフセット除去等の信号処理がされ、書き込み指令信号とともに、バスＡを介してバスコントローラ５に出力される。

バスコントローラ５は、ＣＰＵ２から入力された書き込み指令信号とデータとに基づいて、ＳＲＡＭ制御線１２およびコントローラ制御線１３に制御信号を出力し、ＳＲＡＭ６Ａ〜６Ｄに並列にデータを書き込む。

ここで、ＣＰＵ２から入力されたデータがＳＲＡＭ６Ａ〜６Ｄにログとして書き込まれる動作について、図２を用いて詳細に説明する。
まず、バスコントローラ５は、ＣＰＵ２からバスＡを介して出力された１番目のデータ「アドレス＝Ａ１’、データ＝Ｄ１」のうち、アドレスＡ１’から、アドレスバス８に出力するアドレスＡ１〜ＡｍおよびデータＤ１を出力するデータバス９Ａ〜９Ｄを設定する。

この設定方法は、例えばアドレスＡ１’〜Ａｎ’が、「０」が１６個連続したアドレスＡ１’「０００・・・０００」から始まる１６ｂｉｔの情報量で表される場合、その情報を上位１４ｂｉｔと下位２ｂｉｔとに分割し、上位１４ｂｉｔをアドレスバス８に出力するアドレスＡ１〜Ａｍの設定に用い、下位２ｂｉｔをデータ出力するデータバス９Ａ〜９Ｄの選択に用いるという方法である。

上記のバスＡの１番目のアドレスＡ１’を例にして説明すると、上位１４ｂｉｔがすべて０であるので、アドレスバス８に出力に出力する際のアドレスＡ１〜Ａｍは、アドレスＡ１に設定される。また、アドレスＡ１’の下位２ｂｉｔがすべて０であるので、データバス９Ａ〜９Ｄは、データバス９Ａが選択される。

つまり、ＣＰＵ２からバスＡを介して出力された１番目のデータ「アドレス＝Ａ１’、データ＝Ｄ１」は、バスコントローラ５でアドレスＡ１’がアドレスＡ１に変換され、アドレスバス８に出力される。
データＤ１については、そのままデータＤ１としてＳＲＡＭ６Ａおよびコントローラ７Ａが接続されたデータバス９Ａに出力される。

このとき、ＳＲＡＭ制御線１２にＳＲＡＭ６Ａのチップセレクト信号（ＳＲＡＭ Ａ ＣＥ（Ｃｈｉｐ Ｅｎａｂｌｅ）＊）が、Ｌで出力され、ＳＲＡＭ６Ａが選択される。また、ＳＲＡＭ６Ａの書き込み制御信号（ＳＲＡＭ Ａ ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）＊）が、Ｌで出力され、ＳＲＡＭ６Ａが書き込み可能な状態とされる。
また、コントローラ７Ａにはデータが書き込まれないので、コントローラ制御線１３にコントローラ７Ａのチップセレクト信号（コントローラ Ａ ＣＥ＊）が、Ｈで出力され、コントローラ７Ａは選択されない。
その結果、ＳＲＡＭ６ＡのアドレスＡ１にデータＤ１が書き込まれる。

次に、バスＡの２番目のアドレスＡ２’については、上位１４ｂｉｔがすべて０であるので、アドレスバス８に出力に出力する際のアドレスＡ１〜Ａｍは、アドレスＡ１に設定される。また、アドレスＡ２’の下位２ｂｉｔが０１で表されるので、データバス９Ａ〜９Ｄは、データバス９Ｂが選択される。

つまり、ＣＰＵ２からバスＡを介して出力された２番目のデータ「アドレス＝Ａ２’、データ＝Ｄ２」は、バスコントローラ５でアドレスＡ２’がアドレスＡ１に変換され、アドレスバス８に出力される。
データＤ２については、そのままデータＤ２としてデータバス９Ｂに出力される。

このとき、ＳＲＡＭ制御線１２にＳＲＡＭ６Ｂのチップセレクト信号（ＳＲＡＭ Ｂ ＣＥ＊）が、Ｌで出力され、ＳＲＡＭ６Ｂが選択される。また、ＳＲＡＭ６Ｂの書き込み制御信号（ＳＲＡＭ Ｂ ＷＥ＊）が、Ｌで出力され、ＳＲＡＭ６Ｂが書き込み可能な状態とされる。
また、コントローラ７Ｂにはデータが書き込まれないので、コントローラ制御線１３にコントローラ７Ｂのチップセレクト信号（コントローラ Ｂ ＣＥ＊）が、Ｈで出力され、コントローラ７Ｂは選択されない。
その結果、ＳＲＡＭ６ＢのアドレスＡ１にデータＤ２が書き込まれる。

以下、上記と同様にして、３番目のデータは、アドレスＡ３’がアドレスＡ１に変換され、アドレスバス８に出力される。データＤ３はデータバス９Ｃに出力される。
また、上記と同様にして、４番目のデータは、アドレスＡ４’がアドレスＡ１に変換され、アドレスバス８に出力される。データＤ４はデータバス９Ｄに出力される。

続いて、バスＡの５番目のアドレスＡ５’については、上位１４ｂｉｔのうち一番下の桁の値のみ１であるので、アドレスバス８に出力に出力する際のアドレスＡ１〜Ａｍは、アドレスＡ２に設定される。また、アドレスＡ５’の下位２ｂｉｔがすべて０であるので、データバス９Ａ〜９Ｄは、データバス９Ａが選択される。

つまり、ＣＰＵ２からバスＡを介して出力された５番目のデータ「アドレス＝Ａ５’、データ＝Ｄ５」は、バスコントローラ５でアドレスＡ５’がＡ２に変換され、アドレスバス８に出力される。
データＤ５については、そのままデータＤ５としてデータバス９Ａに出力される。
このとき、ＳＲＡＭ制御線１２およびコントローラ制御線１３には、１番目のデータの場合と同様の信号が出力される。

以降、上記と同様にしてｎ番目のデータ「アドレス＝Ａｎ’、データ＝Ｄｎ」まで、ＳＲＡＭ６Ａ〜６Ｄに順次ログが書き込まれる。ここでは、最も古いログの上に最新のログが上書きされる。
このようにして、ＣＰＵ２から入力されたデータは、ＳＲＡＭ６Ａ〜６Ｄに常時書き込まれている。

次に、事故等が発生した場合ついて説明する。
上記のように常時上書きしながらＳＲＡＭ６Ａ〜６Ｄにログの書き込みを継続すると、事故等が発生した部分のログが上書きされて消えるため、事故が発生した場合に保存する必要のあるログは、ＳＲＡＭ６Ａ〜６Ｄからフラッシュカード１０Ａ〜１０Ｄに転送される。

まず、ＣＰＵ２は、センサ入力回路１に接続された各種センサが出力する状況データのうち、エアバッグ動作の有無、加速度の単位時間当たりの変化量等から、事故が発生したことを検出する。
次に、ＣＰＵ２は、保存する必要のあるログを例えばアドレスＡ１〜Ａ１０で指定して、転送指令信号とともに、バスＡを介してバスコントローラ５に出力する。

バスコントローラ５は、ＣＰＵ２から入力された転送指令信号とログを転送するアドレスＡ１〜Ａ１０とをレジスタに一時的に保存するとともに、転送指令信号とアドレスＡ１〜Ａ１０とに基づいて、ＳＲＡＭ制御線１２およびコントローラ制御線１３に制御信号を出力し、ＳＲＡＭ６Ａ〜６Ｄからコントローラ７Ａ〜７Ｄに該当するログをコピーし、コントローラ７Ａ〜７Ｄからフラッシュカード１０Ａ〜１０Ｄにコピーしたログを書き込む。
コントローラ７Ａ〜７Ｄは、データバス９Ａ〜９Ｄを経由して入力されたログを一時的に記憶するとともに、記憶したデータをバス１１Ａ〜１１Ｄの仕様に従ってバス変換して出力する。

ここで、ログをＳＲＡＭ６Ａ〜６Ｄからフラッシュカード１０Ａ〜１０Ｄに転送する動作について、図３を用いて詳細に説明する。ここで、保存する必要のあるログはアドレスＡ１〜Ａ１０までのログとする。
まず、バスコントローラ５から、アドレスバス８にアドレスＡ１が出力される。

このとき、ＳＲＡＭ制御線１２にＳＲＡＭ６Ａのチップセレクト信号（ＳＲＡＭ Ａ ＣＥ＊）が、Ｌで出力され、ＳＲＡＭ６Ａが選択される。また、ＳＲＡＭ６Ａの書き込み制御信号（ＳＲＡＭ Ａ ＷＥ＊）が、Ｈで出力され、ＳＲＡＭ６Ａが読み出し可能な状態とされる。
また、コントローラ制御線１３にコントローラ７Ａのチップセレクト信号（コントローラ Ａ ＣＥ＊）が、Ｌで出力され、コントローラ７Ａが選択される。また、コントローラ７Ａの書き込み制御信号（コントローラ Ａ ＷＥ＊）が、Ｌで出力され、コントローラ７Ａが書き込み可能な状態とされる。

その結果、ＳＲＡＭ６Ａから、アドレスＡ１に対応したデータＤ１が、データバス９Ａに出力される。データＤ１は、コントローラ７Ａにコピーされ、バス１１Ａを介してフラッシュカード１０Ａに書き込まれる。

また、ＳＲＡＭ制御線１２にＳＲＡＭ６Ａの制御信号が出力されると同時に、ＳＲＡＭ６Ｂのチップセレクト信号（ＳＲＡＭ Ｂ ＣＥ＊）が、Ｌで出力され、ＳＲＡＭ６Ｂが選択される。また、ＳＲＡＭ６Ｂの書き込み制御信号（ＳＲＡＭ Ｂ ＷＥ＊）が、Ｈで出力され、ＳＲＡＭ６Ｂが読み出し可能な状態とされる。
また、コントローラ制御線１３にコントローラ７Ｂのチップセレクト信号（コントローラ Ｂ ＣＥ＊）が、Ｌで出力され、コントローラ７Ｂが選択される。また、コントローラ７Ｂの書き込み制御信号（コントローラ Ｂ ＷＥ＊）が、Ｌで出力され、コントローラ７Ｂが書き込み可能な状態とされる。

その結果、ＳＲＡＭ６Ｂから、アドレスＡ１に対応したデータＤ２が、データバス９Ｂに出力される。データＤ２は、コントローラ７Ｂにコピーされ、バス１１Ｂを介してフラッシュカード１０Ｂに書き込まれる。

以下、上記と同様にして、ＳＲＡＭ６ＣからアドレスＡ１に対応したデータＤ３が、データバス９Ｃに出力される。データＤ３は、コントローラ７Ｃにコピーされ、バス１１Ｃを介してフラッシュカード１０Ｃに書き込まれる。
また、上記と同様にして、ＳＲＡＭ６ＤからアドレスＡ１に対応したデータＤ４が、データバス９Ｄに出力される。データＤ４は、コントローラ７Ｄにコピーされ、バス１１Ｄを介してフラッシュカード１０Ｄに書き込まれる。

上記のデータＤ１〜Ｄ４の転送は、それぞれ４つのデータバス９Ａ〜９Ｄおよびバス１１Ａ〜１１Ｄを用いて、並列に実行される。

続いて、次のクロックでは、バスコントローラ５から、アドレスバス８にアドレスＡ２が出力される。
このとき、ＳＲＡＭ制御線１２およびコントローラ制御線１３には、上記と同様の信号が出力され、その結果、ＳＲＡＭ６Ａ〜６Ｄから、アドレスＡ２に対応したデータＤ５〜Ｄ８が、それぞれデータバス９Ａ〜９Ｄに出力される。データＤ５〜Ｄ８は、それぞれコントローラ７Ａ〜７Ｄにコピーされ、バス１１Ａ〜１１Ｄを介してフラッシュカード１０Ａ〜１０Ｄに書き込まれる。
上記のデータＤ５〜Ｄ８の転送は、それぞれ４つのデータバス９Ａ〜９Ｄおよびバス１１Ａ〜１１Ｄを用いて、並列に実行される。

以降、上記と同様にしてアドレスＡ３〜Ａ１０のログが、ＳＲＡＭ６Ａ〜６Ｄからフラッシュカード１０Ａ〜１０Ｄに転送される。
すべてのデータ転送が終了すると、ＳＲＡＭ制御線１２にＳＲＡＭ６Ａのチップセレクト信号（ＳＲＡＭ Ａ ＣＥ＊）が、Ｈで出力され、ＳＲＡＭ６Ａが選択されない状態となる。また、コントローラ制御線１３にコントローラ７Ａのチップセレクト信号（コントローラ Ａ ＣＥ＊）が、Ｈで出力され、コントローラ７Ａが選択されない状態となる。
また、ＳＲＡＭ制御線１２にＳＲＡＭ６Ａの制御信号が出力されると同時に、ＳＲＡＭ６Ｂ〜６Ｄにも同様の信号が出力される。また、コントローラ制御線１３にコントローラ７Ａの制御信号が出力されると同時に、コントローラ７Ｂ〜７Ｄにも同様の信号が出力されて、転送処理が終了する。

この発明の実施の形態１に係るデータ保存装置によれば、書き込み可能な回数の多いＳＲＡＭ６Ａ〜６Ｄを常時ログが書き込まれる記憶素子としたので、装置の寿命を延ばすことができる。
また、ＳＲＡＭ６Ａ〜６Ｄからコントローラ７Ａ〜７Ｄへのデータのコピーは、４つのデータバス９Ａ〜９Ｄを使用して並列に実行し、コントローラ７Ａ〜７Ｄからフラッシュカード１０Ａ〜１０Ｄへのデータの書き込みは、４つのバス１１Ａ〜１１Ｄを使用して並列に実行するので、高速なデータ転送が可能であり、転送時間を短縮することができる。
また、コントローラ７Ａ〜７Ｄは、ＳＲＡＭ６Ａ〜６Ｄからのログの受信と、フラッシュカード１０Ａ〜１０Ｄへのログの書き込みを並列に行うことができるので、さらに転送時間を短縮することができる。

なお、上記実施の形態１では、ＳＲＡＭ６Ａ〜６Ｄが４個並列に接続されたものを例として説明したが、勿論このものに限定されるものではなく、ＳＲＡＭは２つ以上並列に接続され、並列に動作できるものであれば、同様の効果を奏することができる。
また、上記実施の形態１では、プログラムが格納されているフラッシュメモリおよびプログラムの動作に必要なＳＲＡＭは、ＣＰＵ２に内蔵されているとしたが、図４に示すように、プログラムが格納されているフラッシュメモリ１４や、プログラムの動作に必要なＳＲＡＭ１５は、ＣＰＵに内蔵されず、バスＡに接続されていてもよい。この場合は、装置の構造は複雑になるが、ＣＰＵの拡張性を広げることができる。
また、上記実施の形態１では、アドレスバス８がＳＲＡＭ６Ａ〜６Ｄに共通に接続されたものを例として説明したが、データバス９Ａ〜９Ｄと同様に、個別にＳＲＡＭ６Ａ〜６Ｄおよびコントローラ７Ａ〜７Ｄと接続されていてもよい。

なお、上記実施の形態１では、ＣＰＵ２から入力された転送指令信号とログを転送するアドレスＡ１〜Ａ１０とをレジスタに一時的に保存するとして説明したが、勿論このものに限定されるものではなく、ＣＰＵ２から保存する必要のあるログを例えばアドレスＡ１’〜Ａ４０’で指定して出力し、バスコントローラ５がこのアドレスＡ１’〜Ａ４０’を受信して順次アドレスＡ１’〜Ａ４０’に変換し、ＳＲＡＭ６Ａ〜６Ｄからフラッシュカード１０Ａ〜１０Ｄへのデータの転送を行ってもよい。

実施の形態２．
図５は、この発明の実施の形態２に係るデータ保存装置を示すブロック図である。
図５において、このデータ保存装置は、ＣＰＵ２に接続され、データをパソコン等の外部装置に出力する外部出力回路１６を有している。その他の構成については、実施の形態１と同様であり、その説明は省略する。

以下、上記構成のデータ保存装置についての動作を説明する。なお、ログがＳＲＡＭ６Ａ〜６Ｄに書き込まれる通常の場合、およびログがＳＲＡＭ６Ａ〜６Ｄからフラッシュカード１０Ａ〜１０Ｄに転送される事故等が発生した場合の動作については、実施の形態１と同様であり、その説明は省略する。

まず、ＣＰＵ２は、パソコン等の外部装置からの要求に応じて、読み出したいログを例えばアドレスＡ１’〜Ａ４’で指定して、読み出し指令信号とともに、バスＡを介してバスコントローラ５に出力する。

バスコントローラ５は、ＣＰＵ２から入力された読み出し指令信号とログを読み出すアドレスＡ１’〜Ａ４’とに基づいて、ＳＲＡＭ制御線１２およびコントローラ制御線１３に制御信号を出力し、フラッシュカード１０Ａ〜１０Ｄから該当するログを読み出してＣＰＵ２に転送する。

ここで、ログがフラッシュカード１０Ａ〜１０Ｄから読み出される動作について、図６を用いて詳細に説明する。ここで、読み出されるログは、アドレスＡ１’〜Ａ４’までのログとする。
まず、ＣＰＵ２からバスＡを介して、バスコントローラ５にアドレスＡ１’が出力される。
バスコントローラ５は、実施の形態１の場合と同様の方法でアドレスＡ１を設定し、データバス９Ａを選択する。

このとき、ＳＲＡＭ制御線１２にＳＲＡＭ６Ａのチップセレクト信号（ＳＲＡＭ Ａ ＣＥ＊）が、Ｈで出力され、ＳＲＡＭ６Ａは選択されない。
また、コントローラ７Ａにコントローラ制御線１３にコントローラ７Ａのチップセレクト信号（コントローラ Ａ ＣＥ＊）が、Ｌで出力され、コントローラ７Ａが選択される。また、コントローラ７Ａの書き込み制御信号（コントローラ Ａ ＷＥ＊）が、Ｈで出力され、コントローラ７Ａが読み出し可能な状態とされる。
その結果、コントローラ７Ａがフラッシュカード１０ＡのアドレスＡ１に対応したデータＤ１を読み出し、データＤ１はデータバス９Ａに出力される。

次に、ＣＰＵ２からバスＡを介して、バスコントローラ５にアドレスＡ２’が出力される。
バスコントローラ５は、実施の形態１の場合と同様の方法でアドレスＡ１を設定し、データバス９Ｂを選択する。

このとき、ＳＲＡＭ制御線１２にＳＲＡＭ６Ｂのチップセレクト信号（ＳＲＡＭ Ｂ ＣＥ＊）が、Ｈで出力され、ＳＲＡＭ６Ｂは選択されない。
また、コントローラ７Ｂにコントローラ制御線１３にコントローラ７Ｂのチップセレクト信号（コントローラ Ｂ ＣＥ＊）が、Ｌで出力され、コントローラ７Ｂが選択される。また、コントローラ７Ｂの書き込み制御信号（コントローラ Ｂ ＷＥ＊）が、Ｈで出力され、コントローラ７Ｂが読み出し可能な状態とされる。
その結果、コントローラ７Ｂがフラッシュカード１０ＢのアドレスＡ１に対応したデータＤ１を読み出し、データＤ２はデータバス９Ｂに出力される。

以降、上記と同様にして、アドレスＡ３’に対応したデータＤ３が、データバス９Ｃに出力される。
また、上記と同様にして、アドレスＡ４’に対応したデータＤ４が、データバス９Ｄに出力される。

データバス９Ａ〜９Ｄに出力されたデータＤ１〜Ｄ４は、バスコントローラ５に取り込まれ、バスＡを介してＣＰＵ２に出力される。
ＣＰＵ２は、出力されたデータＤ１〜Ｄ４を外部出力回路１６に出力する。外部出力回路１６に出力されたデータＤ１〜Ｄ４は、外部装置に出力される。

この発明の実施の形態２に係るデータ保存装置によれば、装置からフラッシュカード１０Ａ〜１０Ｄを取り外すことなくフラッシュカード１０Ａ〜１０Ｄ内のデータを取り出すことができるので、装置の設置位置を考慮する必要がなく、装置の取り付け自由度が向上する。

実施の形態３．
図７は、この発明の実施の形態３に係るデータ保存装置のＳＲＡＭ６Ａおよびフラッシュカード１０Ａの記憶エリアを、事故等が発生していない通常の場合の動作とともに示す説明図である。
図８は、この発明の実施の形態３に係るデータ保存装置のＳＲＡＭ６Ａおよびフラッシュカード１０Ａの記憶エリアを、事故等が発生した場合の動作とともに示す説明図である。
図７および図８において、このＳＲＡＭ６Ａおよびフラッシュカード１０Ａの記憶領域は、例えばアドレスＡ１〜Ａｋが第１エリア、アドレスＡｋ＋１〜Ａｍが第２エリアと表される２つの記憶エリアに分割されている。

以下、上記構成のデータ保存装置についての動作を説明する。
まず、事故等が発生していない通常の時刻Ｔ１において、ＳＲＡＭ６Ａの第１エリアには、図７に示すように、順次ログが書き込まれている。ログが書き込まれる動作については、記憶エリアが半分になる以外は、実施の形態１と同様であり、その説明は省略する。

次に、時刻Ｔ２において事故等が発生した場合、ＳＲＡＭ６Ａの第１エリアに書き込まれたログは、図８に示すように、フラッシュカード１０Ａの第１エリアに転送される。ログを転送する動作については、記憶エリアが半分になる以外は、実施の形態１と同様であり、その説明は省略する。

ここで、バスコントローラ５は、ＣＰＵ２からの第２エリアへの書き込み指令信号により、時刻Ｔ２以降のログをＳＲＡＭ６Ａの別の記憶エリアである第２エリアに書き込む。ログが書き込まれる動作については、実施の形態１と同様であり、その説明は省略する。
なお、このとき、データバス９Ａはログの書き込みとログの転送とを時分割で行っており、例えばｍｓｅｃ単位のログの書き込みに対して、例えばｎｓｅｃ単位のログの転送を行うため、ログの書き込みに支障は生じない。また、ログの書き込みとログの転送との衝突が起こると、ログの転送を中止し、ログの書き込みを優先する。

また、さらに事故が発生した場合には、ＳＲＡＭ６Ａの第２エリアに書き込まれたログは、フラッシュカード１０Ａの第２エリアに転送される。同時にそれ以降のログはＳＲＡＭ６Ａの第１エリアに書き込まれる。
ここで、同様の動作がＳＲＡＭ６Ｂ〜６Ｄおよびフラッシュカード１０Ｂ〜１０Ｄについても行われる。

この発明の実施の形態３に係るデータ保存装置によれば、ＳＲＡＭ６Ａ〜６Ｄからフラッシュカード１０Ａ〜１０Ｄにログを転送中であっても、ＳＲＡＭ６Ａ〜６Ｄの別の記憶エリアにバスコントローラ５からのログを書き込むことができるので、事故が連続した場合でも、ログを記録することができる。

なお、上記の実施の形態３においては、ＳＲＡＭ６Ａ〜６Ｄおよびフラッシュカード１０Ａ〜１０Ｄは、ともに２つの記憶エリアに分割して説明したが、勿論このものに限定されるものではなく、３以上の記憶エリアに分割されていてもよいし、ＳＲＡＭとフラッシュカードとの記憶領域がそれぞれ異なる数の領域に分割されていてもよい。
また、多くの記憶領域に分割した場合、各々の記憶エリアに書き込まれるデータの量は少なくなるが、容量の大きいメモリを用いることで、上記の問題を解消することができる。

実施の形態４．
図９は、この発明の実施の形態４に係るデータ保存装置を示すブロック図である。
図９において、ＣＰＵ２が信号を暗号化する暗号化回路（暗号化手段）１７を有している。その他の構成については、実施の形態１と同様であり、その説明は省略する。

以下、上記構成のデータ保存装置についての動作を説明する。
センサ入力回路１からＣＰＵ２に入力された信号は、ＣＰＵ２で処理された後に暗号化回路１７で暗号化される。暗号化されたデータは、バスＡからバスコントローラ５に出力される。
以降の動作は実施の形態１と同様であり、その説明は省略する。
ここで、例えば暗号化の方法としてＤＥＳ（Ｄａｔａ Ｅｎｃｒｙｐｔｉｏｎ Ｓｔａｎｄａｒｄ）、ミスティー等を用いる。

この発明の実施の形態４に係るデータ保存装置によれば、ログを記憶素子に書き込む前に、データの暗号化を行なっているので、故意によるデータの改変が検知可能であり、悪意を持った人が都合の良いようにフラッシュカード１０Ａ〜１０Ｄ内のデータを改変した場合でも、それを検出することができ、データの信ぴょう性を高めることができるという効果がある。

なお、上記実施の形態４では、暗号化回路１７はＣＰＵ２の内部にハードウェアの回路として内蔵された場合について説明したが、勿論このものに限定されるものではなく、暗号化回路１７と同等の機能を有するソフトウェアのモジュールが、ＣＰＵ２内部に組み込まれていてもよい。その場合でも、実施の形態４と同様の効果を奏することができる。
また、上記実施の形態４では、暗号化回路１７はＣＰＵ２に設けられているものとして説明したが、勿論このものに限定されるものではなく、図１０に示すように、センサ入力回路１とＣＰＵ２との間に暗号化回路１７を設けてもよい。その場合でも、実施の形態４と同様の効果を奏することができる。

この発明の実施の形態１に係るデータ保存装置を示すブロック図である。 この発明の実施の形態１に係るデータ保存装置のログの書き込み動作を示す説明図である。 この発明の実施の形態１に係るデータ保存装置のログの転送動作を示す説明図である。 この発明の実施の形態１に係るデータ保存装置を示す別のブロック図である。 この発明の実施の形態２に係るデータ保存装置を示すブロック図である。 この発明の実施の形態２に係るデータ保存装置のログの読み出し動作を示す説明図である。 この発明の実施の形態３に係るデータ保存装置のＳＲＡＭおよびフラッシュカードの記憶エリアを、事故等が発生していない通常の場合の動作とともに示す説明図である。 この発明の実施の形態３に係るデータ保存装置のＳＲＡＭおよびフラッシュカードの記憶エリアを、事故等が発生した場合の動作とともに示す説明図である。 この発明の実施の形態４に係るデータ保存装置を示すブロック図である。 この発明の実施の形態４に係るデータ保存装置を示す別のブロック図である。

符号の説明

１ センサ入力回路、２ ＣＰＵ、５ バスコントローラ（バス制御手段）、６Ａ〜６Ｄ ＳＲＡＭ（一時記憶素子）、７Ａ〜７Ｄ コントローラ、８ アドレスバス（バス）、９Ａ〜９Ｄ データバス（バス）、１０Ａ〜１０Ｄ フラッシュカード（保存用記憶素子）、１１Ａ〜１１Ｄ バス、１７ 暗号化回路（暗号化手段）。

Claims (5)

1. 状況データを含むログが書き込まれる複数個の一時記憶素子と、
   前記一時記憶素子に個別に対応した複数個の保存用記憶素子と、
   前記保存用記憶素子に個別に対応してバス変換を行う複数個のコントローラと、
   前記一時記憶素子と前記コントローラとを接続するバスと、
   前記一時記憶素子と前記コントローラとに前記バスで接続されたバス制御手段と
   を備え、
   前記一時記憶素子は、アドレスによって分割された複数の記憶エリアを有し、
   前記バス制御手段は、前記ログを前記一時記憶素子に書き込むとともに、所定の条件が発生すると、前記条件に対応した特定のログを前記一時記憶素子から前記コントローラを経由して前記保存用記憶素子に並列に転送し、前記一時記憶素子から前記保存用記憶素子に前記特定のログを転送している場合に、前記ログを別の前記記憶エリアに書き込むように前記バスを制御すること
   を特徴とするデータ保存装置。
2. 前記バス制御手段は、前記保存用記憶素子から前記ログを読み出すように前記バスを制御することを特徴とする請求項１に記載のデータ保存装置。
3. 前記ログに関連した信号を出力するセンサと、
   前記センサからの信号を暗号化する暗号化手段と、
   前記信号を処理し、前記ログとして前記一時記憶素子に書き込まれるデータを前記バス制御手段に入力するＣＰＵとを備えたことを特徴とする請求項１または請求項２に記載のデータ保存装置。
4. 前記ＣＰＵは、前記暗号化手段を含むことを特徴とする請求項３に記載のデータ保存装置。
5. 前記暗号化手段は、前記ＣＰＵと前記センサとの間に設けられたことを特徴とする請求項３に記載のデータ保存装置。

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