JP4084255B2

JP4084255B2 - プローブカード

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Publication number: JP4084255B2
Application number: JP2003270360A
Authority: JP
Inventors: 康男山岸; 健司塩賀; ディビッドベネキジョン; 和明栗原
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-07-23
Filing date: 2003-07-02
Publication date: 2008-04-30
Anticipated expiration: 2023-07-02
Also published as: JP2004069692A

Description

本発明は、半導体チップの電気的特性を試験する際に用いられるプローブカードに関し、特に動作周波数が１ＧＨｚ以上の高速動作する半導体チップの試験に有効なプローブカードに関する。また、本発明は、半導体チップがパッケージに実装された状態とほぼ同じ状態で、ウェハ上の半導体素子の試験を可能とする、プローブカードを用いた半導体チップの試験方法に関する。本発明はまた、半導体装置に取り付けるキャパシタ、当該キャパシタの製造方法および当該キャパシタを有する半導体装置に関する。

従来、ウェハ上に多数形成された半導体チップに対し、回路機能の電気的特性を試験する場合には、各チップに形成されている電極にプローブ針を接触させ、各プローブ針が配線引回しのためのプローブカードを介して試験装置に電気的に接続される。半導体チップ表面の電極にプローブ針を接触させ、このプローブ針を通して試験装置からの信号の入出力、電源電圧の供給を行い、プローブ針を順次移動させて電子回路の電気的特性を試験する。

プローブカードについては、例えば、特開２０００−３０４７７０号公報に、プリント基板上の一部にビルドアップ配線層を形成し、配線層の最表面に複数のプローブ針を形成したプローブカードが開示されている。このプローブカードにおいては、ビルドアップ工法によって微細な配線引回しが可能となり、プローブ針を高密度に形成することが可能となる。

また、特開平１０−１３２８５５号公報には、多層配線基板に検査対象のＩＣチップと電気的接続を行うためのプローブ部品と共に、検査対象のＩＣチップと電気回路を構成し得るインダクタ、キャパシタ、抵抗等のチップ部品を背面に搭載したプローブカードが開示されている。ＩＣチップの検査時に、このプローブカードを用いて試験装置と電気的接続を行うと、プローブカードに搭載されたチップ部品がＩＣチップの回路と接続された状態となるため、実際の使用状態に近い状態で検査することができ、ＩＣチップの電気特性試験を行う際の測定精度を向上することができる。

近年の多端子で高速な半導体チップの試験には、プローブ針を高密度に形成するという要件や、プローブ針の直近に高周波ノイズを低減するためのデカップリングキャパシタを配置するという要件を満足するプローブカードが求められている。

一方、動作周波数が１ＧＨｚを超えるような高速動作する半導体パッケージでは、半導体チップとキャパシタをビルドアップ基板を介して両側に実装する構造が実用化されており、この際、半導体チップとキャパシタの間のインダクタンスを低減する目的で極力薄い、例えば、１ｍｍ以下の、ビルドアップ基板が用いられる。

さらに、「日経マイクロデバイス」２００１年１２月号１７８頁には、究極の薄型ビルドアップ配線層として、固定したＬＳＩチップ上にビルドアップ配線層を形成する方式（ＢｕｍｐｌｅｓｓＢｕｉｌｄ−ＵｐＬａｙｅｒ：ＢＢＵＬ）が提案され、ビルドアップ配線層の最表面にデカップリングキャパシタを形成し、ビルドアップ配線層を介してＬＳＩチップの電極に接続させた構造が開示されている。

上記したような高速動作の半導体チップでは、直近にデカップリングキャパシタが実装されて始めて正常な高速動作が可能となるものである。従って、高速動作性能を検査するためには、実装後と同様に、半導体チップ直近にデカップリングキャパシタが配置された状態で試験を行う必要がある。

特開平９−２１９５８７号公報特開平８−７８２８３号公報特開２００２−８３８９２号公報特開２０００−２１６０５１号公報

しかし、従来のプローブカードではこのような要求を満足できるものはなかった。例えば、特開２０００−３０４７７０号公報に示されたような、ビルドアップ配線層の最表面にプローブ針を形成したプローブカードの場合、プローブ針を高密度に配置できるのでチップの多端子化に対応できる。しかしながら、プローブ針と半導体ウェハとの隙間は僅かに数ミリと狭いことから、デカップリングキャパシタを半導体チップの直近に配置しようとすると、特開平１０−１３２８５５号公報に示された構成のように、プローブカードの背面に配置することになってしまう。高速で端子数の多い半導体チップを試験するためのプローブカードは、配線が複雑になることや、複数のプローブ針の先端位置を揃えるために剛性が必要なことから、３〜５ｍｍ程度の厚さのものが用いられる。

また、特開平１０−１３２８５５号公報に示された構成では、多層配線基板の背面に形成されたチップ部品であるキャパシタ部品と検査対象ＩＣチップの電極との間の配線長は６ｍｍ程度であり、半導体チップの高速動作時の試験を行う際に、この配線自体のインダクタンスが問題となってしまう。この構成のプローブカードを用いて高速動作の半導体チップを試験する場合、プローブカード側のキャパシタ部品が高速動作時の高周波ノイズを抑制する働きを十分発揮できない。

また近年、マイクロプロセッサをはじめとするＬＳＩなどの半導体装置の高速化と低消費電力化により、例えば半導体装置の負荷インピーダンスが急激に変動した場合に電源電圧の変動を抑え、スイッチングノイズを減少させて高速動作デジタル半導体装置の高周波領域での動作を安定させる必要が生じている。

このような要求から、従来、半導体装置近傍にデカップリングキャパシタを設置して、スイッチングノイズなどの高周波ノイズを低減させる方法がとられてきた。

しかしこの場合、デカップリングキャパシタから半導体装置まで、例えばワイヤなどの配線が必要となるため、当該配線によって発生するインダクタンスの影響によってキャパシタによる高周波ノイズ低減の効果が小さくなってしまう場合があった。

そのため、キャパシタ設置の際のインダクタンスを低減するために、インターポーザー型のキャパシタを半導体装置の直下に設けて、キャパシタから半導体装置までの配線経路を短縮する方法がある。

図１（Ａ），（Ｂ）は、インターポーザー型のキャパシタを有する半導体装置の構成を示した例である。

図１（Ａ）を参照するに、半導体装置１００は、半導体装置本体１０１にバンプ１０３によってインターポーザー型のキャパシタ１０２が接続された構造を有している。さらに、前記キャパシタ１０２はバンプ１０３によってパッケージ基板１０４に接続され、前記パッケージ基板１０４はバンプ１０６によって回路配線基板に接続される構成となっている。

このように、インターポーザー型のキャパシタを用いることで、半導体装置からキャパシタまでの配線経路を短くすることが可能となり、キャパシタによる高周波ノイズの除去を効果的に行う事が可能な構造となっている。

また、図１（Ａ）に示す半導体装置１００は、図１（Ｂ）に示すように変更することも可能である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図１（Ｂ）を参照するに、図１（Ｂ）に示す半導体装置１００Ａでは、パッケージ基板１０４Ａに凹部を形成して当該凹部にインターポーザー型のインシュレーター１０２Ａを収納する構造となっている。そのため、前記半導体装置本体１０１をパッケージ基板１０４Ａに設置した場合の高さを低く抑えることが可能となっている。

前述したようなインターポーザー型のキャパシタは、例えばシリコン基板のような平滑性がある基板上に形成される。

図２（Ａ）〜（Ｄ）には、インターポーザー型キャパシタを形成する例を示す。

図２（Ａ）を参照するに、インターポーザー型キャパシタは、図２（Ａ）に示す、例えばシリコン基板２０１上に形成される。

次に、図２（Ｂ）の工程において下部電極２０２が形成され、図２（Ｃ）の工程において誘電体材料２０３が、さらに図２（Ｄ）の工程において上部電極２０４が形成されてキャパシタを形成する。

しかし、前記したようなインターポーザー型のキャパシタを用いる場合は、図２Ｄに示す構造に対して、前記半導体装置本体１０１から前記パッケージ基板１０４への配線を形成するために、シリコン基板２０１を貫通するスルービアを形成しなければならず、そのため、製造コストがかかる問題が生じる。さらに、半導体集積回路を含む半導体装置本体１０１から、バンプによって配線の接続を行う回数が増加するため、構造が複雑化して信頼性に問題が生じる場合があった。

さらに、図１（Ａ）に示す場合のように、半導体装置本体１０１の実装時にキャパシタ１０２の分だけ厚みが加わり、半導体装置１００の実装サイズが大きくなってしまうという問題があった。

また、図１（Ｂ）に示す半導体装置１００Ａの場合でも、前記キャパシタ１０２Ａを収納する空間を確保するために、前記パッケージ基板１０４Ａを加工する必要が有るため、構造が複雑化してしまう問題が生じていた。

そこで本発明は上記の問題点を解決した新規で有用なプローブカード、及び半導体チップの試験方法、キャパシタを提供することを概括的課題とする。

本発明のより具体的な課題は、プローブ針の高密度形成が可能であり、電源ノイズを低減するためのデカップリングキャパシタをプローブ針の直近に配置可能である、多端子で高速な半導体チップの試験のために好適なプローブカードを提供することにある。

本発明の他の課題は、単純な構造で半導体装置に実装が可能であり、さらに実装した場合の半導体装置のサイズを小さく抑えることが可能なデカップリングキャパシタ、当該デカップリングキャパシタの製造方法および当該デカップリングキャパシタを実装した半導体装置を提供することにある。

本発明は上記の課題を、検査対象の半導体チップの電極に各々接触するよう形成された複数のプローブ針と、複数の配線を含む多層配線構造を有し、前記プローブ針を最表面に取付け、各プローブ針を当該配線に接続してあるビルドアップ配線層と、前記半導体チップに対し、前記プローブ針を介して電気的に接続するよう配設されたキャパシタとを備えるプローブカードにおいて、各プローブ針近傍の前記ビルドアップ配線層の当該配線がインナービアを含む多層配線構造を有し、前記キャパシタが前記ビルドアップ配線層内の絶縁樹脂層に埋設してあることを特徴とするプローブカードにより、解決する。

上記本発明において前記多層配線構造は、所謂ビルドアップ工法や、別々に形成した配線層を導電性接着剤などを用いて一括積層する工法などが利用できる。

上記の解決手段において、キャパシタの厚さは、多層配線の絶縁膜一層分の厚さと概略同等か、それ以下であることがプローブカードの設計、製造を容易ならしめるために望ましい。

また、多層配線の絶縁膜一層分の厚さと概略同等か、それ以下である薄膜キャパシタ部品は、例えば、部品の厚さよりも厚いシリコンウェハの一方の面上に、金属酸化物膜が導伝体層に挟まれてなるキャパシタを形成し、その後もう一方の面を背面研磨することで形成できる。このタイプのキャパシタは、電源側電極と接地側電極が同一の面に形成されるため、ビルドアップ工法で埋設する場合に有用である。一方、一括積層工法の場合は、電源側電極と接地側電極が異なる面に形成されたキャパシタが有用である。

また、キャパシタは、プローブ針の直下に埋設されていることが望ましい。異なる電源電圧を利用するＬＳＩの場合、複数の電源線に接続された複数の薄膜キャパシタ部品を埋設することができる。

本発明はさらに上記の課題を、薄膜キャパシタを内蔵し、半導体チップと該薄膜キャパシタ間のインピーダンスが所定値に設定してある半導体パッケージに用いる半導体チップに対し、パッケージング前にその電気的特性を試験する半導体チップの試験方法において、プローブカードとして、前記半導体チップの電極に各々接触するよう配設された複数のプローブ針と、複数の配線を含む多層配線構造を有し、前記複数のプローブ針が最表面に形成され、各プローブ針と当該配線とが接続してあるビルドアップ配線層と、キャパシタとを備え、各プローブ針近傍の前記ビルドアップ配線層の当該配線がインナービアを含む多層配線構造を有し、前記キャパシタを前記ビルドアップ配線層内の絶縁樹脂層に埋設させたプローブカードを、前記半導体チップに接触させ、前記プローブ針を介して電気的に接続する手順と、前記プローブ針と前記キャパシタの間のインピーダンスを前記半導体パッケージの前記インピーダンスの所定値とほぼ等しい値に予め設定しておく手順とを有することを特徴とする半導体チップの試験方法により解決する。

上記本発明においては、キャパシタ部品を内蔵し半導体チップとキャパシタ間のインピーダンスが所定の値（Ｚｐ）である半導体パッケージに用いる半導体チップに対して、パッケージング前にプローブカードを用いて試験する場合、高速動作性能を検査する上で、かつプローブ針と多層配線構造中に埋設されたキャパシタとの間のインピーダンスを前記半導体パッケージの前記所定値（Ｚｐ）と略等しい値に設定しておくことが望ましい。上記のＬＳＩチップの試験は、チップのダイシング後であっても、ダイシング前のウェハ状態であっても実施可能である。

上記のような構成のプローブカードによれば、検査対象となるＬＳＩチップとプローブカード側のデカップリングキャパシタを近接して配置することができるので、ＬＳＩチップとキャパシタの間のインダクタンスを低減できＬＳＩチップの高速動作試験が可能となる。また、ＬＳＩチップとキャパシタの間のインピーダンスを、実際のパッケージ実装状態に近い値に設定できるので、実使用状態における高速動作性能を試験することができる。

本発明はさらに上記の課題を、誘電体膜と、前記誘電体膜の第１の主面上に形成された第１の電極膜と、前記誘電体膜の第２の主面上に形成された第２の電極膜と、前記第1の電極膜から、前記誘電体膜と前記第1および第２の電極膜とよりなる積層構造体の第1の側に引き出された第1の配線部と、前記第２の電極膜から、前記積層構造体の前記第1の側に引き出された第２の配線部とよりなり、前記積層構造体の第２の側には樹脂層が形成されていることを特徴とするキャパシタにより、解決する。

また本発明は上記の課題を、キャパシタと、前記キャパシタが実装された半導体チップとよりなる半導体装置であって、前記キャパシタは、誘電体膜と、前記誘電体膜の第１の主面上に形成された第１の電極膜と、前記誘電体膜の第２の主面上に形成された第２の電極膜と、前記第1の電極膜から、前記誘電体膜と前記第1および第２の電極膜とよりなる積層構造体の第1の側に引き出された第1の配線部と、前記第２の電極膜から、前記積層構造体の前記第1の側に引き出された第２の配線部とよりなり、前記積層構造体の第２の側には樹脂層が形成されており、前記キャパシタは前記半導体チップの第1の側において、前記第1および第２の配線部を、前記半導体チップ表面に形成された第1および第２の電極パッドに接続された状態で実装されることを特徴とする半導体装置により、解決する。

本発明によれば、積層構造体を有するキャパシタの第1および第２の配線部が、それぞれ前記第1および第２の電極膜から同一の側に引き出されるので、キャパシタを表面実装技術により、例えば半導体チップの表面に、容易に実装することが可能になる。本発明のキャパシタでは前記第1および第２の配線部が同一の側に引き出されるため、これらの配線部を異なった側に引き出す構成に比べて、配線部まで含めた全体の厚さを減少させることができ、例えば半導体チップが配線基板上に表面実装されている場合であっても、配線基板と半導体チップとの隙間を使って実装することが可能である。その際、本発明では薄い積層構造体を樹脂層で支持することになり、必要なキャパシタンスに対応して前記積層構造のサイズを例えば２ｍｍ²以上の面積を有するように形成した場合でも、キャパシタがハンドリング等の際に破損することがない。

さらに本発明は上記の課題を、基板上に樹脂よりなる第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の電極を形成する工程と、前記第１の電極上に誘電体膜を形成する工程と、前記誘電体膜上に第２の電極膜を形成する工程と、前記第２の電極膜上に第２の絶縁膜を形成する工程と、前記基板をエッチングして除去し、前記基板上に形成された前記第１の絶縁膜を露出させる工程を含むことを特徴とするキャパシタの製造方法により、解決する。

本発明によれば、キャパシタを構成する積層構造体の形成の際に使われるシリコンなどの基板が、キャパシタ形成後に除去される。そのため、基板上にキャパシタを形成する場合にくらべて、積層構造体を薄く形成することが可能である。その際、前記第１の電極およびその上の誘電体膜は樹脂膜により支持されることになり、ハンドリングなどの際の破損を回避することができる。

以上説明したように、本発明のプローブカードによれば、検査対象となるＬＳＩチップとプローブカード側のデカップリングキャパシタを近接して配置することができるので、ＬＳＩチップとキャパシタ間のインダクタンスを低減でき、ＬＳＩチップの高速動作試験が可能となる。また、ＬＳＩチップとキャパシタ間のインピーダンスを、実際のパッケージ実装状態に近い値に設定できるので、実使用状態における高速動作性能を試験することができる。さらに、本発明の半導体チップ試験方法による試験は、半導体チップのダイシング後であっても、ダイシング前のウェハ状態であっても実施可能である。

さらに本発明によれば、キャパシタ形成後に基板を除去することにより非常に薄いキャパシタを形成できる。このようなキャパシタは半導体チップをパッケージ基板等に実装する際に、隙間など空間を利用して実装することが可能になる。

以下、本発明の実施の形態を添付の図面を参照しながら具体的に説明する。
［第１実施例］
図３に、本発明のプローブカード１０の基本的構成を示す。

図３を参照するに、プローブカード１０は、コア層１２と、コア層１２上に形成され、複数の配線を含むビルドアップ配線層１４と、ビルドアップ配線層１４の最表面に取り付けられ、ビルドアップ配線層１４の当該配線と各々電気的に接続させた複数のプローブ針１６と、ビルドアップ配線層１４内に搭載された薄膜キャパシタ２０とから構成される。プローブカード１０は、プローブ針１６近傍のビルドアップ配線層１４の配線がインナービアを含む多層配線構造を有すると共に、薄膜キャパシタ２０がビルドアップ配線層１４内の絶縁樹脂層中に埋設してあることを特徴とする。

図４は、半導体チップを本発明の一実施例であるプローブカード１０を使って検査する様子を示す断面図である。

図４を参照するに、図示の例では前記プローブカード１０は、ウェハチャック４０に載置されたＬＳＩチップ３０の電気的特性の試験を行うウェハプローバ（図示なし）に用いられる。このＬＳＩチップ３０は、ウェハ上に多数形成された半導体チップの１つであってもよい。この場合、各半導体チップに形成されている電極にプローブカード１０のプローブ針１６を接触させ、このプローブ針１６を通して試験装置からの信号の入出力、電源電圧の供給を行い、プローブ針１６を順次移動させて半導体チップ内の回路の電気的特性を試験する。

この実施例のプローブカード１０において、コア層１２は、スルーホール部１３をエポキシ樹脂で埋めた４層ガラスエポキシ板で形成されている。このコア層１２の両側にビルドアップ配線層１４が形成されている。

ビルドアップ配線層１４は、４層の多層配線板で構成されており、各層の厚さは４５μｍ程度であり、厚さ３０μｍの薄膜キャパシタ２０が、最表面側から数えて３層目の配線と４層目の配線の間の樹脂絶縁層中に埋め込まれている。薄膜キャパシタ２０の接地側と電源側の電極端子は各々接地ライン１７と電源ライン１８に接続されている。

上記実施例のプローブカード１０では、薄膜キャパシタ２０が１個のみ示されているが、この実施例に限られるものではない。例えば、異なる電源電圧を利用するＬＳＩの場合、複数の電源配線に接続された複数の薄膜キャパシタ２０をビルドアップ配線層１４内に埋設することができ、各キャパシタを異なる電源電圧の電源配線に接続してもよい。

また、図４のプローブカード１０においては、複数のプローブ針１６が、ビルドアップ配線層１４の最表層に露出させた電極の上面にそれぞれ半田付けされている。各プローブ針１６の先端部はＬＳＩチップ３０の電極パッド３２に対して概略垂直に接触するように屈折されている。ＬＳＩチップ３０の電気的特性を試験する際には、これらプローブ針１６をＬＳＩチップ３０の各電極パッド３２に接触させる。

図５に、本発明のプローブカードに用いられる薄膜キャパシタ２０の構造を示す。上述のように、本発明の薄膜キャパシタ２０は、多端子で高速な半導体チップが高速動作する際に高周波ノイズを低減するデカップリングキャパシタとして機能する。

図５に示したように、シリコン基板２２上に、ＢａＳｒＴｉＯ_３等の高誘電体（high-K）材料で形成した誘電体層２４を間に挟み込んで形成された上部電極層２５及び下部電極層２４を有するキャパシタが形成されている。このキャパシタの電極には白金（Ｐｔ）が用いられ、シリコン基板２２は、キャパシタを形成後、背面２２ａ側が研磨されている。この薄膜キャパシタ２０の厚さは、シリコン基板２２及び電極端子２７、２８を含めて３０μｍ以下である。

図６は、図５の薄膜キャパシタ２０の作製方法を説明する図である。

図６（Ａ）を参照するに、本実施例では薄膜キャパシタ２０の支持基板としてシリコン基板２２を用いる。支持基板にシリコンを使用することで、背面研磨による薄型化が容易である。シリコンは２０μｍ程度に薄く研磨しても割れにくいため、本発明に係る薄膜キャパシタ２０の支持基板として好適である。

さらに図６（Ｂ）〜（Ｄ）に示したように、シリコン基板２２上に、下部電極層２３、誘電体層２４、上部電極層２５の薄膜を順次成膜する。この実施例では、厚さ０．３ｍｍのＳｉＯ_２熱酸化膜が形成されたシリコン基板２２を用い、まず、このシリコン基板２２上に下部電極材料としてＴｉＯ_２（０．０５μｍ）／Ｐｔ（０．１μｍ）をスパッタリング法により成膜を行う。次に、同一真空系内で、高誘電体材料（Ｂａ、Ｓｒ）ＴｉＯ_３（以下、ＢＳＴという）をスパッタリング法により成膜する。さらに、その上に、Ｐｔ（０．１μｍ）をスパッタリング法により成膜してある。

本発明に係る薄膜キャパシタ２０の、誘電体層２４を構成する誘電体酸化物として好適な構成材料としては、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、鉛（Ｐｂ）、スズ（Ｚｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、マグネシウム（Ｍｇ）、ニオブ（Ｎｂ）等の中、少なくとも1つの元素を含む複合酸化物を適用することができる。薄膜キャパシタ２０の誘電体層２４に好適な誘電体酸化物として、上記実施例の(Ｂａ，Ｓｒ)ＴｉＯ_３の他、例えば、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ_３、ＳｒＢｉ_２Ｔａ_２Ｏ_９、Ｔａ_２Ｏ_５等を挙げることができる。

また、本発明に係る薄膜キャパシタ２０において、誘電体層２４を間に挟み込んで形成される上部電極層２５及び下部電極層２３に好適な構成材料として、白金（Ｐｔ）、金（Ａｕ）、銅（Ｃｕ）、鉛（Ｐｂ）、ルテニウム（Ｒｕ）、ルテニウム酸化物、イリジウム（Ｉｒ）、イリジウム酸化物、クロム（Ｃｒ）等の中、少なくとも１つ以上の金属元素又は金属酸化物を含有するものを適用することができる。

次に、図６（Ｅ）に示したように、フォトリソグラフィ法により、上部電極層２５および誘電体層２４の開口部をパターニングする。さらに、Ａｒイオンミリングを使用して、Ｐｔ、ＢＳＴの一括ドライエッチングを行う。

次に、図６（Ｆ），（Ｇ）に示したように、ポリイミド絶縁層２６を成膜して、Ｃｒ膜０．０５μｍ、Ｃｕ膜１μｍ、Ａｕ膜１０μｍを順次積層して電極端子２７、２８を形成する。

その後、シリコン基板２２の背面２２ａを研磨して、薄膜キャパシタ２０のシリコン基板２２と電極端子２７、２８を含む厚さを３０μｍまで薄型化させる。

このようにして作製された薄膜キャパシタ２０を適用することによって、薄膜キャパシタを内蔵した本発明のプローブカード１０を作製することができる。より具体的には、図４に示したように、薄膜キャパシタ２０の電極端子２７、２８とビルドアップ配線層１４の配線（接地ライン１７や電源ライン１８）を接続することにより図３あるいは図４のプローブカード１０が完成する。

次に、図４のプローブカード１０を作製する際に用いられる、ビルドアップ配線層内にキャパシタを埋設するビルドアップ層形成工程の一例について説明する。

図７は、ビルドアップ層形成工程における薄膜キャパシタを埋設する形成方法を説明する図、図８は、図７に示した薄膜キャパシタを埋設する場合のビルドアップ層形成工程を説明するためのフローチャートである。

ビルドアップ配線層１４の多層配線構造は、図８のステップＳ２〜Ｓ７を繰り返し行うことにより各配線層が積み上げられて形成される。

まず、図８のステップＳ１において、コア層１２、もしくは先に形成されたビルドアップ配線層１４の絶縁層１４−１上の所望の位置に、薄膜キャパシタ２０のチップを接着剤で貼り付ける（図３の（ａ）参照）。ここでは、絶縁層１４−１上には、配線層１４−１ａが先に電解銅めっきにより形成されていると仮定する。

ステップＳ２において、半硬化状態のエポキシ樹脂フィルムをコア層１２、もしくは先に形成されたビルドアップ配線層１４の絶縁層１４−１上にラミネートする。このとき、薄膜キャパシタ２０上に絶縁樹脂層１４−２が形成される。

ステップＳ３において、炭酸ガスレーザ光によって層間接続用のビア孔を形成する（図７（Ｂ）参照）。図７（Ｂ）に示したように、ステップＳ２で形成された絶縁樹脂層１４−２に炭酸ガスレーザを照射して、ビア孔１４−２ｂを形成する。同様に、薄膜キャパシタ２０上面の絶縁樹脂層１４−２に炭酸ガスレーザを照射して、接地ライン１７、電源ライン１８を形成するための孔１７ｂ、孔１８ｂを形成する。

ステップＳ４において、絶縁樹脂層１４−２の表面に薄い無電解銅（Ｃｕ）層（シード層）を形成する。このシード層形成の前に、銅めっきの密着性向上のため、絶縁樹脂層１４−２の表面を粗面化しておくとよい。

ステップＳ５において、絶縁樹脂層１４−２全体にレジスト膜を形成後、露光、現像によって配線並びにビア孔部分を除去したパターンを形成する。

ステップＳ６において、銅（Ｃｕ）の電解めっきによって、ビア孔充填ならびに配線を形成する。このとき、図７（Ｃ）に示したように、銅めっきによってインナービア１４−２ｃ、接地ライン１７及び電源ライン１８が形成される。

ステップＳ７において、シード層をエッチングする。このとき、図７（Ｃ）に示したように、絶縁樹脂層１４−２上の配線層１４−２ａが形成される。

さらに、配線層を積み上げる場合には、図８の各ステップＳ２〜Ｓ７を同様に繰り返し実施すればよい。このようにして、容易に薄膜キャパシタ２０を埋め込んだビルドアップ配線層１４を形成することができる。その際、プローブ針１６をこのようにして形成されたインナービア１４−２ｃ上あるいはその近傍に形成することにより、図４に示した構成が得られる。

以上に説明したプローブカード１０は、デカップリングキャパシタとプローブ針との間のインダクタンスを、キャパシタを基板の背面に搭載する従来の構造に比べて１／５〜１／１０に低減することが可能である。この結果、ＬＳＩチップを１ＧＨｚ以上の動作周波数で高速動作試験する場合においても、電源ノイズの発生を抑制することができるため、検査精度を向上させることができる。

なお、上記実施例においてインナービアを有する多層配線構造はビルドアップ工法によって形成されているが、一括積層工法で形成することも可能である。また、図７には、電源側電極と接地側電極とが同一面に形成された構造が示されているが、各々の電極が裏表に形成されたキャパシタを用いることも可能である。この場合、キャパシタを貼り付ける際、キャパシタの電極に対応する位置に電源または接地に繋がる配線を形成しておき、導電性接着材などを用いて貼り付けることで電気的な接続が可能である。
［第２実施例］
図９は、本発明第２実施例による、キャパシタを実装した半導体装置１１０の概略図である。

図９を参照するに、半導体装置１１０は、内部に半導体素子を有する半導体装置チップ１１１および当該半導体素子に電気的に接続されるキャパシタ１２０からなる。

図示の例では前記半導体装置チップ１１１は、バンプ１１３によりパッケージ基板１１２に固定される。また、前記バンプ１１３が前記半導体装置本体１１１に形成された電極パッド１１４および前記パッケージ基板１１２上に形成された電極パッド１１５と接触することによって、前記半導体チップ１１１内部の半導体素子から前記パッケージ基板１１２へ電気的な接続がなされる。

本実施例によるキャパシタ１２０は、前記パッケージ基板１１２から前記半導体チップ１１１の間に形成される空間に収納される厚さで形成されている。すなわち、バンプ高さ、もしくは前記パッケージ基板１１２から前記半導体チップ１１１までの高さＸ１より前記キャパシタ１２０の厚さが小さいために、このように前記キャパシタ１２０を設置することが可能となっている。

次に、前記キャパシタ１２０の詳細を図１０に示す。図１０には図９に示した、半導体チップ１１１に取り付けられたキャパシタ１２０の拡大断面図を示してある。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図１０を参照するに、前記キャパシタ１２０は先に図６（Ｇ）で説明した構成と同様な構成を有しており、例えばポリイミド樹脂からなる下部絶縁膜１２１上に、Ｃｒ／Ａｕからなる下部電極膜１２２が形成され、さらに前記下部電極膜１２２上に、Ｂａ、Ｓｒ、Ｔｉで構成される酸化物Ｂａ_xＳｒ_1-xＴｉＯ₃（以下文中ＢＳＴと呼ぶ）からなる誘電体膜１２３が形成される。前記誘電体膜１２３上には、Ａｕからなる上部電極膜１２４が形成されている。さらに前記上部電極１２４上には感光性ポリイミド樹脂からなる上部絶縁膜１２５が形成されている。

前記誘電体膜１２３、上部電極１２４および上部絶縁膜１２５には、前記下部電極１２２を前記半導体チップ１１１内部の半導体素子に電気的に接続する配線となる電極パッド１２６を挿通する穴部が形成されている。

前記下部電極１２２に電気的に接続された前記電極パッド１２６は前記穴部に挿通されて、さらに、前記半導体チップ１１１内部の半導体素子に接続されたパッド１１１Ａに電気的に接続される。

同様に、前記上部電極１２４に電気的に接続されたパッド１２７は、前記上部絶縁膜１２５に形成された穴に挿通されてさらに前記半導体チップ１１１内部の半導体素子に接続されたパッド１１１Ｂに電気的に接続されている。

また、後述するように、前記パッド１２６および１２７は、Ａｕ／Ｃｕの積層構造であり、前記パッド１１１Ａおよび１１１Ｂは、Ａｕ／Ｎｉ／Ｃｕの積層構造となっており、実質的に同一の高さを有している。その結果、前記パッド１１１Ａおよび１１１Ｂは前記半導体チップ１１１上に表面実装された場合に、前記チップ１１１上の対応する電極パッドと確実にコンタクトする。

なお、前記パッド１１１Ａまたは１１１Ｂのいずれかは、接地される構造となっており、前記キャパシタ１２０は、電気的には前記半導体素子から接地部までの間に直列に挿入される構造となっている。

本実施例による前記キャパシタ１２０は、下部電極１２２、誘電体膜１２３および上部電極１２４で形成されるキャパシタを、例えば樹脂などの薄膜化が可能な絶縁膜で挟んで保持する構造となっている。そのため、例えばＳｉなどの材料を基板として形成する場合に比べてキャパシタの薄膜化が可能となる。

また、誘電率の高い前記誘電体膜１２３を用いているため、前記誘電体膜１２３を薄くすることが可能となり、前記誘電体膜１２３の厚さが１００ｎｍで十分なキャパシタンスが得られるため、キャパシタの薄膜化が可能になっている。

前記キャパシタ１２０の場合、前記下部絶縁膜１２１、下部電極１２２、誘電体膜１２３、上部電極１２４および上部絶縁膜１２５の厚さを加えた、キャパシタ厚さＸ３を１０μｍ以下で形成することが可能である。また、前記パッド１２６および１２７は、前記上部絶縁膜１２５を基準とした突出量が１０μｍ以下になるように形成される。

この場合、さらに前記パッド１１１Ａおよび１１１Ｂの厚さを考慮した、前記半導体チップ１１１の前記パッケージ基板１１２に対抗する面から、前記キャパシタ１２０の前記下部絶縁膜１２１の前記パッケージ基板１１２に対向する面までの、取り付け高さＸ２は、２５μｍ以下に抑えることが可能な構造になっている。

前記パッド１１４、１１５およびバンプ１１３を含めたバンプ高さＸ１が７０〜８０μｍ程度であるため、前記半導体チップ１１１と前記パッケージ基板１１２の間に前記キャパシタ１２０を収納して設置することが可能である。

また、例えば先に図１（Ａ），（Ｂ）に示したインターポーザー型のキャパシタに比べると、前記半導体チップ１１１と前記パッケージ基板１１２を電気的に接続するためのキャパシタに挿通された形のスルービア形式の配線を形成する必要がないために、構造をシンプルにして、キャパシタを製造するコストを低く抑えることができる。さらに前記スルービア形式の配線を用いないために、配線構造がシンプルになり、配線の信頼性が向上する。

次に、前記キャパシタ１２０の、前記半導体チップ１１１への実装方法について、図１１に基づき、説明する。

図１１は、前記キャパシタ１２０を、前記半導体チップ１１１へ実装する方法を示した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図１１を参照するに、前記キャパシタ１２０は、前記下部電極１２２に電気的に接続されたパッド１２６を有し、当該パッド１２６は、例えば前記下部電極１２２に接触する部分はＣｕからなる下部パット１２６Ｂが厚さ１μｍ、当該下部パッド１２６Ｂ上に、Ａｕからなる上部パッド１２６Ａが１０μｍ形成されている。

同様に、前記上部電極１２４に電気的に接続されたパッド１２７は、例えば前記上部電極１２３に接触する部分はＣｕからなる下部パット１２７Ｂが形成され、当該下部パッド１２７Ｂ上には、Ａｕからなる上部パッド１２７Ａが形成された構成となっている。

また、前記パッド１１１Ａおよび１１１Ｂは３層構造となっており、まず、前記パッド１２６および１２７に接触する面にはＡｕが０．２μｍ、当該Ａｕの下にはＮｉが２μｍ、当該Ｎｉの下にはＣｕが３μｍ形成された構造となっている。

前記キャパシタ１２０を前記半導体装置本体１１１に設置する際は、図１１に示すように、前記パッド１２６および１２７と、前記パッド１１１Ａおよび１１１ＢのそれぞれＡｕが形成された面が一致するように、前記キャパシタ１２０を前記半導体装置本体１１１に押し付ける。そこで、Ａｕ−Ａｕ超音波接合によって、前記キャパシタ１２０のキャパシタと、前記半導体装置本体１１１の内部の半導体素子を電気的に接続する。

図１２（Ａ），（Ｂ）は、図１１のキャパシタ１２０の製造工程の一部を示す。

図１２（Ａ）を参照するに、層１２１−１２５を含むキャパシタ構造がシリコン基板１３０上に形成されるが、前記シリコン基板１３０の表面にはＴｉ／Ｃｕ積層構造を有する密着層１３０Ａが形成されている。前記シリコン基板１３０上へのキャパシタの形成は、図（Ａ）〜（Ｇ）の工程と同様にして実行される。

図１２（Ａ）の構造が形成された後、本実施例では図１２（Ｂ）の工程において前記シリコン基板１３０を、その上の密着層１３０Ａ共々、ウェットエッチングにより除去する。

図１２（Ｂ）の工程の結果、キャパシタ１２０の厚さは、前記図６（Ａ）〜（Ｇ）の工程で形成されたキャパシタよりも実質的に減少する。前記樹脂層１２１は数ミクロン程度の膜厚を有しており、このためキャパシタ１２０は薄く脆弱なＢＳＴ膜１２３を含んでいても、樹脂層１２１上に安定に保持される。
［第３実施例］
図１３は、本発明の第３実施例による半導体装置１１０Ａの構成を示す。ただし図１３中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図１３を参照するに、半導体装置１１０Ａはリードフレーム１５２上に前記半導体チップと同様な半導体チップ１１１Ａを搭載しており、前記半導体チップ１１１Ａ上には前記キャパシタ１２０が図９，１０の場合と同様に実装されている。

より具体的には前記半導体チップ１１１Ａはリードフレーム１５２のステージ部１５２Ａ上に保持され、モールド樹脂１５３によりシールされている。

また前記モールド樹脂１５３はリード端子１５２Ｂの先端部を保持しており、また前記モールド樹脂１５３は前記半導体チップ１１１Ａと前記リード端子１５２とを電気的に接続するボンディングワイヤ１５１を保持している。

このような構成の半導体装置１１０Ａでは、前記ボンディングワイヤ１５１の最大高さＸ５がモールド樹脂１５３の厚さをおおよそ規定し、従って、前記半導体チップ１１１Ａ上に担持される半導体チップ１２０の接続パッドまで含めた厚さ、すなわち前記チップ上面から測った高さＸ２は、前記最大高さＸ５を超えてはならない。

一般に前記ボンディングワイヤ１５１の最大高さＸ５は１５０μｍ程度であるが、本発明のキャパシタ１２０では前記高さＸ２を１０μｍ以下まで低減できるため、図１２に示すような半導体装置１１０Ａを構成することも可能である。

以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。

例えば図１０のキャパシタ１２０において前記絶縁膜１２１および１２５はポリイミド樹脂に限定されるものではなく、エポキシ樹脂、ビスマレイミド・トリアジン（ＢＴ）樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂、ベンゾソクロブテン（ＢＣＢ）樹脂，アクリル樹脂、ジアリルフタレート樹脂などを使うことが可能である。その際、前記絶縁膜１２１は、その上に厚さが１００ｎｍ程度の薄い高誘電体膜１２３が電極１２２を介して形成されるため平坦な表面を有する必要があり、表面の平坦度が５ｎｍ以下であるのが望ましい。

また図１０のキャパシタ１２０は、ハンドリングの観点からは２ｍｍ×１ｍｍなど、２ｍｍ²以下の面積を有するようなサイズに形成するのが望ましい。

（付記１）
検査対象の半導体チップの電極に各々接触するよう形成された複数のプローブ針と、複数の配線を含む多層配線構造を有し、前記プローブ針を最表面に取付け、各プローブ針を当該配線に接続してあるビルドアップ配線層と、前記半導体チップに対し、前記プローブ針を介して電気的に接続するよう配設されたキャパシタとを備えるプローブカードにおいて、各プローブ針近傍の前記ビルドアップ配線層の当該配線がインナービアを含む多層配線構造を有し、かつ、前記キャパシタが前記ビルドアップ配線層内の絶縁樹脂層に埋設してあることを特徴とするプローブカード。

（付記２）
前記キャパシタは、前記ビルドアップ配線層の１つの絶縁樹脂層の厚さと略等しいか、あるいはそれ以下の厚さを有することを特徴とする付記１記載のプローブカード。

（付記３）
前記キャパシタは、支持基板としてシリコン基板を用い、前記シリコン基板の一方の面上に誘電体層を間に挟み込んで形成された上部電極及び下部電極を有する薄膜キャパシタであり、前記シリコン基板の他方の面を研磨して形成したことを特徴とする付記１又は２記載のプローブカード。

（付記４）
前記キャパシタは、前記プローブ針直下の前記ビルドアップ配線層内に埋設されていることを特徴とする付記１記載のプローブカード。

（付記５）
前記キャパシタは複数個埋設されており、各キャパシタが異なる電圧の電源配線に接続されることを特徴とする付記１乃至４のいずれか一項記載のプローブカード。

（付記６）
薄膜キャパシタを内蔵し、半導体チップと該薄膜キャパシタ間のインピーダンスが所定値に設定してある半導体パッケージに用いる半導体チップに対し、パッケージング前にその電気的特性を試験する半導体チップ試験方法において、プローブカードとして、前記半導体チップの電極に各々接触するよう配設された複数のプローブ針と、複数の配線を含む多層配線構造を有し、前記複数のプローブ針が最表面に形成され、各プローブ針と当該配線とが接続してあるビルドアップ配線層と、キャパシタとを備え、各プローブ針近傍の前記ビルドアップ配線層の当該配線がインナービアを含む多層配線構造を有し、前記キャパシタを前記ビルドアップ配線層内の絶縁樹脂層に埋設させたプローブカードを、前記半導体チップに接触させ、前記プローブ針を介して電気的に接続する手順と、前記プローブ針と前記キャパシタの間のインピーダンスを前記半導体パッケージの前記インピーダンスの所定値とほぼ等しい値に予め設定しておく手順とを有することを特徴とする半導体チップの試験方法。

（付記７）
前記半導体チップがダイシング前のウェハ状態にあるときに、前記プローブカードを用いて前記半導体チップの電気的特性を試験することを特徴とする付記６記載の半導体チップの試験方法。

（付記８）
前記キャパシタの誘電体層を構成する誘電体酸化物が、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、Ｍｇ、Ｎｂの中、少なくとも1つの元素を含む複合酸化物であることを特徴とする付記１記載のプローブカード。

（付記９）
前記キャパシタにおいて、誘電体層を間に挟み込んで形成される上部電極及び下部電極が、Ｐｔ、Ａｕ、Ｃｕ、Ｐｂ、Ｒｕ、Ｒｕ酸化物、Ｉｒ、Ｉｒ酸化物、Ｃｒの中、少なくとも1つ以上の金属元素又は金属酸化物を含有することを特徴とする付記１記載のプローブカード。

（付記１０）
前記キャパシタは、支持基板及び電極端子を含めた厚さが３０μｍ以下となるよう構成したことを特徴とする付記１記載のプローブカード。

（付記１１）
前記キャパシタは、支持基板上に誘電体層を間に挟み込んで形成される上部電極及び下部電極を有する薄膜キャパシタであることを特徴とする付記１記載のプローブカード。

（付記１２）誘電体膜と、
前記誘電体膜の第１の主面上に形成された第１の電極膜と、
前記誘電体膜の第２の主面上に形成された第２の電極膜と、
前記第1の電極膜から、前記誘電体膜と前記第1および第２の電極膜とよりなる積層構造体の第1の側に引き出された第1の配線部と、
前記第２の電極膜から、前記積層構造体の前記第1の側に引き出された第２の配線部とよりなり、
前記積層構造体の第２の側には樹脂層が形成されていることを特徴とするキャパシタ。

（付記１３）前記積層構造体の前記第１の側には別の樹脂層が形成されており、前記第１の配線部および前記第２の配線部は、前記別の樹脂層の表面において露出することを特徴とする付記１２記載のキャパシタ。

（付記１４）前記キャパシタは、前記積層構造体と前記樹脂層と前記第１および第２の配線部を含めた全体の厚さが１０μｍ以下であることを特徴とする付記１２または１３記載のキャパシタ。

（付記１５）前記第１および第２の配線部は、実質的に同一面上にそれぞれのコンタクトを形成することを特徴とする付記１２〜１４のうち、いずれか一項記載のキャパシタ。

（付記１６）前記樹脂層は、ポリイミド樹脂、エポキシ樹脂、ビスマレイミド・トリアジン（ＢＴ）樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂、ベンゾソクロブテン（ＢＣＢ）樹脂，アクリル樹脂、ジアリルフタレート樹脂よりなる群より選ばれることを特徴とする請求項１２〜１５のうち、いずれか一項記載のキャパシタ。

（付記１７）前記樹脂層は、表面平坦度が５ｎｍ以下であることを特徴とする付記１２〜１６のうち、いずれか一項記載のキャパシタ。

（付記１８）キャパシタと、
前記キャパシタが実装された半導体チップとよりなる半導体装置であって、
前記キャパシタは、
誘電体膜と、
前記誘電体膜の第１の主面上に形成された第１の電極膜と、
前記誘電体膜の第２の主面上に形成された第２の電極膜と、
前記第1の電極膜から、前記誘電体膜と前記第1および第２の電極膜とよりなる積層構造体の第1の側に引き出された第1の配線部と、
前記第２の電極膜から、前記積層構造体の前記第1の側に引き出された第２の配線部とよりなり、
前記積層構造体の第２の側には樹脂層が形成されており、
前記キャパシタは前記半導体チップの第1の側において、前記第1および第２の配線部を、前記半導体チップ表面に形成された第1および第２の電極パッドに接続された状態で実装されることを特徴とする半導体装置。

（付記１９）基板上に樹脂よりなる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の電極を形成する工程と、
前記第１の電極上に誘電体膜を形成する工程と、
前記誘電体膜上に第２の電極膜を形成する工程と、
前記第２の電極膜上に第２の絶縁膜を形成する工程と、
前記基板をエッチングして除去し、前記基板上に形成された前記第１の絶縁膜を露出させる工程を含むことを特徴とするキャパシタの製造方法。

（Ａ），（Ｂ）は従来のインターポーザ型キャパシタを有する半導体装置の構成を示す図である。（Ａ）〜（Ｄ）はインターポーザ型キャパシタを形成する工程の一部を示す図である。本発明のプローブカードの基本構成を示す図である。検査対象の半導体チップと本発明の第１実施例によるプローブカードを示す断面図である。本発明のプローブカードに用いられる薄膜キャパシタの構造を示す図である。（Ａ）〜（Ｇ）は、図５に示した、薄膜キャパシタを埋設する場合のビルドアップ層形成工程を説明する図である。（Ａ）〜（Ｃ）ビルドアップ層形成工程における薄膜キャパシタを埋設する形成方法を説明する図である。図７の薄膜キャパシタの作製方法を説明する図である。本発明第２実施例による半導体装置の構成を示す図である。図９の構成の一部を詳細に示す図である。図９の構成における薄膜キャパシタの半導体チップへの実装工程を示す図である。図１１のキャパシタの製造工程の一部を示す図である。本発明の第３実施例による半導体装置の構成を示す図である。

符号の説明

１０プローブカード
１１支持基板
１２コア層
１４ビルドアップ配線層
１６プローブ針
１７接地ライン
１８電源ライン
２０，１００，１２０薄膜キャパシタ
２２，２０１シリコン基板
２２ａ研磨面
２２，１１１Ａ，１１１Ｂ，１１４，１１５，１２６，１２７電極パッド
２３，１２３，２０２下部電極層
２４，１２３，２０３誘電体層
２５，１２４，２０４上部電極層
２６，１２２，１２５ポリイミド絶縁層
２７接地側電極端子
２８電源側電極端子
３０ＬＳＩチップ
３２電極パッド
４０ウェハチャック
１１０半導体装置
１１１半導体チップ
１１２パッケージ基板
１１３バンプ

Claims

検査対象の半導体チップの電極に各々接触するよう形成された複数のプローブ針と、
複数の配線を含む多層配線構造を有し、前記プローブ針を最表面に取付け、各プローブ針を当該配線に接続してあるビルドアップ配線層と、
前記半導体チップに対し、前記プローブ針を介して電気的に接続するよう配設されたキャパシタと、
を備えるプローブカードにおいて、
各プローブ針近傍の前記ビルドアップ配線層の当該配線がインナービアを含む多層配線構造を有し、前記キャパシタが前記ビルドアップ配線層内の絶縁樹脂層に埋設してあり、
前記キャパシタは、前記ビルドアップ配線層の１つの絶縁樹脂層の厚さと略等しいか、あるいはそれ以下の厚さを有することを特徴とするプローブカード。
検査対象の半導体チップの電極に各々接触するよう形成された複数のプローブ針と、
複数の配線を含む多層配線構造を有し、前記プローブ針を最表面に取付け、各プローブ針を当該配線に接続してあるビルドアップ配線層と、
前記半導体チップに対し、前記プローブ針を介して電気的に接続するよう配設されたキャパシタと、
を備えるプローブカードにおいて、
各プローブ針近傍の前記ビルドアップ配線層の当該配線がインナービアを含む多層配線構造を有し、前記キャパシタが前記ビルドアップ配線層内の絶縁樹脂層に埋設してあり、
前記キャパシタは、支持基板としてシリコン基板を用い、前記シリコン基板の一方の面上に誘電体層を間に挟み込んで形成された上部電極及び下部電極を有する薄膜キャパシタであり、前記シリコン基板の他方の面を研磨して形成したことを特徴とするプローブカード。
検査対象の半導体チップの電極に各々接触するよう形成された複数のプローブ針と、
複数の配線を含む多層配線構造を有し、前記プローブ針を最表面に取付け、各プローブ針を当該配線に接続してあるビルドアップ配線層と、
前記半導体チップに対し、前記プローブ針を介して電気的に接続するよう配設されたキャパシタと、
を備えるプローブカードにおいて、
各プローブ針近傍の前記ビルドアップ配線層の当該配線がインナービアを含む多層配線構造を有し、前記キャパシタが前記ビルドアップ配線層内の絶縁樹脂層に埋設してあり、
前記キャパシタは複数個埋設されており、各キャパシタが異なる電圧の電源配線に接続されることを特徴とするプローブカード。
検査対象の半導体チップの電極に各々接触するよう形成された複数のプローブ針と、
複数の配線を含む多層配線構造を有し、前記プローブ針を最表面に取付け、各プローブ針を当該配線に接続してあるビルドアップ配線層と、
前記半導体チップに対し、前記プローブ針を介して電気的に接続するよう配設されたキャパシタと、
を備えるプローブカードにおいて、
各プローブ針近傍の前記ビルドアップ配線層の当該配線がインナービアを含む多層配線構造を有し、前記キャパシタが前記ビルドアップ配線層内の絶縁樹脂層に埋設してあり、
前記キャパシタは、誘電体膜と、前記誘電体膜の第１の主面上に形成された第１の電極膜と、前記誘電体膜の第２の主面上に形成された第２の電極膜と、前記第１の電極膜から、前記誘電体膜と前記第１および第２の電極膜とよりなる積層構造体の第１の側に引き出された第１の配線部と、前記第２の電極膜から、前記積層構造体の前記第１の側に引き出された第２の配線部とよりなり、前記積層構造体の第２の側には樹脂層が形成されていることを特徴とするプローブカード。
前記キャパシタは、前記プローブ針直下の前記ビルドアップ配線層内に埋設されていることを特徴とする請求項１〜４のうち、いずれか一項記載のプローブカード。