JP4034515B2 - フェーズ・ロック・ループがロック解除された瞬間の保護出力を有するフェーズ・ロック・ループ - Google Patents

Description

【０００１】
（発明の分野）
本発明は、フェーズ・ロック・ループ（「ＰＬＬ」）を実装する集積回路に関し、詳細には、ＰＬＬがロック解除されたときに常にＰＬＬから転送される出力信号の周波数を制御する機構に関する。
【０００２】
（関連技術の説明）
ＰＬＬは一般に、信号の周波数および／または位相を制御するために多数の電子機器分野で使用される。使用例にはたとえば、周波数シンセサイザ、アナログ・デジタル変調器およびアナログ・デジタル復調器、ならびにクロック回復回路の各応用分野が含まれる。
【０００３】
クロック回復とは、一般に、クロック信号を誘導することを記述するために使用される語である。クロック信号は、クロック信号を必要とする回路にタイミング基準を付加する必要なしに生成される。したがって、クロック回復回路は、通信チャネルまたは通信網を横切って送られたデータからクロック信号を誘導する際に活動化される。データ・ストリームがチャネルを通って流れると、クロック信号が構築され、データの遷移に同期される。したがって、たとえば光ファイバ伝送チャネルの受信端でデータ・ストリームからタイミング情報（すなわち、クロック信号）が回復される。受信端回路で独立のクロック伝送媒体またはクロック生成回路を付加する必要を回避することは、一般的なクロック回復の理由に対して重要である。
【０００４】
ＰＬＬは、到着した着信データのストリーム上の信号遷移と、ＰＬＬが内部で生成するクロックとを比較し、ＰＬＬから生成される出力信号の周波数を増減させる。周波数および位相の比較は、着信データのストリームを正しく復号できるようになるまで継続する。正しいデータが復号された後、ＰＬＬは「ロックされた」と言う。具体的には、ＰＬＬは、着信データ遷移とＰＬＬが内部で生成したクロックとの間の位相および／または周波数差が、等しいかあるいは時間の経過にかかわらず一定である場合にロックされたとみられる。ＰＬＬがそのフィードバック・ループ内に内部クロック分周器を含まない場合、ロックされたＰＬＬとは、着信データ周波数（すなわち、入力信号周波数）とＰＬＬから出力されるクロック信号（すなわち、信号周波数）の周波数および位相が等しいことを意味する。
【０００５】
ロバストな動作の場合、ＰＬＬは、広い周波数ロック範囲にわたって動作できるように設計しなければならない。ＰＬＬ回路内の様々な構成要素のほとんどすべての可能な条件の下でＰＬＬが入力信号にロックできるような広い範囲が必要である。この広い周波数ロック範囲によって、広範囲のロック周波数をＰＬＬ出力で生成することができる。一方、ＰＬＬ出力クロック信号を受け取るように接続されたデジタル・プロセッサでは、出力クロック信号周波数がプロセッサの最大動作周波数を超えてはならない。したがって、回復されるクロック（すなわち、ＰＬＬによって生成される出力信号）は、着信データ・ストリーム位相および／または周波数の短期的変動および長期的変動が生じる場合、プロセッサの最大動作周波数を超えないように制御できなければならない。
【０００６】
ＰＬＬの着信データ・ストリームはしばしば、たとえば伝送チャネル上で生じるノイズによって一時的に妨害される。比較的短い持続時間のノイズは、大部分の例では、ＰＬＬ内に配置された低域フィルタによって除去することができる。しかし、位相および／または周波数の順次データ・ビット変化が数回起こった後、低域フィルタはもはやこの変動を検出することができなくなり、したがってこの変動を除去できなくなる。
【０００７】
比較的長期的な変動の一例を図１に示す。特に、光学コネクタ１０は、光ファイバ・ケーブル１２の一端に接続されるように示されている。ケーブル１２は、クラッド材料１６の内面と接触するように配置された円筒形コア１４を含む。コア１４は、クラッド１６よりも大きな屈折率を有する透明な誘電材料で構成される。
【０００８】
コネクタ１０は、コネクタ１０をケーブル１２に固着する機会的な取付け機構を含む。コネクタ１０は、少なくとも１つの光検出器２０を収納している。光検出器２０は、光エネルギーを受け付けて電気信号に変換することのできる任意の装置を含む。普及している光検出器には、シリコン・フォトダイオード、フォトトランジスタ、フォト・ダーリントンなどの半導体デバイスが含まれる。
【０００９】
正確な再生を行うには、コネクタ１０とケーブル１２との間の結合を慎重にかつ厳密に行わなければならない。特殊なコネクタはケーブル１２の伝送経路をそれぞれの光検出器２０に機械的に合致し、かつ整列するように設計されている。このようなコネクタは、複数回の接続および切離しを可能にし、同時に、接続から切離しまでの間に適切な位置合わせを維持する。残念なことに、コネクタ１０をケーブル１２から変位させるたびに、ケーブル１２を介して転送されるデータの光検出器２０によって読み取られる位相が変化する。したがって、光検出器２０とケーブル１２の遠位端との間の空間関係がわずかに変化しただけで、光検出器２０によって記録される位相および／または周波数が変化する。データ・ストリーム２２が送られている間に光検出器２０とケーブル１２との間の距離が（たとえば、切離しや接続によって）変化した場合、データ・ストリーム２２の完全性が損なわれる恐れがある。データ・ストリーム２２の遷移が、十分に長い時間にわたって誤って形成された場合、残念なことに、このような遷移はＰＬＬによって記録され、ＰＬＬは次いで、この遷移に基づいてクロック信号を回復することを試みる。
【００１０】
比較的長い持続時間にわたる破壊されたデータは、低域フィルタによって除去することができず、ＰＬＬクロッキング周波数を急速に上昇させるか、あるいは低下させる。ＰＬＬから出力されたクロック信号は、光ファイバ・ケーブルの受信端にあるデジタル回路に転送される。たとえば、デジタル回路は、事前に決められた動作周波数内で動作するデジタル・プロセッサを含んでいる。デジタル・プロセッサ・クロック入力に与えられる（ＰＬＬからの出力信号として転送される）ＰＬＬクロック信号がこのプロセッサの最大周波数を超えた場合、このプロセッサは誤動作を起こす。
【００１１】
（発明の概要）
上記で概略的に説明した問題は主として、好ましくはＰＬＬを含む集積回路として形成された、改良された装置によって解決される。具体的には、ＰＬＬがロック解除されている間、ＰＬＬから入力されるクロック信号周波数が制御される改良された回路を提供する。ＰＬＬがロック解除された瞬間に、クロッキング周波数は、通常ＰＬＬから生成される周波数よりも低い周波数に調整される。この調整される周波数は、デジタル回路および／またはプロセッサの動作周波数の範囲内に入るように選択される。
【００１２】
一実施態様によれば、データ・ストリームがいつ破壊されるかを判定するために検出回路が使用される。かなりの時間にわたる顕著な破壊はロック解除信号として復号される。ロック解除信号は、クロック分周回路から出力される周波数分周クロック周波数を選択する働きをする。クロック分周回路は、ＰＬＬからの出力とマルチプレクサとの間に結合され、マルチプレクサの入力は、ロック解除信号の現在の状態によって選択することができる。マルチプレクサは、クロック分周器から出力される周波数が分周されたクロック信号と、ＰＬＬから出力されるクロック信号とを受け取るように結合される。クロック解除信号がアサートされている間、マルチプレクサは、周波数が分周されたクロック信号を選択し、ロック解除信号が存在しないときは、ＰＬＬから出力されるクロック周波数を選択する。したがって、周波数が分周されたクロック信号は、クロック信号から得られ、クロック周波数よりも低い周波数を有する。マルチプレクサからの選択可能な出力は、デジタル回路／プロセッサのクロック入力に接続される。
【００１３】
広義には、本発明はＰＬＬを企図する。ＰＬＬは、ＰＬＬに転送された入力信号を受け取るようになされた検出回路を備える。検出回路は、入力信号の周波数の変化を示すロック解除信号を送るようにされている。周波数の変化は、光ファイバ・ケーブルに対する結合部の移動によってなされることがある。周波数の変化は、コネクタをケーブルから切り離し、かつ／またはケーブルに再接続するのにかかる時間に費やされる長時間の変化になることもある。ロック解除信号を受け取るためのマルチプレクサをさらに含む。マルチプレクサは、ロック解除信号に応答したデジタル・プロセッサへの入力として、通常のＰＬＬロック信号ではなく周波数が分周されたクロック信号を選択することができる。
【００１４】
本発明はさらに、デジタル・プロセッサの動作周波数を選択的に制御する集積回路を企図する。一実施態様によれば、集積回路は、ＰＬＬ、クロック分周回路、およびマルチプレクサを含む。他の実施態様によれば、クロック分周回路およびマルチプレクサはＰＬＬの一部を形成する。ＰＬＬは、入力信号に応答して出力信号を生成する。ＰＬＬがロックされ、ＰＬＬ内のクロック分周／乗算が行われない場合、入力信号周波数と出力信号周波数はほぼ等しい。入力信号の周波数が事前に定められた量を超えた場合、瞬間的にロック解除条件が生じる。検出回路は、ロック解除条件を検出し、マルチプレクサにロック解除信号を送る。ロック解除信号は、ＰＬＬから転送された出力信号（すなわち、クロック信号）またはクロック分周回路から転送された周波数が分周されたクロック信号を選択する。マルチプレクサは、ロック解除信号を受け取ると、周波数が分周されたクロック信号を選択し、ロック信号を受け取ると、出力信号を選択する。選択された信号、具体的には、選択された信号の周波数は、デジタル・プロセッサが、指定された周波数範囲の範囲外で動作することがないように、デジタル・プロセッサのクロック入力に転送される。
【００１５】
本発明の他の目的および利点は、以下の詳細な説明を読み、添付の図面を参照したときに明らかになろう。
【００１６】
本発明では様々な修正形態および代替形態が可能であるが、本発明の特定の実施形態が一例として図示されており、本明細書に詳しく記載されている。しかし、本発明の図面および詳細な説明は、開示される特定の形態に本発明を限定するものではなく、逆に、本発明は、添付の特許請求の範囲によって定義される本発明の趣旨および範囲の範囲内のすべての修正形態、均等物、および代替形態をカバーするものであることを理解すべきである。
【００１７】
（発明の詳細な説明）
次に、図面を参照すると、図２はＰＬＬ３０を示している。ＰＬＬ３０の一部として、あるいはＰＬＬ３０とは別に、検出回路３２がある。ＰＬＬ３０は、その最も簡単な形式では、位相／周波数検出器３４、低域フィルタ３６、および潜在的に電圧制御式発振器３８によって閉じられるフィードバック・ループを備える。位相／周波数検出器３４の位相検出器部分は、ＤＣ値が入力信号（すなわち、データ）と電圧制御式発振器（「ＶＯＯ」）の信号との間の位相差に比例する出力を生成する。周波数検出器部は、これらの信号の間の周波数差を検出する。したがって、位相検出と周波数検出の組合せは、ＰＬＬの獲得範囲を著しく増大しかつロック速度を著しく高めることができるので極めて有用である。低域フィルタ３６は、位相／周波数検出器３４出力の高周波数成分を抑圧し、ＤＣ値によってＶＣＯ出力周波数を制御することを可能にする。したがって、低域フィルタ３６はＶＣＯ３８用の適切な制御電圧を生成する。この制御電圧は、ＶＣＯの出力位相および周波数を入力信号の位相および周波数に変更する働きをする。
【００１８】
位相／周波数検出器は、たとえば、排他的ＯＲゲート、Ｒ・Ｓラッチ、または周波数検出の例では、入力同士の間の差に比例する非相補出力を生成する任意の回路を備えるマルチプレクサ（またはミキサ）として構成される。低域フィルタは、その最も簡単な形式では、入力出力および出力信号を保持する導体同士の間にリンクされたキャパシタおよび抵抗器を備える受動素子と共に実装することができる。ＶＣＯはたとえば、奇数の直列接続インバータを備えるリング発振器として実装することができる。
【００１９】
ＰＬＬ３０の中で示された構成要素は、多数の異なる方法で構成することができる。たとえば、位相／周波数検出器３４は、必要に応じて位相検出構成要素だけ有すればよい。したがって、各構成要素を実現するのに必要な機構および回路は、必要な精度および応用分野に応じて異なる。したがって、前述の例は、各構成要素を実装する方法の一例に過ぎない。各構成要素が使用される応用分野の必要に応じて各構成要素の形態および構造に変形および修正を施すことができる。
【００２０】
ＰＬＬ３０は、出力信号の周波数が入力信号周波数の倍数である必要がある。入力信号周波数の乗算は好ましくはフィードバック・ループで行われ、それによって、出力信号は、位相／周波数検出器３４にフィードバックされる前に低減される（すなわち、分周される）。除数は必要な周波数乗算の量に応じて修正することができる。したがって、クロック分周器４０は１０以上の除数量Ｎを含む。乗算が必要とされない場合、Ｎは１．０に等しい。クロック分周器４０は基本的に、たとえばデジタル・カウンタとして適切に構成できる周波数分周器である。
【００２１】
検出回路３２は入力信号を受け取るように結合される。一実施形態によれば、検出器回路３２はデコーダ４２およびカウンタ４４を含む。デコーダ４２は、入力信号を連続的に復号し、予め定められた１組のプリアンブルに一致するパターンが発生したことを知らせる。したがって、デコーダ４２は特定のバイナリ・ビットのシーケンスを復号するように設計することができる。求められるシーケンスは好ましくは、データ・ストリームの１組のプリアンブル（図１には「Ｐ」として示されている）内に含まれる。プリアンブルは伝送時に設定されるコードを含む。例えば、伝送チャネル内のノイズ、またはコネクタの位置ずれまたは脱離の結果としての破壊のためにコードが変化した場合、バイナリ・シーケンスが変化する。デコーダ４２は、プリアンブル内の特定の１組のビットを復号する。この１組が、場合によってはカウンタ４４内のあるカウントによって示される設定された期間の間発生しない場合、ロック／ロック解除信号がロック解除条件を示す。カウンタ４４は、モジュロＮカウンタであり、この場合、プリアンブル同士の間の期間はＮクロック・サイクルである。ＰＬＬ３０がロック解除されると、デコーダによって有効なプリアンブルが検出されることにより、後続のクロック・サイクルでカウンタ４４がリセットされ、着信データと同期する。厳密にＮクロック・サイクル後に有効なプリアンブルが検出された場合、デコーダ４４は、１つの有効なプリアンブルが検出されたことを示す。そうでない場合、デコーダ４４は、無効なプリアンブルが検出されたことを示す。Ｎクロック・サイクルよりも短い期間内にプリアンブルが検出された場合、カウンタ４４はリセットされ再同期する。たとえば、３つの有効なプリアンブルが正しく検出されると、ロックが宣言される。ＰＬＬ３０がロックされている場合、ロック検出器によって２つの無効なプリアンブルが検出されることによって、ロック解除が宣言される。
【００２２】
ロック解除条件は、光検出器によって読み取られるノイズまたは破壊のために起こる入力信号の周波数の変動に対応する。ノイズまたは破壊の量は、プリアンブル内のビットのバイナリ値を変化させるのに十分な量でなければならない。この変化は、デコーダ４２では認識することができず、したがって、カウンタ４４は計数を開始する。デコーダ４２およびカウンタ４４は、出力信号クロック周波数と同期することが好ましい。このため、図のように、出力信号周波数によってデコーダ４２およびカウンタ４４がクロックされる。
【００２３】
デコーダ４２がプリアンブル内のバイナリ・ビットを認識できる場合、カウンタが、所定数のプリアンブルが認識された後でリセットされ、ロック／ロック解除信号がロック条件に戻る。ロック条件は、入力信号と、フィードバックを介して転送される信号、すなわち、クロック信号または周波数が分周されたクロック信号との位相が一定であり、周波数がほぼ等しいことに対応する。ロック解除条件は、これらの信号の間の可変位相周波数差を示す。
【００２４】
図３は、マルチプレクサ４８およびクロック分周回路５０を示す。ＰＬＬ３０からの出力は、マルチプレクサ４８に直接供給されるか、あるいは回路５０によって周波数が分周された出力信号である。回路５０から出力された周波数が分周されたクロック信号はマルチプレクサ４８に供給される。マルチプレクサ４８からの選択入力は、ＰＬＬ３０から直接出力されるクロック信号と回路５０からの周波数が分周されたクロック信号のどちらかが選択される。ロック／ロック解除信号がロック解除条件をアサートした場合、マルチプレクサ４８は、周波数が分周されたクロック信号を選択してデジタル・プロセッサ５２のクロック端子に入力する。ロック／ロック解除信号がロック条件を示す場合、ＰＬＬ３０から直接出力されたクロック信号がデジタル・プロセッサ５２のクロック入力に供給される。
【００２５】
図３は、デジタル・プロセッサ５２に送信されるクロック信号がその最大動作周波数を超えるのを防止する機構を示している。この機構は、ＰＬＬ３０がロック解除されたときに、デジタル・プロセッサ５２に送られるクロック信号を、周波数分周回路５０内のＭとして示された適切な計数で除するために使用される。ＰＬＬ３０は、破壊されたデータにはロックされないので、このデータ内で採用されたエラー・コードを十分に与えることで、ＰＬＬ３０がロック解除されている間、デジタル・プロセッサ５２は誤動作から保護される。正しいデータが再開すると、ＰＬＬ３０は、入力信号データ転送速度にロックされ、デジタル・プロセッサ５２に直接出力される通常のクロック出力を復元する。
【００２６】
図３に示す保護機構は、様々な構成要素に電力が印加され、次いでケーブル／コネクタ・インタフェースで妨害が起こるときに有益である。ＰＬＬは、比較的高いクロック周波数の形でこの妨害を回復することがある。具体的には、ＰＬＬは、コネクタ・インタフェースが妨害されると、光検出器を介してデータ転送速度の急激な上昇を検知する。この上昇によって、ＰＬＬはクロックが遅すぎると判定し、したがって、出力信号周波数を増加させ、入力信号周波数との一致を試みる。この間、ＰＬＬはロック解除される。ロック解除条件はただちに、ＰＬＬに入力されたデータ・ストリームと同時に着信データ・ストリームを監視する検出回路によって検出される。したがって、検出はＰＬＬ遷移中に行われ、ＰＬＬの出力はただちに、デジタル・プロセッサに入力される前に保護される。ロック解除条件がＰＬＬに影響を及ぼすのと同時にロック解除条件を復号することによって、デジタル・プロセッサにロック解除信号（未調整の高周波数）を転送する前に、高速の応答および調整が可能になる。ロック解除状態が生じた直後に、デジタル・プロセッサによって監視されるクロック信号を、クロック分周器およびマルチプレクサを使用してスケール・ダウンすることによって、比較的簡単に干渉が行われる。クロック信号を、ロック解除されたＰＬＬからの比較的高いクロック出力となるものの一部にすることによって、デジタル・プロセッサは、その最大動作周波数を超えた周波数で動作するのが防止される。回路５０内でのクロック分周の量は、ＰＬＬからの潜在的な高い周波数出力およびデジタル・プロセッサ５２の許容動作周波数に応じて異なる。
【００２７】
このシステムが、デジタル・プロセッサ５２に転送すべきクロック信号を、伝送チャネルを通って転送されるデータ・ストリームのデータ転送速度から得るようになっている。したがって、このアーキテクチャは、クロック回復機能用に選択される。送信機、受信機、および伝送媒体に応じてデータ転送速度をかなり変更できることが認識されよう。このため、ＰＬＬ３０は、変化するデータ転送速度に一致するように比較的広い周波数範囲にわたって動作しなければならない。したがって、ＰＬＬ３０内のＶＣＯデータ転送速度は、水晶制御することも、あるいは特定の限られた周波数範囲に固定することもできない。したがって、費用有効なＰＬＬおよび／またはクロック基準を生成するうえで、可変入力周波数データ・ストリームに基づく出力を比較的広い周波数範囲に拡張できるＶＣＯが有益である。
【００２８】
本開示に利益を有する当業者には、本発明が、アナログ部分とデジタル部分の両方を有する集積回路に応用できることが理解されよう。集積回路は、ＰＬＬ、検出回路、クロック分周回路、マルチプレクサ、および場合によってはデジタル・プロセッサをすべて単一のモノリシック基板内に含むことができる。図示し説明した本発明を現在好ましい実施形態とみなすべきであることを理解されたい。集積回路内のあらゆる構成要素と、ＰＬＬ内のあらゆる構成要素に様々な修正および変更を加えることができ、これらの修正および変更は、特許請求の範囲に記載された本発明の趣旨および範囲から逸脱せずに当業者には自明である。特許請求の範囲は、すべてのこのような修正および変更を包含すると解釈されるものであり、したがって、明細書および図面は制限的なものではなく例示的なものとみなすべきである。
【図面の簡単な説明】
【図１】 一端にデータ・ストリームが転送される光ファイバ・ケーブルと、このケーブルの他端に結合された光検出器を含むコネクタとの部分断面図である。
【図２】 入力信号を受け取り、それぞれ、クロック信号およびロック／ロック解除信号を生成するように結合されたＰＬＬおよび検出回路のブロック図である。
【図３】 ロック／ロック解除信号の状況に基づいて、クロック信号、またはクロック分周回路から生成される周波数が分周されたクロック信号をデジタル・プロセッサ・クロック入力に転送するように結合されたマルチプレクサのブロック図である。

Claims (15)

1. フェーズ・ロック・ループの入力に転送された入力信号を受け取り、入力信号の周波数の変化を示すロック解除信号を送る検出回路と、ロック解除信号を受け取ったときに、フェーズ・ロック・ループの出力から生成される周波数が分周されたクロック信号を選択するマルチプレクサとを含むことを特徴とする装置。
2. 検出回路がデコーダを含むことを特徴とする請求項１に記載の装置。
3. 入力信号が連続する少なくとも２組の誤ったバイナリ・コードを含むときにロック解除信号を送るために互いに直結されたデコーダおよびカウンタを含むことを特徴とする請求項１に記載の装置。
4. 誤ったバイナリ・コードが、事前に決められたバイナリ・ビット・シーケンスとは異なるバイナリ・ビット・シーケンスを含むことを特徴とする請求項３に記載の装置。
5. ロック解除信号が、周波数変動が事前に決められた量を超えたときにディスパッチされることを特徴とする請求項１に記載の装置。
6. 周波数が分周されたクロック信号が、フェーズ・ロック・ループから出力信号を受け取るように結合されたクロック分周回路から出力されることを特徴とする請求項１に記載の装置。
7. クロック分周回路が、フェーズ・ロック・ループから転送された出力信号の周波数を分周するように結合されることを特徴とする請求項６に記載の装置。
8. 出力信号の周波数が、少なくとも入力信号の周波数に等しいことを特徴とする請求項７に記載の装置。
9. さらに、周波数が分周されたクロック信号を受け取るように結合されたデジタル・プロセッサを含むことを特徴とする請求項１に記載の装置。
10. デジタル・プロセッサの動作周波数を選択的に制御する集積回路であって、
    入力信号を受け取り、入力信号に応答して出力信号を生成するように結合されたフェーズ・ロック・ループと、
    入力信号の周波数が事前に定められた量を超えた場合にロック解除信号を送るように結合された検出回路と、
    出力信号を受け取り、出力信号の周波数を分周して周波数が分周されたクロック信号を生成するように結合されたクロック分周回路と、
    ロック解除信号を受け取ったときに周波数が分周されたクロック信号をデジタル・プロセッサに転送するように結合されたマルチプレクサとを含むことを特徴とする集積回路。
11. 周波数が分周されたクロック信号が、出力クロック信号の周波数を分周した周波数で遷移することを特徴とする請求項１０に記載の装置。
12. マルチプレクサが、周波数が分周されたクロック信号、出力クロック信号、およびロック解除信号を受け取るように結合されることを特徴とする請求項１０に記載の装置。
13. 検出回路がさらに、入力信号の周波数が事前に定められた量未満である場合にロック信号を送るように結合されることを特徴とする請求項１０に記載の装置。
14. マルチプレクサが、ロック信号を受け取ったときに出力信号をデジタル・プロセッサに転送するように結合されることを特徴とする請求項１３に記載の装置。
15. 周波数が分周されたクロック信号が、デジタル・プロセッサの動作周波数の範囲内の周波数でストローブされることを特徴とする請求項１０に記載の装置。

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