JP4029215B2

JP4029215B2 - 位相調整回路およびこれを備えた発振器

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Publication number: JP4029215B2
Application number: JP2004087188A
Authority: JP
Inventors: 章加藤
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2004-03-24
Filing date: 2004-03-24
Publication date: 2008-01-09
Anticipated expiration: 2024-03-24
Also published as: US7145406B2; JP2005277715A; US20050212608A1

Description

この発明は、伝送する信号の位相を調整する位相調整回路、およびこれを発振ループ回路内に備えた発振器に関するものである。

共振素子としてＳＡＷ共振子を用いたＳＡＷ発振器においては、発振周波数安定化のためインダクタを含む位相調整回路をＳＡＷ共振子に直列接続した構成が通常用いられている。このような位相調整回路の定数は、予め設定された発振周波数に基づき、ＳＡＷ共振子等の電気特性を考慮して決定されている。

しかしながら、ＳＡＷ共振子等の素子は全てが同じ特性を示すのではなく、略同じ特性ではあるが設定されたバラツキの範囲で異なる特性を示す。このため、このようなＳＡＷ共振子を用いて発振器を形成した場合、用いるＳＡＷ共振子により発振周波数がばらついてしまうという問題が生じる。

このような問題を解決するＳＡＷ発振器として、図６に示すように発振ループ内で共振素子に直列接続される位相調整回路のインダクタのインダクタンス値を変更可能なものが考案されている（例えば、特許文献１参照）。

図６は従来例（特許文献１に記載）の位相調整回路の概略構成を示す斜視図である。
図６に示すように、位相制御回路１００は、ベース基板１０の表面に形成された線路電極１１を所定点で分離して、それぞれ線路電極１１に垂直な方向に屈曲させて、平行な１組の先端開放線路１２ａ，１２ｂを形成した形状を為している。また、位相制御回路１００は、これら先端開放線路１２ａ，１２ｂの所定位置を０Ω抵抗器１３で導通させており、線路の屈曲点から先端開放線路１２ａ、０Ω抵抗器１３、先端開放線路１２ｂからなる部分でインダクタを形成している。そして、この０Ω抵抗器１３の実装位置を変化させることにより、そのインダクタンス値を変化させている。
特開平２−３０６７０５号公報

ところが、図６に示すような位相調整回路では、先端開放線路１２ａ，１２ｂの途中点を０Ω抵抗器１３で導通させるため、０Ω抵抗器１３と先端部との間の先端開放線路１２ａ，１２ｂがオープンスタブとして機能し、ＳＡＷ発振器の発振特性に悪影響を与える。これにより、予め設定した通りの発振周波数の信号を得ることが難しくなってしまう。さらに、０Ω抵抗器１３との接続点と先端部との間の長さは、０Ω抵抗器１３の実装により調整を行うまでは分からず、実装位置により回路にどのような影響が発生するかを事前に予測することができない。

また、インダクタが平行２線路のみで形成されるため、インダクタンス値の可変範囲が狭くなってしまう。さらに、実装基板上の占有面積が大きくなるので、発振器を小型化する場合に弊害となる。

この発明の目的は、インダクタのインダクタンス値を変更しても発振回路に悪影響を与えず、小型に形成することができる位相調整回路を構成すること、およびこの位相調整回路を用いて発振周波数の安定した発振器を構成することにある。

この発明は、インダクタを含み、該インダクタのインダクタンスにより信号の位相を調整する位相調整回路において、インダクタを、少なくとも３本の平行線路部と該少なくとも３本の平行線路部の端部を順次接続する複数の接続部とからなり平行線路部の長さをそれぞれに異ならせたミアンダ形状に形成し、インダクタの少なくとも３本の平行線路部の内の奇数本の平行線路部を挟む両側の平行線路部同士を、平行線路部の配列方向で導通する導通用素子を備えたことを特徴としている。

この構成では、インダクタの導通用素子で導通された部分では、信号はこの導通用素子を伝送するので実質的にインダクタの線路長が短くなり、インダクタンス値が小さくなる。すなわち、導通用素子を接続する場合と接続しない場合とでインダクタンス値が異なる。また、平行線路部の長さがそれぞれ異なることにより、平行線路の配列方向（平行線路の延びる方向（長さ方向）に垂直な方向）での導通用素子の実装位置を変更することで、インダクタの実質的線路長が変化する。これにより、導通用素子の実装位置に応じてインダクタンス値が変化し、位相調整量（位相遅延量）が変化する。

また、この発明の位相調整回路は、インダクタの平行線路部の延びる方向の長さを平行線路部の配列方向に沿って順に短くすることを特徴としている。

この構成では、インダクタの平行線路部の長さが一定方向（平行線路部の配列方向）に沿って徐々に長くなるまたは短くなるので、導通用素子の実装位置を前記一定方向に沿って変更することで、インダクタンス値が徐々に小さくまたは大きくなる。

また、この発明の発振器は、前述の位相調整回路を備え、位相調整回路を発振ループ内で共振素子に直列接続したことを特徴としている。

この構成では、共振素子の特性に応じて、位相調整回路のインダクタのインダクタンス値が調整されることで発振周波数に対する適切なインダクタンス値が設定されるので、共振素子と位相調整回路とを含む発振器の発振周波数が安定化される。

また、この発明の発振器は、共振素子をＳＡＷ共振子とすることを特徴としている。

この構成では、ＳＡＷ共振子の特性に応じて、位相調整回路のインダクタのインダクタンス値が調整されることで発振周波数に対する適切なインダクタンス値が設定されるので、ＳＡＷ共振子と位相調整回路とを含む発振器の発振周波数が安定化される。

この発明によれば、ミアンダ形状のインダクタを構成する平行線路部を導通用素子で導通することで、インダクタのインダクタンス値が変化するので、位相調整回路の位相調整量を容易に変化させることができる。また、導通用素子により導通された間のインダクタの線路部は伝送信号に対して機能しないので、位相調整に応じた発振器への悪影響の発生を防止できる。これにより、所望の位相調整量に設定でき、発振器に悪影響を与えない位相調整回路を構成することができる。さらに、この位相調整回路を用いることで、所望の発振周波数で安定して発振する発振器を構成することができる。

さらに、平行線路部に導通用素子を実装することで、導通用素子は、ミアンダ形状のインダクタの形成領域内に存在するので、実装基板に対する占有面積が大きくならず、位相調整回路およびこれを備えた発振器を小型化することができる。

また、この発明によれば、ミアンダ形状のインダクタの平行線路部が一定方向に沿って徐々に変化することで、導通用素子の実装位置をこの方向に沿って変化させれば徐々にインダクタンス値すなわち位相調整量を変化させることができる。これにより、所望の位相調整量を容易に設定できる位相調整回路を構成することができ、ひいては、所望の発振周波数で安定して発振する発振器を容易に構成することができる。

本発明の実施形態に係る位相調整回路およびこれを備えた発振器について図を参照して説明する。なお、本実施形態では、発振器として周波数可変ＳＡＷ発振器を例に説明する。
図１は本実施形態に係る周波数可変ＳＡＷ発振器の等価回路図である。
図１に示すように、ＳＡＷ共振子ＳＡＷＲの一方端は発振周波数付近の周波数で負性抵抗を示すＮＰＮ型トランジスタ（以下、単にトランジスタと称す）Ｔｒのベースに接続され、このトランジスタＴｒのエミッタはコンデンサＣ₃を介して出力端子ＲＦｏｕｔに接続されている。また、トランジスタＴｒのエミッタは抵抗器Ｒ₃とコンデンサＣ₂とをそれぞれ介して接地されており、トランジスタＴｒのエミッタとベースとの間にはコンデンサＣ₁が接続されている。トランジスタＴｒのベースは抵抗器Ｒ₁を介して駆動電圧信号入力端子Ｖｃｃに接続されるととも、抵抗器Ｒ₂を介して接地されている。トランジスタＴｒのコレクタは駆動電圧信号入力端子Ｖｃｃに接続されており、この駆動電圧信号入力端子ＶｃｃはコンデンサＣ₄により高周波的に接地されている。

一方、ＳＡＷ共振子ＳＡＷＲの他方の端子は位相調整回路１のインダクタＬに接続されている。インダクタＬはバラクタダイオードＶＤのカソードに接続され、バラクタダイオードＶＤのアノードは接地されている。また、インダクタＬとバラクタダイオードＶＤとの接続点はコンデンサＣ₀を介して接地されるとともに、抵抗器Ｒ₀を介して制御電圧信号入力端子Ｖｃｏｎｔに接続されている。

このような構成とすることで、負性抵抗トランジスタＴｒを用い、制御電圧信号に応じて発振周波数が変化する周波数可変コルピッツ型発振器が構成される。なお、これらの構成素子および端子は、ベース基板に実装されるかまたは電極形成されている。

このようなコルピッツ型発振器では、発振周波数が負性抵抗トランジスタＴｒを含む発振ループに接続される素子の定数により設定され、本実施形態に示すＳＡＷ発振器では、バラクタダイオードＶＤ、位相調整回路１のインダクタＬ、およびＳＡＷ共振子ＳＡＷＲの直列回路において、バラクタダイオードＶＤに印加する電圧、すなわち制御電圧信号を変化させてバラクタダイオードＶＤのキャパシタンスを調整することにより設定される。この際、位相調整回路１のインダクタＬをＳＡＷ共振子ＳＡＷＲに直列接続させることで、発振周波数が調整されるとともに、発振周波数の可変範囲が調整される。また、このインダクタＬを用いることで、位相が調整されて発振周波数のバラツキが抑制される。

次に、前述の位相調整回路１の構造について図２、図３を参照して説明する。
図２は図１に示したＳＡＷ発振器に用いる本実施形態の位相調整回路１の概略構成を示す斜視図である。
図３（ａ）は図２に示した位相調整回路１の平面図である。また、図３（ｂ）〜（ｄ）は位相調整回路１の他の構成を示す平面図である。

図２および図３（ａ）に示すように、位相調整回路１は、ベース基板１０の表面にミアンダ状に形成された回路電極からなるインダクタと、このインダクタの回路電極に実装された０Ω抵抗器４とから構成される。そして、この位相調整回路１の両端の電極は記載を省略したＳＡＷ共振子ＳＡＷＲとバラクタダイオードＶＤとにそれぞれ接続されている。ここで、０Ω抵抗器４が本発明の「導通用素子」に相当する。

ミアンダ形状のインダクタはほぼ等間隔で配列形成された５本の平行線路部２ａ〜２ｅと、平行線路部２ａ，２ｂ間を接続する接続部３ａ、平行線路部２ｂ，２ｃ間を接続する接続部３ｂ、平行線路部２ｃ，２ｄ間を接続する接続部３ｃ、平行線路部２ｄ，２ｅ間を接続する接続部３ｄとからなり、バラクタダイオードＶＤ側の端部から順に平行線路部２ａ、接続部３ａ、平行線路部２ｂ、接続部３ｂ、平行線路部２ｃ、接続部３ｃ、平行線路部２ｄ、接続部３ｄ、平行線路部２ｅで、ＳＡＷ共振子ＳＡＷＲ側の端部に接続する構造を為している。また、各平行線路部２ａ〜２ｅは、その延びる方向（配列方向に垂直な方向）の長さが配列方向に沿って順に短くなるように形成されている。なお、平行線路部２ｅは平行線路部２ｄより長くみえるが、それは引き出し線路が平行線路部２ｅに連続して形成されているためであり、順に短くなるという表現に矛盾するものではない。

０Ω抵抗器４は端子間方向（長手方向）がインダクタの平行線路部の配列方向に略平行となるよう配置され、０Ω抵抗器４の両端子は、１本の平行線路部２ｂを跨いでそれぞれ平行線路部２ａと平行線路部２ｃとに実装されている。このような構成とすることで、インダクタの平行線路部２ａ，２ｃの一部と、平行線路部２ｂ、接続部３ａ，３ｂの全部がインダクタの構成要素として実質的に機能せず、０Ω抵抗器４を実装しない状態（図３（ｃ）に示す状態）よりも線路長が短くなり、インダクタンス値が小さくなる。この際、０Ω抵抗器４により短絡された部分の線路、すなわち、平行線路部２ａ，２ｃの一部と、平行線路部２ｂ、接続部３ａ，３ｂの全部とはオープンスタブとしては機能しないので、伝送信号に対してほとんど作用を及ぼさず、ＳＡＷ発振器に悪影響を与えない。

次に、図３（ｂ）に示す状態について説明する。

図３（ｂ）に示す状態では、０Ω抵抗器４は平行線路部２ｄを跨いで平行線路部２ｃ，２ｅに実装されている。この状態では、インダクタの平行線路部２ｃ，２ｅの一部と、平行線路部２ｄ、接続部３ｃ，３ｄの全部がインダクタの構成要素として実質的に機能せず、０Ω抵抗器４を実装しない状態（図３（ｃ）に示す状態）よりも線路長が短くなり、インダクタンス値が小さくなる。さらには、平行線路部２ｄは平行線路部２ｂよりも短く、平行線路部２ｃ，２ｅは平行線路部２ａ，２ｃと比較してそれぞれ短いので、０Ω抵抗器４により短絡できる線路長が図３（ａ）の状態に対して図３（ｂ）に示す状態の方が短くなる。換言すれば、図３（ａ）の状態に対して図３（ｂ）に示す状態の方がインダクタの線路長が長くなる。これにより、同じように１本の平行線路部を跨いで０Ω抵抗器４を実装しているにもかかわらず、図３（ｂ）に示す状態のインダクタンス値は、図３（ａ）に示す状態のインダクタンス値よりも大きくなる。

次に、図３（ｄ）に示す状態について説明する。

図３（ｄ）に示す状態では、０Ω抵抗器４ａは平行線路部２ｂを跨いで平行線路部２ａ，２ｃに実装されており、０Ω抵抗器４ｂは平行線路部２ｄを跨いで平行線路部２ｃ，２ｅに実装されている。この状態では、インダクタの平行線路部２ａ，２ｃ，２ｅの一部と、平行線路部２ｂ，２ｄ、接続部３ａ〜３ｄの全部とがインダクタの構成要素として実質的に機能せず、０Ω抵抗器４ａ，４ｂを実装しない状態（図３（ｃ）に示す状態）よりも線路長が短くなり、インダクタンス値が小さくなる。この状態では、位相調整回路１のインダクタは平行線路部２ａ，２ｅの一部と平行線路部２ｃの０Ω抵抗器４ａ，４ｂ間のみで形成されるので、図３（ｄ）に示す状態のインダクタンス値は、図３（ａ）、（ｂ）に示す状態のインダクタンス値よりもさらに小さくなる。

ここで、０Ω抵抗器を実装した状態および実装しない状態でのインダクタンス値についてのシミュレーション結果について説明する。

図４（ａ）はシミュレーション条件を示す寸法図であり、（ｂ）はこのシミュレーションにより得られるインダクタンス値の周波数特性を示す図である。

このシミュレーションは、図４（ａ）に示す平面図の寸法で形成されたベース基板を用いて、０Ω抵抗器を実装した状態と実装していない状態とについて行った。
具体的には、シミュレーションに用いたベース基板の基板材質はＦＲ４であり、外形寸法は６．０ｍｍ×２．５ｍｍであり、基板厚みは１．０ｍｍである。インダクタを形成する電極パターンの幅は０．２ｍｍであり、電極パターンの厚みは０．０５ｍｍである。また、Ｐｏｒｔ１に接続する平行線路部２ａの線路長は２．０ｍｍであり、接地電位ＧＮＤに接続する平行線路部２ｅの線路長は１．５ｍｍであり、Ｐｏｒｔ１に接続する側から順に各平行線路部２ｂ、２ｃ、２ｄの線路長は、１．５ｍｍ、１．０ｍｍ、０．５ｍｍである。さらに、平行線路部２ａ〜２ｅの線路間幅は０．２ｍｍである。そして、０Ω抵抗器が、（１）使用されていない場合と、（２）平行線路部２ｃ，２ｅに接続する場合と、（３）平行線路部２ａ，２ｃに接続する場合とについて、シミュレーションを行った。

また、シミュレーションは前記条件下で、３次元電磁界シミュレータを用いて１００ＭＨｚから１ＧＨｚまで１００ＭＨｚ毎に各パターンのＳパラメータ（反射係数）を演算し、インピーダンス（Ｚパラメータ）に変換した後、インダクタンス値を算出した。このシミュレーション結果を表１〜表３に示し、表１が前記（１）の状態を、表２が前記（２）の状態を、表３が前記（３）の状態を示す。また、これらから得られたインダクタンス値の周波数特性を図４（ｂ）に示す。

表１〜表３および図４（ｂ）に示すように、０Ω抵抗器を実装することにより位相調整回路のインダクタのインダクタンス値が変化する。具体的には、（１）の状態ではインダクタンス値が約０．１９６ｎＨであるのに対し、（２）の状態ではインダクタンス値が約０．１５２ｎＨとなり、（３）の状態ではインダクタンス値が約０．１３９ｎＨとなる。すなわち、１０％〜２０％程度インダクタンス値を変化させることができる。

このように０Ω抵抗器を実装したり、実装する平行線路部を変更することにより、位相調整回路１のインダクタ（図１のインダクタＬ）のインダクタンス値を変更することができる。例えば、図３（ａ）〜（ｄ）の場合であれば、図３（ｃ）、図３（ｂ）、図３（ａ）、図３（ｄ）の順にインダクタンス値が小さくなる。これにより、位相調整回路１のインダクタンス値が変化し、位相遅延量を調整することができる。すなわち、ＳＡＷ共振子ＳＡＷＲの電気特性に応じて位相遅延量を調整し、ＳＡＷ発振器を安定して発振させることができる。

なお、０Ω抵抗器は、ベース基板１０に形成されたインダクタに対して、ＳＡＷ共振子ＳＡＷＲの特性に応じて予め計算したインダクタンス値になるように実装してもよく、ＳＡＷ発振器として完成した時点で、発振器の発振周波数および周波数可変範囲を観測しながら実装してもよい。これにより、所望の発振特性（発振周波数および周波数可変範囲等）となるＳＡＷ発振器を容易に調整することができる。

また、０Ω抵抗器は、実装される平行線路部が同じで有れば、その実装位置が平行線路部の伸びる方向に関してはどの位置であってもよい。これは、１本の平行線路部を跨いで０Ω抵抗器を実装して線路長を短絡させることで、実装位置に関係なく短絡される線路長が殆ど変化しないからである。このため、０Ω抵抗器の実装位置が厳しく制限されず、容易に０Ω抵抗器を実装することができる。これにより、容易に位相調整回路のインダクタのインダクタンス値を調整することができ、ひいてはＳＡＷ発振器の発振特性を容易に調整することができる。

また、０Ω抵抗器をミアンダ形状のインダクタ上に実装することで、位相調整回路の占有面積が拡大されない。これにより、小型の位相調整回路およびＳＡＷ発振器を構成することができる。

ところで、前述の説明では、位相調整回路のインダクタの線路長を０Ω抵抗器を実装することにより変化させたが、インダクタンス値の小さいチップインダクタや、キャパシタンス値の大きいチップコンデンサのような信号に対するインピーダンスの小さい部品（素子）を用いてもよい。

さらに、前述の説明では、平行線路部が５本のインダクタを例に説明したが、少なくとも３本の平行線路部が備えられていればよい。例えば、図５に示すように平行線路部が４本であるインダクタでもよく、少なくとも３本の平行線路部を備えるインダクタであれば、前述の構成を適用することができる。

図５は平行線路部が４本のインダクタを備える位相調整回路１’の平面図であり、（ａ）は平面線路部２ａ，２ｃに０Ω抵抗器４が実装された状態、（ｂ）は平行線路部２ｂ，２ｄに０Ω抵抗器４が実装された状態、（ｃ）は０Ω抵抗器が実装されていない状態を示す。このような場合では、図５（ｃ）、図５（ｂ）、図５（ａ）の順にインダクタの線路長が短くなり、インダクタンス値が小さくなる。

なお、上記の各実施形態においては、０Ω抵抗器が１本の平行線路部を跨ぐ構成について示したが、０Ω抵抗器で跨ぐ平行線路部の本数は１本に限られるものではなく、奇数本であれば１本の場合と同様の作用効果を奏するものである。

また、前述の説明では、バラクタダイオードＶＤ側からＳＡＷ共振子ＳＡＷＲ側にかけて平行線路部の長さを短くしたが、逆にバラクタダイオードＶＤ側からＳＡＷ共振子ＳＡＷＲ側にかけて平行線路部の長さを長くしてもよい。

また、前述の説明では、１ポート入力のＳＡＷ共振子を用いたＳＡＷ発振器について説明したが、２ポート入力の遅延線型ＳＡＷ共振子を用いたＳＡＷ発振器についても、前述の位相調整回路の構成を適用することができ、前述と同様の効果を奏することができる。

本発明の実施形態に係るＳＡＷ発振器の等価回路図図１に示したＳＡＷ発振器に用いる位相調整回路の概略構成を示す斜視図本発明の位相調整回路の平面図シミュレーション条件を示す寸法図、およびインダクタンス値の周波数特性（シミュレーション結果）を示す図平行線路部が４本のインダクタを備える位相調整回路の平面図従来例（特許文献１に記載）の位相調整回路の概略構成を示す斜視図

符号の説明

１，１’，１００−位相調整回路
２ａ〜２ｅ−インダクタの平行線路部
３ａ〜３ｄ−インダクタの接続部
４，４ａ，４ｂ，１３−０Ω抵抗器
１０−ベース基板
１１−線路電極
１２ａ，１２ｂ−先端開放線路

Claims

インダクタを含み、該インダクタのインダクタンスにより信号の位相を調整する位相調整回路において、
前記インダクタは、少なくとも３本の平行線路部と該少なくとも３本の平行線路部の端部を順次接続する複数の接続部とからなり前記平行線路部の長さがそれぞれに異なるミアンダ形状に形成され、
前記インダクタの少なくとも３本の平行線路部の内、奇数本の平行線路部を挟む両側の平行線路部同士を、該平行線路部の配列方向で導通する導通用素子を備えたことを特徴とする位相調整回路。
前記インダクタの少なくとも３本の平行線路部は、延びる方向の長さが前記平行線路部の配列方向に沿って順に短くなる請求項１に記載の位相調整回路。
請求項１または請求項２に記載の位相調整回路を備え、
該位相調整回路を発振ループ内で共振素子に直列接続したことを特徴とする発振器。
前記共振素子がＳＡＷ共振子である請求項３に記載の発振器。