JP4021144B2 - 超線形積分器を用いたｆｓｋ復調器 - Google Patents

Description

【０００１】
発明の背景
本発明は、一般的にはプロセス制御装置の技術分野に関する。特に、プロセス制御装置内でシリアル通信に有用なシステムと方法に関する。
【０００２】
プロセス制御装置における送信機(transmitters)は、２線回路または制御ループを経てコントローラと通信する。送信機は、２線制御ループを経てコントローラからコマンドを受信し、感知された物理的なパラメータを代表する出力信号をコントローラへ送り返す。送信機は、マイクロプロセッサのような多数の装置、メモリ装置、アナログ−ディジタル変換器、ディジタル−アナログ変換器、ディジタル信号プロセッサ（ＤＳＰ）、センサー、および他の周辺装置を含む。送信機の内部にある種々の装置間の通信は、クロック線と多数のデータ線を含むデータバス上で行われる。電流消費と複雑さに関する理由で、種々の装置間の通信に必要とされる多数のデータバス線を最小にするのが重要である。
【０００３】
多くのプロセス制御装置において、プロセス制御装置のセンサーは、安全性の目的のために、プロセス制御装置内にある測定回路または他の装置から電気的に分離されなければならない。分離障壁が、送信機内の残余の回路からセンサーを電気的に分離するために使用される。センサーは電力を受け、障壁(barrier) を通過して測定回路と通信する。障壁は、プロセス制御装置のループ上に時々存在する有害な電気放電が測定回路に入るのを防止し、他方では該分離障壁は、センサー、通信のための他の装置、クロック情報、および電力間の電気的接続数を削減する。分離障壁を越えてデータを伝送するのに使用される既知のシリアル通信は、不所望の高いレベルの電力消費と複雑な回路を必要とした。
【０００４】
本発明の要約
符号化された信号を復号する方法と装置が開示されている。符号化された信号の第１のビットは、第１の積分信号を提供するために、超線形積分器に受信され積分される。第１の基準信号は、もし前のビットが第１の値を持つなら、前の積分信号に１より大きい値を乗算し、もし前のビットが第２の値を持つなら、前の積分信号に１より小さい値を乗算することにより、符号化された信号の前のビットと関連付けられた前の積分信号の関数として提供される。第１の積分信号は、第１の基準信号と比較され、出力信号の第１のビットは該比較に基づいて提供される。該出力信号の第１のビットは、符号化された信号の第１のビットに相当する情報を示す。
【０００５】
本発明の方法と装置は、特にプロセス制御装置中の障壁を経てシリアルに通信するのに、特に適している。プロセス制御装置のための筐体は第１の区画、第２の区画、および該第１と第２の区画の間の電気的障壁を有している。第１の区画中の符号化回路は、障壁を経て通信するために、信号中のデータを符号化するための障壁に結合されている。第１の周期をもつ信号のサイクルは、第１のデータ状態を表し、一方、第２の周期をもつ信号のサイクルは、第２のデータ状態を表す。第２の区画中の復号回路は、該障壁に結合され、変化する周期をもつ信号を受信し復号する。ある好ましい実施例では、符号化された信号は、障壁による電力消費を低減し、伝送される信号の質を改善するために、５０％デューティサイクルをもつ。本発明の復号回路は、周波数変調された信号、またはパルス幅変調された信号を復号するのに用いられることができる。
【０００６】
図面の簡単な説明
図１は、本発明の通信技術と回路を使用するプロセス制御送信機の１タイプの簡略化されたブロック図である。
図２は、本発明による、シリアル通信のための符号化システムを説明するタイミング図である。
図３は、図２に示された方法で符号化されたシリアルデータストリームを復号するのに使用する復号化回路の回路図である。
図４は、図３の回路のための、また本発明によるシリアル通信の好ましい方法のためのタイミング図である。
図５は、図３の電流発生器のための詳細な回路図である。
図６は、さらに、本発明による、図３と５に示される回路の動作の説明図である。
図７は、シリアルデータストリームを符号化する時に使用する符号化回路の図である。
【０００７】
好ましい実施形態の詳細な説明
図１は、送信機間の種々の装置あるいは送信機と結合される種々の装置間で通信するために本発明のシリアル通信技術を使用する送信機１０の簡略化されたブロック図である。図示されているように、送信機１０は筐体１１、測定回路１６およびセンサー回路１８を含む。測定回路１６は筐体１１の隔室１７の中に配置されている。センサー回路１８は、筐体１１の隔室１９の中に配置されている。センサー回路１８の部分は、また、筐体１１の外部に置かれてもよい。
【０００８】
測定回路１６は、接続端子１４を経て２線ループ１２に結合し、ループ１２に情報を送ったり受けたりするのに使用される。ループ１２は、電力源１５と抵抗１３としてモデル化されている制御室に結合している。測定回路１６および／またはセンサー回路１８は、二つのタイプの並列ノード、すなわち典型的にはマイクロプロセッサであるマスタノード、または典型的にはメモリのような周辺装置であるスレーブノードを含むことができる。測定回路１６またはセンサー回路１８内に含ませることのできる周辺装置の他の例としては、ループ１２を通って流れる電流から送信機用の電力を抜き出す装置、モデム、通信機関、Ｉ／Ｏ装置、信号処理装置、表示装置、アナログ−ディジタル変換器、ディジタル−アナログ変換器、温度センサー、流量センサー、ｐＨセンサー、レベルセンサー、圧力センサー、微分圧力センサー等がある。
【０００９】
上述したように、一実施形態では、測定回路１６とセンサー回路１８は、送信機１０内の分離された隔室１７と１９内に配置され、またアイソレータ２０と２５により電気的に分離されている。該アイソレータは、センサー回路１８と測定回路１６からの処理とを電気的に分離するのに必要とされる、従来から既知の、トランス、光学障壁、あるいは他の分離障壁であってもよい。アイソレータはまたセンサー回路１８で感知されたパラメータの測定の際に、接地ループノイズを低減することができる。伝送ライン２２と２４は、センサー回路１８と測定回路１６間でアイソレータ２０を介して通信するのを容易にするために、測定回路１６とセンサー回路１８をアイソレータ２０に結合する。示された実施形態において、ライン２２と２４は、情報が、測定回路１６からアイソレータ２０を通ってセンサー回路１８にシリアルに伝送されなければならない１本のデータ線を表している。同様に、情報は、センサー回路１８から、アイソレータ２５を通って測定回路１６にシリアルに伝送される。
【００１０】
図示されているように、測定回路１６は、周波数変調器または符号化回路３０、復調回路３１、マイクロプロセッサ３２、ディジタル信号処理回路３３および入力／出力（Ｉ／Ｏ）回路３４を含んでいる。Ｉ／Ｏ回路３４は、ループ１２を経てデータと命令を受信するため、該ループを経てデータを送信するため、および該ループから送信機１０への電力を調整するために、マイクロプロセッサ３２とループ１２とに結合されている。マイクロプロセッサ３２は、信号とデータを送信機１０の種々の装置から受信したり、該種々の装置へ送信したり、処理したりするために、Ｉ／Ｏ回路３４に結合され、変調器３０に結合され、またＤＳＰ回路３３を経て復調器３１に結合されている。一般的に、マイクロプロセッサ３２は、送信機１０の動作を制御するために使用される。変調器３０は、伝送線２４、アイソレータ２０および伝送線２２を経てセンサー回路１８に伝送される信号を周波数変調する。復調器３１は、伝送線２７、アイソレータ２５および伝送線２９を経てセンサー回路１８から送信されてきた変調信号を受信する。
【００１１】
センサー回路１８は、制御レジスタ２１、変調器または符号化回路２３、センサー２６、信号変換回路２８、および復調器１００を含む。センサー２６は、処理変数を感知し、信号変換回路２８へ出力を提供する。回路２８は、シグマ−デルタ変調器、完全Ａ／Ｄ変換器、または他の同等の信号変換回路を含むことができる。変調器２３は、変調器３０のようなタイプのものでよく、伝送線２７、アイソレータ２５および伝送線２９を経て測定回路１６へ伝送される信号に関する処理変数を周波数変調する。しかし、他の変調技術が信号をアイソレータ２５を経て送信するのに使用され得る。
【００１２】
復調器１００は、本発明に従って、変調器３０から分離障壁を経て伝送される周波数変調信号を復調する。アイソレータ２０を経て伝送される信号は、符号化された信号を運び、センサー回路１８の動作のために使用するクロック信号を作成するのに使用される。復調された信号は、センサー１８内の他の回路、例えば制御レジスタ２１に提供され、センサー回路１８内の種々の装置を制御するために使用される。制御レジスタ２１はテスト機能、フィルタ機能、および同様の機能を制御する。他の実施形態では、測定回路１６とセンサー回路１８は図１に示されているもの以外のものを含むことができるが、ある実施形態では、変調器２３、３０および復調器３１、１００は、測定回路１６とセンサー回路１８との間の情報を伝送または通過させるのに使用される。
【００１３】
送信機１０は、電圧源１５と抵抗１３で電気的にモデル化して表され、全電力を送信機１０に提供するコントローラに接続されている。好ましい実施形態では、センサー回路１８は、また、電力を該センサー回路１８に提供するために、アイソレータ２０を経て伝送される信号を整流する整流回路を含む。しかし、センサー回路１８と測定回路１６は、マグメータ(magmeter)のような、外部電源から電力を印加される電力線であってもよい。
【００１４】
（送信機１０、電源１５および抵抗１３で形成されている）プロセス制御ループ中の電流は、典型的には、送信機１０中のセンサー２６により感知されるプロセス変数、または送信機１０からの制御信号を表している。電流は、ＩＳＡ ４−２０ｍＡ標準に従い、４ｍＡから２０ｍＡの間の範囲にある。したがって、送信機１０は、４ｍＡより小さい所で動作しなければならない。送信機１０は、また、ＨＡＲＴプロトコルにおけるように、４−２０ｍＡでディジタル的に通信するように構成されることができる。または、フィールドバス(Fieldbus)において、十分にディジタル通信するように構成されることができる。
【００１５】
本発明は、図１に示されている、アイソレータ２０および２５のような分離回路(isolation circuits)を介して、シリアル通信を提供する方法と装置を含む。説明を分かりやすくするために、アイソレータ２０を経て伝送された信号の符号化と復号化のみを説明する。しかし、同じ技術と特徴が、アイソレータ２５を経て、信号を符号化および復号化するのに、同様に使用されることができる。本発明の好ましい実施形態によると、シリアルデータストリームは、周波数または周期変調技術を用いる変調器３０により符号化される。論理“０”（第１のデータ状態）は、第１の周期Ｔ ₀ をもつ信号の１サイクルとして伝送され、論理“１”（第２のデータ状態）は、第１の周期とは異なる第２の周期Ｔ ₁ を信号の１サイクルとして伝送される。このように符号化されたシリアルデータストリームは、図２に示されている。符号化および復号化回路の複雑さを低減するために、Ｔ ₁ ＝２Ｔ ₀ にするのが便利であるが、必ずしもそうする必要はない。１つの好ましい実施形態によれば、高い正確さを示す動作モードでは、Ｔ ₁ は約１．１０μｓ（Ｆ ₁ ＝約９００ｋＨｚ）に置かれ、一方Ｔ ₀ は約０．５５μｓ（Ｆ ₀ ＝約１．８ＭＨｚ）に置かれる。この実施形態では、より低い電力動作モードでは、Ｆ ₁ は約４６０．５ｋＨｚに置かれ、一方Ｆ ₀ は約９２１ｋＨｚに置かれる。
【００１６】
図２に示されているような符号化されたデータストリームは、本発明に従って、分離障壁２０を経て伝送される。そして、実質的に復調回路１００により復調される。種々のデータ状態を表すために、信号のデューティサイクルのみを変化させる（パルス幅変調）のとは反対であるところの、信号の周期を変化させることによって、分離障壁を越えるデータの通信エラーは低減される。パルス幅変調は、トランス型分離障壁の場合には、トランスのコアを飽和させることができる。もし、トランスのコアが飽和すると、トランスは熱を発生し、電力はコア中で損失される。電子装置の周囲での不必要な熱の発生は、素子の故障、素子の寿命の低減、および素子の電気的性能の劣化を導くので、望ましくない。また、浪費された電力は、特に電力がループから供給されるプロセス制御装置には、全く望ましくない。さらに、トランスの飽和されたコアは、信号を歪ませ、通信エラーに導く。
【００１７】
本発明の好ましい実施形態では、符号化された信号は、信号の個々の周期とは無関係に、約５０パ−セントのデューティサイクルである。このように、本発明の符号化された信号は、パルス幅変調技術におけるより、より簡単に生成することができる。さらに、５０パ−セントのデューティサイクルの信号は、パルス幅変調符号化信号に比べて、より一定な電力消費を提供する。さらに、また、５０パ−セントのデューティサイクルの信号の対称性は、信号と結合される共振を低減し、また隣接する要素との干渉を低減する。
【００１８】
図２は、符号化された信号の８個の連続するサイクル５０，５２，５４，５６，５８，６０，６２，および６４を示している。各サイクルは、装置間で通信するために、多くの可能なデータ状態の一つを表している。各サイクルの間に、立上がりエッジ（変化点）６８と、立ち下がりエッジ（変化点）７０は、信号が、サイクル間の信号の周期とは無関係に、約５０パ−セントのデューティサイクルを持つように、好ましくは時間区分されている。図示されているように、サイクル５０，５２，５４，６０および６４は周期Ｔ ₀ （周波数Ｆ ₀ ）を持つ。信号のサイクル５６，５８および６２は、周期Ｔ ₁ （周波数Ｆ ₁ ）を持つ。そのため、本発明の２データ状態表記では、図２のデータストリームは、信号列０００１１０１０を表すであろう。
【００１９】
図２の周期符号化データを復調する一つの回路が、図３に示されているが、他の回路も可能である。図２の周期符号化データを符号化する回路は、図７に示されている。図３に示されているシリアルデータ復号回路１００を用いることによって、図２の技術を用いて符号化され、分離トランスまたは他の障壁を越えて伝送された一個のデータストリームが復号される。また、復号回路１００はパルス幅符号化データストリームを復号するのに使用されることができる。このように、図３に示された回路は、分離障壁を越えて伝送されたデータを復号するために、測定回路１６および／またはセンサー回路１８中で使用されるのに適合している。さらに、本発明の方法と装置は、改善されたシリアルデータ通信を、特定のデータバスまたは他のデータ線上で行うのを容易にするために使用されることができる。
【００２０】
復号回路１００は、電流発生器１０２、基準電流発生器１０４、エッジトリガ比較器１０６、および出力回路１０８を含んでいる。電流発生器１０２は、スイッチＳ ₁ 、コンデンサＣ ₁ 、電流源Ｉ _c 、相互コンダクタンス増幅器１１０、およびトラック／ホールド(track/hold)回路１１８を含んでいる。相互コンダクタンス増幅器１１０の入力１１２は、電圧源Ｖ _DD に結合される。コンデンサＣ ₁ とスイッチＳ ₁ は増幅器１１０の入力１１２と１１４を経て並列に結合されている。電流源Ｉ _c は増幅器１１０の入力と電圧源Ｖ _ss との間に結合されている。増幅器１１０の出力１１６は、電流Ｉ _gm をトラック／ホールド回路１１８に、その入力として提供する。トラック／ホールド回路１１８は、その出力１２０と１２２に、Ｉ _gm を遅延した電流Ｉ _s (t)を提供する。
【００２１】
スイッチＳ ₁ は入力符号化データ信号ＣＫを用いて制御される。ＣＫ信号デューティサイクルの高い（ハイ）電圧部分の間、スイッチＳ ₁ は開く。スイッチＳ ₁ 、コンデンサＣ ₁ 、電流源Ｉ _c 、および相互コンダクタンス増幅器１１０は、超線形積分回路を形成する。用語“超線形”は、時間の関数としての積分回路の出力がｙ＝ｍｔ ^x （ここに、ｘは１以上の値、ｍは一定値）で表されることを意味している。スイッチＳ ₁ を制御する入力信号ＣＫの周期または周波数に依存して、増幅器１１０の出力１１６での出力電流Ｉ _gm は、２つの周期または周波数に依存する最終値の一つ、つまり符号化された２データ状態の一つに相当する最終値をもつであろう。しかし、他の実施形態では、回路は、３以上の可能なデータ状態に相当する３以上の出力状態を提供するのに適するようにすることができる。
【００２２】
トラック／ホールド回路１１８は、ＣＫ信号デューティサイクルの低い（ロウ）電圧部分の間電流Ｉ _gm を維持する。このため、トラック／ホールド回路１１８の出力電流Ｉ _s (t)は、ＣＫ信号の低い（ロウ）電圧部分の間、実質的にＩ _gm と同一の値に維持される。トラック／ホールド回路１１８は、入力電流が変化した後でさえ、出力電流を維持するタイプのスイッチドカレントミラーを用いて構成される。また、電圧型サンプルホールド（Ｓ／Ｈ）回路が用いられることができる。トラック／ホールド回路１１８からの出力電流Ｉ s(t)は、比較器１０６の入力１２０に供給され、また基準電流発生器１０４の入力１２２に供給される。このように、電流Ｉ s(t)は、トラック／ホールド回路１１８の２個の出力端から出力されるように、ミラーとなっている。電流発生器１０２の動作は、図５および６を参照してさらに詳細に説明される。しかし、理解を容易にするために、一つの出力電流Ｉ s(t)の発生のみが図５と６に示されている。
【００２３】
基準電流源１０４は、電流Ｉ _s (t)と比較するために、エッジトリガ比較器１０６に供給される基準電流Ｉ _REF を発生する。電流Ｉ _c が丁度よく調節されると、基準電流源１０４は与えられた一組の符号化入力信号周波数に対して実質的に一定の基準電流を発生し、もしＩ _s (t)がプロセスまたは温度のために少し変化するなら、自動的に基準電流を丁度よい値に調節する。基準電流源１０４は、電流遅延セル１２４、スイッチＳ ₂ 、乗算回路１２８、および乗算回路１２９を含む。電流遅延セル１２４は、入力電流Ｉ _s (t)を受け取り、時間τの周期の間該入力電流を維持し、該時間τの経過後に実質的に同じ電流をＩ _s ( ｔ−τ ) として提供するスイッチドカレントミラーまたは他の周知の回路を用いることができる。このように、電流遅延セル１２４は、入力符号化データ信号ＣＫの前のサイクルから電流Ｉ _s (t)にほぼ等しい電流を、その出力１２６に提供する。一般的に、τは、復調器１００によって受け取られた連続するデータ状態に依存する二つの値のうちの一つを持つであろう。一つ前と現在の電流ビットの各々が論理“０”のデータ状態を表す時、τは、Ｔ ₀ にほぼ等しくなるであろう。一つ前と現在の電流ビットの各々が論理“１”のデータ状態を表す時、τは、Ｔ ₁ にほぼ等しくなるであろう。一つ前と現在の電流ビットが論理“１”のデータ状態から論理“０”の状態への遷移を表す時、またはその逆の遷移を表す時、τは、１／２×（Ｔ ₀ ＋Ｔ ₁ ）にほぼ等しくなるであろう。
【００２４】
復調器１００の出力Ｑ(t)に依存して（もっと詳細に以下で説明されるように）、スイッチＳ2 は電流遅延セル１２４の出力１２６を、乗算回路１２８と１２９の一つに結合する。もし乗算回路１２８が選択されたなら電流Ｉ _s ( ｔ−τ )に０．７５を乗算し、一方乗算回路１２９が選択されたなら電流Ｉ _s ( ｔ−τ )に１．５を乗算する。他の乗算要素は、もし９００ＭＨｚおよび１．８ＭＨｚ以外の周波数が動作の高精度モードでデータを符号化するために使用されるなら、用いられることができる。高精度と低電力周波数範囲の間で切替える時に起きるＩ _s (t)中の大きな変化量は、超線形積分器の積分レートを変化させるために電流Ｉ _c を制御することにより防止または調節されることができる。一般に、Ｉ _c は電流Ｉ _s (t)が常にほぼ同一の値になるように制御される。
【００２５】
（周期Ｔ ₀ に相当し、それゆえ論理“０”または第１のデータ状態に相当する）電流発生器１０２から提供される電流Ｉ _s (t)の最小値Ｉ _SMIN は、（周期Ｔ ₁ に相当し、それゆえ論理“１”または第２の状態に相当する）電流Ｉ _s (t)の最大電流値Ｉ _SMAX の約半分に好ましくはセットされる。このため、基準電流発生器１０４の出力１３０における基準電流Ｉ _REF は式１で示されているように、実質的に一定になるであろう。
【００２６】
Ｉ _REF ( 全てのｔに対し）＝１．５×Ｉ _SMIN ＝０．７５×Ｉ _SMAX 式１
比較器１０６はエッジトリガされるので、出力Ｑ(t)は、比較器が再びラッチするまで、前の符号化ビットに等しいであろう。それゆえ、電流遅延セル１２４はまた前の復号されたビットに相当する電流Ｉ _s ( ｔ−τ )を提供するので、スイッチＳ２は、正確な乗算回路が基準電流Ｉ _REF を提供するために選ばれるように、制御される。復号回路１００の一つの利点は、電流Ｉ _c が、電流発生器１０４が特定の周期に関係なく適した基準電流を提供するように制御され、（そして、それゆえ、Ｉ _SMIN およびＩ _SMAX の値にかかわらず）データストリーム中で論理レベルを表すように選択されることができることである。基準電流Ｉ _REF は、乗算器１２８と１２９を適当に選択することによって、温度やプロセスの変化によって引き起こされるＩ _s (t)のわずかな変動の間、維持される。これは、少し変形してまたは変形しないで、復号回路１００が広い範囲の周期の組で符号化された信号を復号するのに使用されることができるという利点を提供する。この適応性は、回路１００を変形することなく便利になるように、Ｉ _c の変形と共に、周期が選択されまたは変更されるようにするのを許可する。回路を変形しないで信号周期を適応させる能力は、時間とコストを節約させる。乗算回路１２８と１２９を使用すると、入力データまたはクロック信号ＣＫに小さな変動が起きた時に、適当な基準電流が発生するのを許可する。
【００２７】
電流比較器１０６はその入力の一つに、電流発生器１０２の出力１２０から電流Ｉ _s (t)を受ける。電流比較器１０６は他方の入力に、基準電流発生器１０４の出力１３０から基準電流Ｉ _REF を受ける。比較器１０６は、電流Ｉ _s (t)が基準電流Ｉ _REF より大きいか小さいかによって、その出力１３２に、高い（ハイ）または低い（ロウ）電圧出力を提供する。このように、比較器出力１３２はスイッチＳ ₁ で受信された符号化信号の特定のビットが符号“１”または“０”を含んでいたかどうかを示す。
【００２８】
比較器１０６の出力１３２における出力電圧信号は、出力回路１０８に提供される。比較器１０６は好ましくは電流比較器であり、復号回路１００の全てまたは一部は、電流モード回路に変えて電圧モード回路を用いて形成することができる。例えば、電流発生器１０２は、電圧発生回路で置き換えることができる。同様に、基準電流発生器１０４は、基準電圧発生回路で置き換えることができる。この場合、比較器１０６は、電圧比較器回路で置き換えられることができる。しかし、電流モード回路のノイズの除去と電力低減の要求のために、図３に示されているような電流モード回路が好ましい。
【００２９】
出力回路１０８は、電流源Ｉ _v 、コンデンサＣ _v 、ＡＮＤゲート１３６、およびラッチ回路１４０を含む。電流源Ｉ _v は、電圧源Ｖ _DD とＡＮＤゲート１３６の入力１３４の間に結合される。ＡＮＤゲート１３６の入力１３４はまた電圧Ｖ _ss を供給するために、コンデンサＣ _v を通って電圧源Ｖ _ss 結合される。比較器１０６の出力１３２は、ＡＮＤゲート１３６の入力１３５に結合される。ＡＮＤゲート１３６の出力信号Ｑ(t)は、ラッチ回路１４０の入力１３８に提供される。ラッチ回路１４０は、１４２に、信号ＣＫに符号化されたデータストリームの状態を表す出力を提供する。電流源Ｉ _v とコンデンサＣ _v は、リセット直後に、または開始時に、低い（ロウ）論理レベル電圧に、ＡＮＤゲート１３６の入力１３４を維持するように動作する。このように、出力Ｑ(t)は、コンデンサＣ _v が十分に充電するまで、動作開始後数サイクルの間Ｌレベルに保持される。これは、ノイズまたは他の電力の立上がりのために誤出力するのを防止する。また、電流源Ｉ _v およびコンデンサＣ _v で形成された遅延回路を用いる代わりに、リセット回路上の電力が、ＡＮＤゲート１３６の入力ノード１３４を駆動するのに用いられることができる。
【００３０】
コンデンサＣ _v が十分に充電された後は、出力Ｑ(t)が比較器１０６の出力状態を反映する。ラッチ回路１４０はＡＮＤゲート出力Ｑ(t)を入力として受け、出力を出力１４２に提供する。ラッチ１４０は、受信された連続するデータストリームＣＫ中の符号化ビットに相当する、個々の復号ビットをラッチし、送信機中の他の回路に伝送するのに使用される。
【００３１】
図４は、出力Ｑ(t)を入力信号ＣＫの関数として示したタイミング図である。図４は符号化されたデータ信号ＣＫの各ビットまたはサイクルに対する、復号されたビット（信号Ｑ(t)）を図示している。出力Ｑ(t)は、受信された符号化ビットの中点（または、立ち下がりエッジ４０２）での符号化信号ＣＫの各ビットに対応する値に変化する。このように、受信された符号化値“０”から受信された符号化値“１”に遷移する間、Ｑ(t)は、受信された符号化値“１”ビットの中点（すなわち、立ち下がりエッジ４０２）で、“０”から“１”へ（立ち上がりエッジ４０４で）遷移する。本発明の好ましい実施例では、Ｑ(t)は受信された符号化信号の相当するビットの立ち下がりエッジで遷移するが、他の数々の変形が可能である。例えば、Ｑ(t)は受信された次の符号化ビットの最初（立ち上がりエッジ４０６）で遷移するように設計することができる。
【００３２】
図５は、電流発生器１０２を詳細に示した回路図である。図５に示されているように、電流発生器１０２は、超線形積分回路５０２と、トラック／ホールド回路１１８に分けられている。積分回路５０２は、スイッチＳ ₁ 、コンデンサＣ ₁ 、電流源Ｉ _c 、および相互コンダクタンス増幅器１１０を含む。図５に示されているように、相互コンダクタンス増幅器１１０は、トランジスタＱ _MN1 とＱ _MN2 と電流源Ｉ _D を含み、差分増幅器として作用する。相互コンダクタンス増幅器１１０は、符号化された入力信号ＣＫのサイクルの周期長に依存する大きさを持つ出力電流Ｉ _gm を提供する超線形積分回路を形成するために、スイッチＳ ₁ 、コンデンサＣ ₁ および電流源Ｉ _c と結合されている。電流源Ｉ ₁ は、トランジスタＱ _MN2 がターンオンを保持するように、低い（ロウ）レベルの電流を供給する。トラック／ホールド回路１１８は、トランジスタＱ _MP1 とＱ _MP2 、コンデンサＣ ₂ 、およびリセットスイッチＳ ₃ を含む。トランジスタＱ _MP1 、Ｑ _MP2 、コンデンサＣ ₂ 、およびスイッチＳ ₃ は、スイチドカレントミラーを構成している。
電流源１０２は、一般的に、次のように機能する。信号ＣＫの各符号化されたサイクルまたはビットの高い（ハイ）電圧部分の間、スイッチＳ ₁ は開かれる。この時間の間、コンデンサＣ ₁ は充電し、電圧Ｖ ₁ は低下する。この結果、電圧源Ｖ _DD に結合されたトランジスタＱ _MN2 の制御ノードのため、トランジスタＱ _MN1 とＱ _MN2 の制御ノード間に電圧差が発生され、電流のより大きな部分がトランジスタＱ _MN2 を通るようにする。ターンオン電流Ｉ1 が電流ＩD に比べて大変小さいから、トランジスタＱ _MN2 を流れる電流はトラック／ホールド回路１１８のトランジスタＱ _MP1 に流れる電流Ｉ _gm の大きさに近くなる。
【００３３】
一般に、スイッチＳ ₃ は、スイッチＳ ₁ が開くときに閉じられ、またその逆が行われる。図示されているように、スイッチＳ ₁ とＳ ₃ の両方は、ＰＭＯＳタイプのスイッチである。しかし、他のタイプのスイッチも、少しの回路変更で使用できる。図示されている実施例では、入力信号ＣＫの高い（ハイ）の電圧部分の間、スイッチＳ ₃ は閉じ、トラック／ホールド回路１１８は、電流ミラーとして動作する。このように、トランジスタＱ _MP2 を通って流れる電流Ｉ _s は近似的に電流Ｉ _gm に等しくなる。信号ＣＫの各サイクルまたはビットの低い（ロウ）電圧部分の間、スイッチＳ ₃ は開き、コンデンサＣ ₂ の充電は、電流Ｉ _gm が変化しても出力電流Ｉ _s が維持されるように、トランジスタＱ _MP2 を導通させ続ける。このように、このスイッチドカレントミラー回路は、次の半サイクルの間、相互コンダクタンスステージ１１０によって発生される電流を維持する。トラック／ホールド回路１１８のために使用されているタイプのスイッチドカレントミラーは、また電流遅延セル１２４として使用されることができる。
【００３４】
図６は、電流発生器１０２からの電流Ｉ _s および入力符号化信号ＣＫ間の対応を示している。図６に示されているように、（“０”ビットに相当する周期Ｔ ₀ を持つ）第１のサイクル６０２の立ち下がりエッジ６０５が符号化された信号ＣＫに受信された後に、電流Ｉ _s は最小の能動電流値Ｉ _SMIN を取る。信号ＣＫの（“１”ビットに相当する周期Ｔ ₁ を持つ）次のサイクル６０４の立上がりエッジ６０６で、Ｉ _s は実質的に０に落ちる。サイクル６０４の立ち下がりエッジ６０７で、電流Ｉ _s は最大値Ｉ _SMAX になる。これは、入力データ信号ＣＫの各ビットまたはサイクルの間続き、電流Ｉ sは値Ｉ _SMIN かまたはＩ _SMAX のどちらかを取る。トラック／ホールド回路１１８は、符号化ビットのサイクルの残余の間、電流値（Ｉ _SMIN かまたはＩ _SMAX いずれか）を維持する。次の符号化ビットの立上がりエッジの後に、スイッチＳ ₃ は電流Ｉ _s を０にリセットするようにする。
【００３５】
図７は、アイソレータ２０を経て伝送するために、本発明により、周波数または周期符号化信号に対して使用される変調器３０の好ましい実施例を示している。変調器３０は、約５０％のデューティサイクルをもつクロック信号ＣＬＯＣＫ、周波数分割器７０２、およびマルチプレクサ７０６を含む。５０％のデューティサイクルをもつクロック信号ＣＬＯＣＫは、例えば、論理０ビットの伝送に相当する周波数Ｆ ₀ を持つことができる。このクロック信号は、周波数分割器７０２の入力７０３と、マルチプレクサ７０６の入力７０８の両方に提供される。分割器７０２による周波数分割の後、５０％のデューティサイクルをもつ信号、すなわちクロック信号ＣＬＯＣＫの周波数の約半分（すなわち、周波数Ｆ ₁ をもつ）は、マルチプレクサ７０６の入力７０４に提供される。マルチプレクサ７０６の制御信号入力７１０を用いると、マルチプレクサ７０６の出力７１２は、各サイクルの間、入力７０４と７０８の適当な一方に接続される。このように、約５０％のデューティサイクルをもつ周波数符号化信号は出力７１２に発生されることができる。
【００３６】
本発明は、従来技術を超えた、数々の利点を提供する。例えば、超線形積分回路の使用は、第１および第２のデータ状態の符号化ビット間の積分信号差分を増大させるようにする。これは、その結果、ノイズに対するより大きな耐性と、伝送エラーが起きる尤度を低減する。また、本発明の好ましい実施例は、一個の積分回路のみを必要とする。本発明の復調器の単一の積分チャネルは、従来の二個の積分チャネル復調器に比べて、複雑さとコストを低減する。さらに、伝送されるデータを符号化するための５０％のデューティサイクル信号の使用は、熱の発生を低減し、飽和された障壁トランスからの歪められた信号によって生ずるデータの損失とエラーを低減する。また、非５０％のデューティサイクル信号の共振から時々生ずる近接要素との干渉を低減する。さらに、５０％のデューティサイクル信号は、復号回路の複雑さを低減し、符号化された信号をたやすく発生させることができるようになる。
【００３７】
本発明の方法と回路は、送信および受信メッセージに対して、順番にデータ信号を符号化および復号化するために、種々のハードウェア、ソフトウェア、およびハードウェアとソフトウェアの結合を用いて実施されることができる。本発明は、特に、プロセス制御送信機、バルブ制御装置、および、本発明の低電流消費のために、プロセス制御の分野の装置に使用するのに適している。ここで使用されるプロセス制御装置という用語は、これらおよび他のプロセス制御装置を意味している。しかし、本発明は、一般に、プリント基板上の装置またはデータ線に結合される装置が互いに通信するのに必要とされる広い種々の応用分野に利用されることができる。
【００３８】
本発明は、論理１と０に、符号化、復号化することに関して主に記述されているが、本発明は、また、２以上のデータ状態が符号化される多状態通信を実施するのにも使用することができる。単一の超線形積分回路および他の復号回路は、ちさな変形をすることによりまたは変形をしないで、パルス幅変調されたまたは周波数変調された信号の一方を復号するのに使用されることができる。復号回路、積分回路、電流発生器回路のような用語は、信号を復号する目的のために、符号化された信号中で遷移を検出するタイプの遷移検出回路に全て使用されることができる。
【００３９】
本発明は、好ましい実施例を参照して説明されたけれど、当業者は、本発明の精神を逸脱しない範囲で変形できることを認識すべきである。
【図面の簡単な説明】
【図１】 本発明の通信技術と回路を使用するプロセス制御送信機の１タイプの簡略化されたブロック図である。
【図３】 図２に示された方法で符号化されたシリアルデータストリームを復号するのに使用する復号化回路の回路図である。
【図４】 図３の回路のための、また本発明によるシリアル通信の好ましい方法のためのタイミング図である。
【図７】 シリアルデータストリームを符号化する時に使用する符号化回路の図である。
【符号の説明】
１２…２線ループ、２０，２５…アイソレータ、２１制御レジスタ、２３，３０…変調器、２６…センサ、２８…信号変換回路、３１，１００…復調器、３２…マイクロプロセッサ、３３…デジタル信号処理回路、３４…入力／出力（Ｉ／Ｏ）回路、１０２…電流発生器、１０４…基準電流発生器、１０６…エッジトリガ比較器、１０８…出力回路、１１０…相互コンダクタンス増幅器、１１８…トラック／ホールド回路、５０２…積分回路

Claims (22)

1. 周波数符号化された信号を、少なくとも二データ状態に復号する復号回路において、
   該回路は、
   半周期の終りにおける積分値を提供するために、信号の半周期の間信号を積分し、時間ｔの関数ｙ＝ｍｔ ^x （ｘは１以上の値）の応答を行う超線形積分器と、
   基準値発生器と、
   前記積分器と基準値発生器に結合され、他の半周期の間積分値を基準値と比較し、データ状態を示す出力を提供する比較器とからなる復号回路。
2. 前記積分器は、時間の関数として指数応答をもつ超線形積分器である請求項１の復号回路。
3. 前記基準値発生器は積分器に結合され、かつスイッチによって選択的に制御される乗算器を含み、該乗算器は前の積分値と関連付けられた前のデータ状態の関数として、前の積分値に１以上または１以下の一方の要素を選択的に乗算することにより基準値を発生する請求項１の復号回路。
4. 前記積分器は、前記積分値を提供する相互コンダクタンス増幅器を含む請求項３の復号回路。
5. さらに、前記相互コンダクタンス増幅器の出力と比較器の間、および相互コンダクタンス増幅器の出力と乗算器の間に結合されたトラック／ホールド装置を含み、該トラック／ホールド装置は積分値を受取り、他の半周期の間該積分値を維持する請求項４の復号回路。
6. さらに、前記トラック／ホールド装置と乗算器の間に結合された電流遅延セルを含み、該電流遅延セルは他の半周期の間積分値を受取りおよび蓄積し、他の半周期の間前の積分値を該乗算器に提供する請求項５の復号回路。
7. 前記積分器、相互コンダクタンス増幅器、トラック／ホールド装置、電流遅延セル、および比較器が、ＭＯＳ装置である請求項６の復号回路。
8. 前記乗算器が前の積分値と関連付けられた前のデータ状態の関数として、前の積分値に、約１．５または約０．７５の要素を選択的に乗算するように、前記スイッチが制御される請求項３の復号回路。
9. 前記積分値は最大の積分値または最小の積分値の一方に等しく、１より大きい要素および１より小さい要素は、最小の積分値と乗算される１より大きい要素が最大の積分値と乗算される１より小さい要素にほぼ等しくなるように選択される請求項３の復号回路。
10. 第１の筐体の中に置かれたセンサー回路、
    第２の筐体の中に置かれ、プロセス制御ループに結合され、該プロセス制御ループを越えてプロセスに関するデータを伝送する測定回路、
    および、分離障壁を含み、前記センサー回路と測定回路の間に符号化された信号を運ぶ伝送ラインであり、第１の周期をもつ１サイクルの符号化された信号が第１のデータビット状態を示し、該第１の周期と異なる第２の周期をもつ１サイクルの符号化された信号が第２のデータビット状態を示す伝送ラインからなるプロセス制御装置であって、
    前記センサー回路はさらに復号回路を含み、該復号回路は、
    第１のサイクルの間符号化された信号の第１の遷移を検知し、初期の検出信号値から第１の方向に変化する検出信号を応答的に発生し、第１のサイクルの間符号化された信号の第１の遷移に続く第１のサイクルの間符号化された信号の第２の遷移を検出し、第２の遷移の検出の際に、検出信号が終期の検出信号値に到達するようにする該遷移検出回路、
    第２の遷移の検出に続く時間に、終期の検出信号値をしきい値と比較する該遷移検出回路に結合された比較回路、
    および、もし終期の検出信号値が前記しきい値より大きいならば第１のタイプの第１データビットを提供し、もし終期の検出信号値が前記しきい値より小さいならば第２のタイプの第１データビットを提供する比較回路に結合された出力回路とを含むプロセス制御装置。
11. 符号化された信号は、第１の周期をもつ５０％デューティサイクルの信号と、第２の周期をもつ５０％デューティサイクルの信号である請求項１０のプロセス制御装置。
12. 第１および第２の周期の一方が、実質的に、第１および第２の周期の他方の２倍である請求項１１のプロセス制御装置。
13. 前記遷移検出回路は入力として前記符号化された信号を受信し、符号化された信号の個々の半サイクルの間符号化された信号を積分し、符号化された信号の個々のサイクルの間符号化された信号の周期を示す積分出力信号を応答として提供する積分回路を含む請求項１１のプロセス制御装置。
14. 前記積分回路が、積分出力信号を関係式ｙ＝ｍｔ ^x （ｘは１以上の値）を用いる時間の関数として積分出力信号を提供する超線形積分回路を含む請求項１３のプロセス制御装置。
15. 前記積分回路は電流信号の形式で積分出力信号を提供し、前記しきい値はしきい電流値であり、前記比較回路は積分出力信号を前記しきい電流値と比較する電流比較回路を含む請求項１３のプロセス制御装置。
16. センサー回路、
    プロセス制御回路に結合され、プロセス制御ループにデータを送受信し、該プロセス制御ループから電力を受ける測定回路、
    該センサー回路と測定回路の間に結合され、センサー回路を測定回路から電気的に分離する障壁(barrier) を含むプロセス制御装置であって、
    該センサー回路と測定回路の一方がさらに前記障壁に結合された符号化回路を含み、該符号化回路は、データを、該障壁を経て伝送される５０％デューティサイクルに符号化し、第１の周期をもつ５０％デューティサイクルのサイクルは第１のデータ状態ビットの伝送を示し、第１の周期とは異なる第２の周期をもつ５０％デューティサイクルのサイクルは第２のデータ状態ビットの伝送を示し、 前記センサー回路と測定回路の他方が前記障壁に結合された復号回路を含み、該復号回路が前記障壁を経て５０％デューティサイクルの信号を受信し、該５０％デューティサイクルの信号からデータを抽出するプロセス制御装置。
17. 前記第１および第２の周期の一方が、実質的に、該第１および第２の周期の他方の２倍である請求項１６のプロセス制御装置。
18. 前記復号回路が、
    入力として５０％デューティサイクルの信号を受信し、該５０％デューティサイクルの信号の個々のサイクルの間該５０％デューティサイクルの信号を積分し、該５０％デューティサイクルの信号の個々のサイクルの間該５０％デューティサイクルの信号の周期を示す積分出力信号を提供する積分回路と、
    基準信号を発生する基準信号発生回路と、
    入力として前記積分出力信号と基準信号を受信し、その応答として比較器出力信号を提供し、前記５０％デューティサイクルの信号と関連付けられた比較器出力信号が５０％デューティサイクル信号のサイクルで表されたデータ状態を示す比較器回路とを含む請求項１６のプロセス制御装置。
19. 前記積分回路は、積分出力信号を、５０％デューティサイクルの信号の超線形関数として提供する超線形積分回路を含む請求項１８のプロセス制御装置。
20. 前記積分回路は、積分出力信号を、電流信号の形式で提供し、前記基準信号発生回路は基準信号を電流信号の形式で発生し、前記比較器回路は電流比較回路を含む請求項１８のプロセス制御装置。
21. 前記障壁はトランスを含む請求項１６のプロセス制御装置。
22. 符号化された信号を復号する方法において、
    該方法は、
    符号化された信号の第１のビットを受信し、
    符号化された信号の第１のビットと関連付けられた第１の積分信号を提供するために、超線形積分器で符号化された信号の第１のビットを積分し、
    もし、前のビットが第１の値をもつなら、第１の積分信号の前の値に１より大きい値を乗算することによって、またもし前のビットが第２の値をもつなら、第１の積分信号の前の値に１より小さい値を乗算することによって、符号化された信号の前のビットと関連付けられた第１の積分信号の前の値の関数として第１の基準信号を提供し、
    第１の積分信号を第１の基準信号と比較し、該比較に基づいて出力信号の第１のビットを提供し、該出力信号の第１のビットが符号化された信号の第１のビットに符号化された情報を示すことを含む方法。

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