SU649135A2 - Система св зи с дельта-модул цией - Google Patents
Система св зи с дельта-модул циейInfo
- Publication number
- SU649135A2 SU649135A2 SU762396814A SU2396814A SU649135A2 SU 649135 A2 SU649135 A2 SU 649135A2 SU 762396814 A SU762396814 A SU 762396814A SU 2396814 A SU2396814 A SU 2396814A SU 649135 A2 SU649135 A2 SU 649135A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- signals
- integrator
- signal
- reference voltage
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
соединен с входом интегратора, второй вход - с первым управл ющим входом вентил , второй управл ющий вход которого соединен с выходом блока анализа.
На фиг. 1 показана структурна схема кодирующего устройства; на фиг. 2 - декодирующее устройство, структурна схема.
Система св зи с дельта-модул цией, содержит в передающем блоке кодирующее устройство 1, на входу которого подключены вычитающа схема 2, последовательно соединенна с двоичным модул тором 3,и управл ема синхронизатором 4, соединенным со вторым входом вычитающей схемы 2 через интегратор 5, и содержаща также в приемном блоке декодирующее устройство б, к входу которого подключен интегратор 7, и синхронизатор 8, управл ющий работой интегратора 7. К выходу интегратора 7 подсоединен фильтр 9 нижних частот, к выходу синхронизатора 4 кодирующего устройства 1 подключены последовательно делитель чаСт тоты 10 и схема стробировани 11, выход которой соединен со входом вычитающей схемы 2 через отключающий и закорачивающий этот вход вентили 12, 13 и с выходом интегратора 5 через закорачивающий этот выход вентиль 14. К выходу синхронизатора 8 декодирующего устройства 6 подключены последовательно делитель частоты 15 и схема стробировани 16, выход которой соединен с выходом интегратора 7 через закорачивающий этот выход вентиль 17. Кодирующее и декодируюц1ее устройства 1 и 6 имеют источники опорного 18, 19 напр жени . Выходы первого источника 18 опорного напр жени подключены к вентил м 12, 14 кодирующего устройства 1, а выход второго источника 19 опорного напр жени - вентилю 17 декодирующего устройства 6. Кроме того, кодирующее устройство имеет последовательно соединенные блок сравнени 20 и рещающий блок 21, а декодирующее устройство - блок анализа 22. Первый и второй входы блока сравнени 20 соединены соответственно с выходами источника 18 опорного напр жени и выходами интегратора 5, а выход рещающего блока 21 соединен со вторыми управл ющими входами вентилей 12, 14. Первый вход блока анализа 22 соединен с входом интегратора 7, второй вход - с первым управл ющим входом вентил 17, второй управл ющий вход которого соединен с выходом блока анализа 22.
Система работает следующим образом.
Исходный сигнал через вентиль 13 поступает на вход вычитающей схемы 2, где формируетс сигнал разности между исходными сигналом и аппроксимирующим сигналом , вырабатываемым интегратором 5. Разностный сигнал поступает в двоичный модул тор 3, где в соответствии со знаком этого сигнала формируетс последовательность посылок дельта-сигнала «+1 и «-1, несущих информацию о приращени х исходного
сигнала в тактовых точках, задаваемых синхронизатором 4. Последовательность посылок «Ч-1 и «-1 поступает в канал св зи.
С выхода делител частоты 10 на вход схемы стробировани 11 подаютс импульсные сигналы, период следовани которых соответствует периодичности процесса коррек-ции ощибок накоплени . Схема стробировани 11 вырабатывает кратковременное управл ющее напр жение, подаваемое одновременно на управл ющие входы вентилей 12, 13 и 14. Вентиль 13 при подаче напр жени на управл ющий вход снимает исходный сигнал со входа вычитающей схемы 2, а вентиль 12 подключает ко входу вычитающей схемы 2 источник опорного напр жени 18. Одновременно через вентиль 14 подключаетс выход источника опорного напр жени 18 к второму входу вычитающей схемы 2. В этот момент времени роль входного сигнала выполн ет эталонное напр жение, подаваемое с выхода источника 18 опорного напр жени . В качестве, эталонного напр жени используетс одно из напр жений, соответствующее минимальному значению исходного сигнала (0°/о шкалы передаваемого сигнала) или его максимальному значению (100% щкалы передаваемого сигнала).
Дл определени величины эталонного напр жени , подаваемого на вход вычитающей схемы 2 в данном цикле коррекции, с помоплью блока 20 сравнени оценивают близость текущего значени аппроксимирующего сигнала на выходе интегратора 5 к каждому из эталонных напр жений. По ре .зультатам сравнени рещающий блок 21 подключает к вторым управл ющи.м входам вентилей 12 и 14 сигналы, обеспечивающие подачу от источника 18 опорного напр жени , наиболее близкого к аппроксимирующему сигналу эталонного напр жени .
При сн тии сигнала схемы стробировани 11 на вход вычитающей схемы 2 через вентиль 13 подаетс исходный сигнал, вентили 12 и 14 разрывают цепи подачи эталонного напр жени , и на вэ1ходе двоичного модул тора 3 в соответствии с механизмом дельта-модул ции формируетс последовательность посылок « + 1 иди «-1, соответствующа скачку напр жени исходного сигнала относительно ближайщего эталонного уровн напр жени и отражающа истинное значение функции сигнала в момент коррекции.
Claims (1)
- В приемном блоке в интеграторе 7 осуществл етс суммирование ступенчатых напр жений , амплитуда которых равна величине стандартного приращени , а пол рность зависит от вида посылок « + 1 или «-1 в приемной последовательности дельта-сигналов . Полученное напр жение подаетс на фильтр 9 нижних частот, с выхода которого снимаетс сигнал, близкий по форме к исходному . Синхронный режим работы передающего и приемного блоков обеспечиваетс синхронизатором 8. Делитель частоты 15 вместе со схемой стробировани 16 вырабатывают управл ющие сигналы, период следовани которых определ етс периодичностью процесса коррекции ощибок. Эти сигналы подаютс на второй вход блока анализа 22 и на первый управл ющий вход вентил 17. Блок анализа 22 в момент коррекции определ ет вид поступающих посылок «-fl или «-1 в принимаемой пocлeдoвaтev ьнocти дельта-сигналов и формирует сигнал, подаваемый на второй управл ющий вход вентил 17, дл подачи от источника 19 опорного напр жени эталонного напр жени , соответствующего 0°/о щкалы передаваемого сигнала, если поступают посылки «Ч-1 или напр жение, соответствующее 100% щкалы передаваемого сигнала, если поступают посылки «-1. Рещение на выдачу того или иного эталонного напр жени в блоке анализа 22 принимаетс по виду первой поступивщеи в момент коррекции посылки или по серии посылок одного знака. При наличии сигналов одновременно на первом и втором управл ющих входах вентил 17 обеспечиваетс подача соответствующего эталонного напр жени на вход интегратора , относительно которого продолжаетс суммирование ступенчатых напр жений с поступлением последовательности посылок, вырабатываемых в процессе коррекции. Система св зи с дельта-модул цией обеспечивает уменьщение потерь информации при коррекции ощибок накоплени в услови х помех в канале и при кратковремепных перерывах св зи за счет контрол текущего уровн сигнала и двухуровневой коррекции. Формула изобретени Система св зи с дельта-модул цией по авт. св. № 416862, отличающа с тем. что, с целью уменьшени потерь информации, в кодирующее устройство введены последовательно соединенные блок сравнени и рещающнй блок, а в декодирующее устройство - блок анализа, причем первый и второй входы блока сравнени соединены соответственно с выходами источника опорного наприжени и выходами интегратора, а выход решающего блока соединен со вторыми управл ющими входами вентилей, при этом первый вход блока анализа соединен с входом интегратора, второй вход - с первым управл ющим входом вентил , второй управл ющий вход которого соединен с выходом блока анализа.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762396814A SU649135A2 (ru) | 1976-08-02 | 1976-08-02 | Система св зи с дельта-модул цией |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762396814A SU649135A2 (ru) | 1976-08-02 | 1976-08-02 | Система св зи с дельта-модул цией |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU416862A Addition SU95170A1 (ru) | 1950-04-01 | 1950-04-01 | Вибрационна трамбовка дл уплотнени бетона и других материалов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU649135A2 true SU649135A2 (ru) | 1979-02-25 |
Family
ID=20674290
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU762396814A SU649135A2 (ru) | 1976-08-02 | 1976-08-02 | Система св зи с дельта-модул цией |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU649135A2 (ru) |
-
1976
- 1976-08-02 SU SU762396814A patent/SU649135A2/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0131741B2 (ru) | ||
WO1983000967A1 (en) | Frequency-independent, self-clocking encoding technique and apparatus for digital communications | |
GB1452140A (en) | Diffeentail-phase-modulated communication systems | |
DE69022306T2 (de) | Taktrückgewinnung für ein serielles Datenkommunikationssystem. | |
KR860001257B1 (ko) | 데이타 독출회로 | |
GB1506262A (en) | Signal coding for telecommunications systems | |
GB1281664A (en) | System for the accurate reproduction of pulse code modulation signals received as an unfavourable signal-to-noise ratio | |
US4438523A (en) | Differential digital modulation and demodulation system with an analog signal-dependent sampling clock | |
EP1020057A1 (en) | Fsk demodulator using a superlinear integrator | |
SU649135A2 (ru) | Система св зи с дельта-модул цией | |
US4296412A (en) | Method and apparatus for signal transmission | |
US5349585A (en) | Method for transmitting two digital signals which are independent of one another | |
US20200358591A1 (en) | System and method for encoding and decoding communication signals | |
US4361897A (en) | Circuit arrangement for clock pulse recovery at the receiving end of digital clock-controlled data transmission systems | |
EP0574938B1 (en) | System for detecting non-coincidence of codes | |
SU1420672A2 (ru) | Устройство дл передачи сигналов с дельта-модул цией | |
SU416862A1 (ru) | ||
JPH01122211A (ja) | デイジタル・アナログ変換装置のオフセツト補正回路 | |
GB1392546A (en) | Binary data communication apparatus | |
SU1124363A1 (ru) | Устройство передачи двух сигналов по одному каналу св зи | |
SU1061268A1 (ru) | Устройство дл передачи и приема цифровых данных | |
SU1552387A1 (ru) | Устройство объединени символов дельта-модулированного сигнала и приоритетно передаваемой цифровой информации | |
RU2025045C1 (ru) | Система для передачи сигналов с дельта-модуляцией | |
SU1367160A1 (ru) | Устройство дл передачи сигналов с периодической коррекцией | |
JPS6324577B2 (ru) |