JP2004274662A - 異なる電圧で動作する電気回路間の通信装置 - Google Patents
異なる電圧で動作する電気回路間の通信装置 Download PDFInfo
- Publication number
- JP2004274662A JP2004274662A JP2003066212A JP2003066212A JP2004274662A JP 2004274662 A JP2004274662 A JP 2004274662A JP 2003066212 A JP2003066212 A JP 2003066212A JP 2003066212 A JP2003066212 A JP 2003066212A JP 2004274662 A JP2004274662 A JP 2004274662A
- Authority
- JP
- Japan
- Prior art keywords
- data
- pulse
- signal
- communication device
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Interface Circuits In Exchanges (AREA)
Abstract
【課題】この発明は、回路規模の増大を押さえ、消費電流が小さく、安価な電圧分離障壁用コンデンサを使用できる通信方式を提供をすることを目的とする。
【解決手段】この発明は、異なる電圧で動作する２つ以上の電気回路の間で容量性分離障壁を経て多ビットのデジタル信号を伝達する通信装置において、前記デジタル信号を複数のビット幅で分割し、前記分割されたデータの値に応じたパルス信号列を発生するデータパルス変調部２１２と、パルス信号列を元の多ビットのデジタルデータに復調するデータパルス復調部２２１を具備し、変調部２１２と復調部２２１とをコンデンサ２３を経て結合したことを特徴とする。
【選択図】 図２
【解決手段】この発明は、異なる電圧で動作する２つ以上の電気回路の間で容量性分離障壁を経て多ビットのデジタル信号を伝達する通信装置において、前記デジタル信号を複数のビット幅で分割し、前記分割されたデータの値に応じたパルス信号列を発生するデータパルス変調部２１２と、パルス信号列を元の多ビットのデジタルデータに復調するデータパルス復調部２２１を具備し、変調部２１２と復調部２２１とをコンデンサ２３を経て結合したことを特徴とする。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
この発明は、異なる電圧で動作する２つ以上の電気回路の間で容量性分離障壁を経て多ビットのデジタル信号を伝達する通信装置に関する。
【０００２】
【従来の技術】
異なる電圧で動作する２つ以上の電気回路の間で信号を伝達することが必要な場合がある。そのような状況の下で信号を伝達するための回路は、回路の所期の動作電圧範囲を越える電圧によって回路が妨害又は損傷を受けるのを防止するために、様々に異なる回路の電圧の分離を実行しなければならない。たとえば、コンピュータをモデムを用いて電話回線と接続する場合、制御された低電圧で動作するコンピュータの回路と、高電圧を含めて非常に広い範囲にわたる電圧が存在すると思われる電話回線との間を分離することが必要である。
【０００３】
従来、異なる電源電圧の電気回路間の信号の伝達には、各電気回路間の絶縁を保つためにトランスや、フォトカプラが利用されてきた。
【０００４】
トランスは、巻線を互いに電気的に絶縁された状態に保持しつつ、巻線間で信号を磁気的に結合する。信号のＤＣ成分は絶縁変圧器を通過しないので、絶縁変圧器の両側のＤＣ電位は互いに絶縁される。
【０００５】
図１は、従来の２線式回線のモデムの基本構成を示すブロック図である。図１に示すように、送信データはデジタルデータ入力部１１からＤ／Ａ変換器１２に送られ、このＤ／Ａ変換器１２でデジタルデータからアナログ信号に変換される。そして、２線／４線変換器１５から電話回線２へ送出される。また、電話回線２からの受信データは２線／４線変換器１５からＡ／Ｄ変換器１４でデジタルデータに変換され、デジタルデータ出力部１３に送出される。
【０００６】
このような構成において、点線で囲まれた電話回線２部分とデジタルデータ入力部１１等を含む部分１とがトランス３を介してＤＣ電圧を分離して信号を結合しいる。
【０００７】
しかしながら、トランスは、磁性材料から成るコアと、複数の巻線とから構成されているので、変圧器のサイズをその最小サイズより縮小することは不可能である。従って、トランスは大型で、嵩張るという難点がある。
【０００８】
また、異なる電圧で動作する２つ以上の電気回路の間で信号を伝達する別の方式は、フォトカプラによって信号を結合するものがある。フォトカプラは線形応答を示さないＬＥＤに依存しているので、一般には送信時に線形素子を必要としないデジタル性質をもつ信号を送信するために使用される。さらに、妥当な価格のフォトカプラは一般に余りに動作が遅いために、十分な送信品質が得られない。
【０００９】
大型で嵩張るトランス、又はフォトカプラを必要とせずに信号を分離障壁を経てひずみも少なく通信することができる装置及び方法が提案されている（例えば、特許文献１参照）。
【００１０】
上記特許文献１には、シグマデルタ変調を使用して容量性分離障壁を経て信号を通信する方法及び装置が示されている。この方法及び装置は、シグマデルタ変調器を使用して、アナログ信号をそのアナログ信号の振幅によって決まるパルス密度を有する２進信号に変換する。シグマデルタ変調器が供給する２進信号はピコファラド範囲の値程度のコンデンサを介して通信され、デジタル／アナログ（Ｄ／Ａ）変換器又はデジタル信号処理（ＤＳＰ）回路によって受信されるように構成している。
【００１１】
【特許文献１】
特開平７−３０７７０８号公報
【００１２】
【発明が解決しようとする課題】
上述したように、電圧分離障壁にコンデンサを使用し、デルタシグマ変換回路から出力される１ビットデータをクロックに重畳させてコンデンサを通過させている方式がある。しかしながら、デルタシグマ変換回路では、デシメーションフィルタ、インタポレーションフィルタが必要となり、一般的に、回路規模が大きくなる。また、デルタシグマ変調ではオーバーサンプリング処理が必要となるため、サンプリング周波数の数百倍の動作周波数が必要となる。一般的にストリームデータは数メガヘルツ程度で、この周波数自体は電圧分離障壁用コンデンサを通過させるためには適した周波数と言えるが、通信中は常時数メガヘルツ程度の変調信号を出力させる必要があることより消費電流が多くなる弊害がある。
【００１３】
この発明は、上記の事情に鑑みなされたものにして、回路規模の増大を押さえ、消費電流が小さく、安価な電圧分離障壁用コンデンサを使用できる通信方式を提供をすることを目的とする。
【００１４】
【課題を解決するための手段】
この発明は、異なる電圧で動作する２つ以上の電気回路の間で容量性分離障壁を経て多ビットのデジタル信号を伝達する通信装置において、前記デジタル信号を複数のビット幅で分割し、前記分割されたデータの値に応じたパルス信号列を発生する変調部と、前記パルス信号列を元の多ビットのデジタルデータに復調する復調部を具備し、前記変調部と復調部とを容量性分離障壁を経て結合したことを特徴とする。
【００１５】
上記した構成によれば、回路規模が小さく、消費電流が小さい回路構成で、異なる電圧で動作する電気回路間の通信が可能となる。
【００１６】
また、フレーム信号を発生するフレーム信号発生部と、前記フレーム信号から２系統以上のパルス信号を時分割に制御するフレーム制御部とを具備し、２系統以上のデータを時分割に伝送するように構成すると良い。
【００１７】
上記の構成によれば、２本の伝走路のみで２系統以上のデータの伝達ができ、低コストな通信が可能となる。
【００１８】
【発明の実施の形態】
以下、この発明の実施形態につき図面を参照して説明する。図２は、この発明の通信回路を示すブロック図である。
【００１９】
この発明では、分離障壁にトランスを用いるのではなく、容量性の分離障壁を用いている。ここでは、コンデンサ２３，２４を介して点線部で囲まれたブロック２１と２２とをＤＣ電圧を分離し、信号を結合している。
【００２０】
図２に示すように、第１のブロック２１内のデジタルデータ入力部２１１からデータを第１データパルス変調部２１２でパルスに変調し、コンデンサ２３を通過したパルス信号を第２のブロック２２内の第１データパルス復調部２２１でデジタルデータに復調する。
【００２１】
例えば、１６ＫＨｚサンプリングされた１ＫＨｚの信号を１６ビットデータでＤ／Ａ変換する場合、図３に示すようなデータを６２．５ｎＳ毎にＤ／Ａ変換器２２２に入力する必要がある。図３に示す信号をサンプリングした場合、図４に示すようになる。図４においては、サンプリングしたデータを１０進並びに１６進で表している。図５においては、図４のサンプリング１のデータ３０ＦＢ（１６進）を伝送している。
【００２２】
第１のデータパルス変調部２１２からは、多ビットのデータをあるビット数で分けたデータをデータパルス信号として出力する。多ビットのデータをあるビット数で分けることをこの発明ではフレームに分けるということにする。この実施形態では、１６ビットのデータを４ビットでフレームに分け、第１のデータパルス変調部２１２は、それぞれのフレームでデータの値と同じ数のパルスを発生する。もちろん、ここでは、４ビットで分けているが、その他のビット数で別けても良い。更に、各フレームの先頭にサンプリングパルスを付加する。これはフレーム同期を行うためのもので、ここでは１サンプリング分のデータの先頭にのみパルスを付加している。
【００２３】
また、フレーム信号生成部２１５からはフレーム信号が出力され、このフレーム信号は、データパルス信号の各フレームの先頭の位置（サンプリングパルスが発生する位置）にパルスを発生するものである。ここで発生するパルスは、コンデンサ２３を十分に通過するだけの周波数を持つものとする。従って、データパルス信号とフレーム信号はコンデンサ２３、２４を通過し、第２のブロック２２内の第１データパルス復調部とフレーム制御部２２６に伝達される。
【００２４】
伝達されたデータパルス信号は第１データパルス復調部２２１で１６ビットデータに復調される。第１データパルス復調部２２１は、４ビットのカウンタを備え、データパルス信号のパルス数をカウントする。このカウンタはフレーム信号のパルスで初期化され、データパルス信号の立ち上がりエッジ（または立ち下がりエッジ）でカウントアップされている。ただし、サンプリングパルスはフレーム信号によりマスクされるものとする。また、第１データパルス復調部２２１は、２ビットカウンタを更に備え、２ビットカウンタでフレーム数をカウントする。この２ビットカウンタはサンプリング信号（フレーム信号とデータパルス信号のＡＮＤ）で初期化され、フレーム信号の立ち上がりでカウントアップされている。更に、第１データパルス復調部２２１は、４ビットのバッファメモリを備え、このバッファメモリにデータが転送される。このバッファメモリは３組有り、それぞれフレームカウンタ値が０から２の時に転送される。
【００２５】
サンプリング信号により、第１データパルス復調部２２１のデータカウンタ値と３組のバッファメモリのデータがＤ／Ａ変換器２２２の入力データとして出力される。これらの動作をサンプリング周期ごとに繰り返すことにより、１６ビットのデジタルデータを容量性の分離障壁であるコンデンサ２３，２４を経て、Ｄ／Ａ変換器２２２に伝達することができる。このＤ／Ａ変換器２２２でデジタルデータからアナログ信号に変換される。そして、２線／４線変換器２２７から電話回線２２８へ送出される。
【００２６】
モデムのような装置では全２重の通信が必要とされる。このような場合でも、この発明ではデータパルスを時分割に入出力制御することにより、伝走路を増やすことなく、簡単に対応することができる。
【００２７】
図２はその構成図である。デジタルデータを入力し、第１のデータパルス変調部２１２でパルス信号に変調された信号がコンデンサ２３を経て第１のデータパルス復調部２２１でデジタルデータに復調されＤ／Ａ変換器２２２に入力される系統と、Ａ／Ｄ変換器２２４からデジタルデータが出力され第２のデータパルス変調部２２３でパルス信号に変調された信号がコンデンサ２３を経て第２のデータパルス復調部２１３でデジタルデータに復調され、デジタルデータ出力部２１４へ出力する系統の、２系統のデータを時分割して動作を行っている。
【００２８】
第２のデータパルス変調部２２３の構成は、第１のデータパルス変調部２１２と同じ構成、第２のデータ復調部２１３は、第１のデータ復調部２２３と同じ構成である。
【００２９】
まず、図２に示されるデジタルデータ入力２１１からのデータを第１のデータパルス変調部２１２でパルスに変調し、コンデンサを通過したパルス信号を第１のデータパルス復調部２２１でデジタルデータに復調する過程について、図５を参照して説明する。
【００３０】
例えば、１６ＫＨｚサンプリングされた１ＫＨｚの信号を１６ビットデータでＤ／Ａ変換する場合、図３に示すようなデータを６２．５ｎＳ毎にＤ／Ａ変換器２２２に入力する必要がある。図５では、サンプリング１のデータ３０ＦＢ（１６進）を伝送する場合について説明しているしている。
【００３１】
図５において、データパルス信号とは第１データパルス変調部２１２の出力信号である。この実施形態では、１６ビットのデータを４ビットでフレームに分け、それそれのフレームでデータの値と同じ数のパルスを発生している。更に、各フレームの先頭にサンプリングパルスを付加する。これはフレーム同期を行うためのもので、ここでは１サンプリング分のデータの先頭にのみパルスを付加している。図に示されるように、データパルス信号の各フレームの先頭の位置（サンプリングパルスが発生する位置）にフレーム信号のパルスを発生する。また、ここで発生するパルスは、コンデンサを十分に通過するだけの周波数を持つものとする。従って、データパルス信号とフレーム信号はコンデンサを通過し、第１データパルス復調部２２３とフレーム制御部２２６に伝達される。
【００３２】
サンプリング１のデータは３０ＦＢであり、このデータパルスを「３」「０」「Ｆ」「８」のフレームに分ける。そして、「３」「０」「Ｆ」「８」のデータパルスが出力される。また、各フレームの先頭の位置にフレーム信号が付加されている。
【００３３】
伝達されたデータパルス信号は、第１データパルス復調部２２１で１６ビットデータに復調される。第１データパルス復調部２２１では４ビットのカウンタが有りデータパルス信号のパルス数をカウントする。図５のデータカウント値は前記カウンタの状態を表している。このカウンタはフレーム信号のパルスで初期化され、データパルス信号の立ち上がりエッジ（または立ち下がりエッジ）でカウントアップされている。カウンタ値は「３」「０」「Ｆ」「８」とカウントされる。ただし、サンプリングパルスはフレーム信号によりマスクされるものとする。更に、２ビットカウンタでフレーム数をカウントする。図５のフレームカウント値が前記カウンタの状態を表している。このカウンタは図５のサンプリング信号（フレーム信号とデータパルス信号のＡＮＤ）で初期化され、フレーム信号の立ち上がりでカウントアップされている。
【００３４】
また、同時に４ビットのバッファメモリにデータが転送される。前記のバッファメモリは３組有り、それぞれフレームカウンタ値が０から２の時に転送される。最後にサンプリング信号によりデータカウンタ値と３組のバッファメモリのデータがＤ／Ａ変換器の入力データとして出力される。これらの動作をサンプリング周期ごとに繰り返すことにより、１６ビットのデジタルデータを容量性の分離障壁を経てＤ／Ａ変換器に伝達することができる。
【００３５】
上記したように、この発明では、デルタシグマ変換回路を用いずに、多ビットのデジタルデータをコンデンサを通過するパルス信号に変換することにより、回路規模が小さくでき、サンプルリングデータを多ビット化して送ることで通信を間欠動作させることも可能となることにより、消費電流を少なくすることが出来る。
【００３６】
また、デルタシグマ変調を使用した１ビットデータを転送する場合では、データの同期化を行い０，１の論理を電圧分離障壁用のコンデンサを介して確実伝達する必要があるために、１ビットデータの変調周波数に適したコンデンサは必然的に決定する。一方、コンデンサは小型の方がコスト面、実装面積の面から有利である。上記のように、この発明では、パルス列数によってデータを表すので、電圧分離障壁用コンデンサには精度をあまり必要とせず、より小型のコンデンサで通信することが可能である。
【００３７】
モデムのような装置では全２重の通信が必要とされる。このような場合でも、本発明ではデータパルスを時分割に入出力制御することにより、伝走路を増やすことなく、簡単に対応することができる。
【００３８】
次に、図６を参照して、２系統のデータを時分割した動作を説明する。ここでは、デジタルデータの入力及び出力のデータは８ビットで、１フレームは４ビットで分けるものとする。また、Ｄ／Ａ変換器２２２に入力するデータは３０（１６進）、Ａ／Ｄ変換器２２４から出力されるデータはＦＢ（１６進）とする。
【００３９】
図６のデータパルス出力イネーブル信号１とデータパルス出力イネーブル信号２は、それぞれ第１データパルス変調部２１２と第２データパルス変調部２２３の出力制御信号である。データパルス出力イネーブル信号１はフレームカウンタ値が０と１のときに”Ｈ”になり第１データパルス変調部２１２を出力モードとする。フレームカウンタ値が２と３のときは第１データパルス変調部２１２を不使用即ちハイインピーダンス（ＨｉＺ）状態とする。逆に、データパルス出力イネーブル信号２はフレームカウンタ値が２と３のときに”Ｈ”になり、第２データパルス変調部２２３を出力モードとする。フレームカウンタ値が０と１のときは第２データパルス変調部２２３をＨｉＺ状態とする。これらの制御により、図６に示すようなデータパルス信号が生成され、１サンプリング内に２系統のデータパルス信号を時分割に送受信することができる。
【００４０】
【発明の効果】
上記したように、この発明は、多ビットのデジタル信号を複数のビットで分割し、データの値に応じたパルス信号列を発生する変調部と、パルス信号列を元の多ビットのデジタルデータに復調する復調部を具備しているため、回路規模が小さく、消費電流が小さい回路構成で、異なる電圧で動作する電気回路間の通信が可能となる。
【００４１】
また、フレーム信号を発生し、前記フレーム信号から２系統以上のパルス信号を時分割に制御することにより、２本の伝走路のみで２系統以上のデータの伝達ができ、低コストな通信が可能となる。
【図面の簡単な説明】
【図１】従来の２線式回線のモデムの基本構成を示すブロック図である。
【図２】この発明の実施形態にかかる通信装置の構成を示すブロック図である。
【図３】１６ＫＨｚサンプリングされた１ＫＨｚの信号の波形図である。
【図４】１６ＫＨｚサンプリングされた１ＫＨｚのデータを示す図である。
【図５】この発明の実施形態におけるデータ伝送の状態を示すタイミングチャートである。
【図６】この発明の実施形態における時分割でデータ伝送を行う状態を示すタイミングチャートである。
【符号の説明】
２１ 第１のブロック
２２ 第２のブロック
２３、２４ コンデンサ
２１１ デジタルデータ入力部
２１２ 第１データパルス変調部
２１３ 第２データ復調部
２１４ データ出力部
２１５ フレーム信号生成部
２１６ フレーム制御部
２２１ 第１データパルス復調部
２２２ Ｄ／Ａ変換器
２２３ 第２データパルス復調部
２２４ Ａ／Ｄ変換器
２２６ フレーム制御部２２６
２２７ ２線／４線変換器
２２８ 電話回線
【発明の属する技術分野】
この発明は、異なる電圧で動作する２つ以上の電気回路の間で容量性分離障壁を経て多ビットのデジタル信号を伝達する通信装置に関する。
【０００２】
【従来の技術】
異なる電圧で動作する２つ以上の電気回路の間で信号を伝達することが必要な場合がある。そのような状況の下で信号を伝達するための回路は、回路の所期の動作電圧範囲を越える電圧によって回路が妨害又は損傷を受けるのを防止するために、様々に異なる回路の電圧の分離を実行しなければならない。たとえば、コンピュータをモデムを用いて電話回線と接続する場合、制御された低電圧で動作するコンピュータの回路と、高電圧を含めて非常に広い範囲にわたる電圧が存在すると思われる電話回線との間を分離することが必要である。
【０００３】
従来、異なる電源電圧の電気回路間の信号の伝達には、各電気回路間の絶縁を保つためにトランスや、フォトカプラが利用されてきた。
【０００４】
トランスは、巻線を互いに電気的に絶縁された状態に保持しつつ、巻線間で信号を磁気的に結合する。信号のＤＣ成分は絶縁変圧器を通過しないので、絶縁変圧器の両側のＤＣ電位は互いに絶縁される。
【０００５】
図１は、従来の２線式回線のモデムの基本構成を示すブロック図である。図１に示すように、送信データはデジタルデータ入力部１１からＤ／Ａ変換器１２に送られ、このＤ／Ａ変換器１２でデジタルデータからアナログ信号に変換される。そして、２線／４線変換器１５から電話回線２へ送出される。また、電話回線２からの受信データは２線／４線変換器１５からＡ／Ｄ変換器１４でデジタルデータに変換され、デジタルデータ出力部１３に送出される。
【０００６】
このような構成において、点線で囲まれた電話回線２部分とデジタルデータ入力部１１等を含む部分１とがトランス３を介してＤＣ電圧を分離して信号を結合しいる。
【０００７】
しかしながら、トランスは、磁性材料から成るコアと、複数の巻線とから構成されているので、変圧器のサイズをその最小サイズより縮小することは不可能である。従って、トランスは大型で、嵩張るという難点がある。
【０００８】
また、異なる電圧で動作する２つ以上の電気回路の間で信号を伝達する別の方式は、フォトカプラによって信号を結合するものがある。フォトカプラは線形応答を示さないＬＥＤに依存しているので、一般には送信時に線形素子を必要としないデジタル性質をもつ信号を送信するために使用される。さらに、妥当な価格のフォトカプラは一般に余りに動作が遅いために、十分な送信品質が得られない。
【０００９】
大型で嵩張るトランス、又はフォトカプラを必要とせずに信号を分離障壁を経てひずみも少なく通信することができる装置及び方法が提案されている（例えば、特許文献１参照）。
【００１０】
上記特許文献１には、シグマデルタ変調を使用して容量性分離障壁を経て信号を通信する方法及び装置が示されている。この方法及び装置は、シグマデルタ変調器を使用して、アナログ信号をそのアナログ信号の振幅によって決まるパルス密度を有する２進信号に変換する。シグマデルタ変調器が供給する２進信号はピコファラド範囲の値程度のコンデンサを介して通信され、デジタル／アナログ（Ｄ／Ａ）変換器又はデジタル信号処理（ＤＳＰ）回路によって受信されるように構成している。
【００１１】
【特許文献１】
特開平７−３０７７０８号公報
【００１２】
【発明が解決しようとする課題】
上述したように、電圧分離障壁にコンデンサを使用し、デルタシグマ変換回路から出力される１ビットデータをクロックに重畳させてコンデンサを通過させている方式がある。しかしながら、デルタシグマ変換回路では、デシメーションフィルタ、インタポレーションフィルタが必要となり、一般的に、回路規模が大きくなる。また、デルタシグマ変調ではオーバーサンプリング処理が必要となるため、サンプリング周波数の数百倍の動作周波数が必要となる。一般的にストリームデータは数メガヘルツ程度で、この周波数自体は電圧分離障壁用コンデンサを通過させるためには適した周波数と言えるが、通信中は常時数メガヘルツ程度の変調信号を出力させる必要があることより消費電流が多くなる弊害がある。
【００１３】
この発明は、上記の事情に鑑みなされたものにして、回路規模の増大を押さえ、消費電流が小さく、安価な電圧分離障壁用コンデンサを使用できる通信方式を提供をすることを目的とする。
【００１４】
【課題を解決するための手段】
この発明は、異なる電圧で動作する２つ以上の電気回路の間で容量性分離障壁を経て多ビットのデジタル信号を伝達する通信装置において、前記デジタル信号を複数のビット幅で分割し、前記分割されたデータの値に応じたパルス信号列を発生する変調部と、前記パルス信号列を元の多ビットのデジタルデータに復調する復調部を具備し、前記変調部と復調部とを容量性分離障壁を経て結合したことを特徴とする。
【００１５】
上記した構成によれば、回路規模が小さく、消費電流が小さい回路構成で、異なる電圧で動作する電気回路間の通信が可能となる。
【００１６】
また、フレーム信号を発生するフレーム信号発生部と、前記フレーム信号から２系統以上のパルス信号を時分割に制御するフレーム制御部とを具備し、２系統以上のデータを時分割に伝送するように構成すると良い。
【００１７】
上記の構成によれば、２本の伝走路のみで２系統以上のデータの伝達ができ、低コストな通信が可能となる。
【００１８】
【発明の実施の形態】
以下、この発明の実施形態につき図面を参照して説明する。図２は、この発明の通信回路を示すブロック図である。
【００１９】
この発明では、分離障壁にトランスを用いるのではなく、容量性の分離障壁を用いている。ここでは、コンデンサ２３，２４を介して点線部で囲まれたブロック２１と２２とをＤＣ電圧を分離し、信号を結合している。
【００２０】
図２に示すように、第１のブロック２１内のデジタルデータ入力部２１１からデータを第１データパルス変調部２１２でパルスに変調し、コンデンサ２３を通過したパルス信号を第２のブロック２２内の第１データパルス復調部２２１でデジタルデータに復調する。
【００２１】
例えば、１６ＫＨｚサンプリングされた１ＫＨｚの信号を１６ビットデータでＤ／Ａ変換する場合、図３に示すようなデータを６２．５ｎＳ毎にＤ／Ａ変換器２２２に入力する必要がある。図３に示す信号をサンプリングした場合、図４に示すようになる。図４においては、サンプリングしたデータを１０進並びに１６進で表している。図５においては、図４のサンプリング１のデータ３０ＦＢ（１６進）を伝送している。
【００２２】
第１のデータパルス変調部２１２からは、多ビットのデータをあるビット数で分けたデータをデータパルス信号として出力する。多ビットのデータをあるビット数で分けることをこの発明ではフレームに分けるということにする。この実施形態では、１６ビットのデータを４ビットでフレームに分け、第１のデータパルス変調部２１２は、それぞれのフレームでデータの値と同じ数のパルスを発生する。もちろん、ここでは、４ビットで分けているが、その他のビット数で別けても良い。更に、各フレームの先頭にサンプリングパルスを付加する。これはフレーム同期を行うためのもので、ここでは１サンプリング分のデータの先頭にのみパルスを付加している。
【００２３】
また、フレーム信号生成部２１５からはフレーム信号が出力され、このフレーム信号は、データパルス信号の各フレームの先頭の位置（サンプリングパルスが発生する位置）にパルスを発生するものである。ここで発生するパルスは、コンデンサ２３を十分に通過するだけの周波数を持つものとする。従って、データパルス信号とフレーム信号はコンデンサ２３、２４を通過し、第２のブロック２２内の第１データパルス復調部とフレーム制御部２２６に伝達される。
【００２４】
伝達されたデータパルス信号は第１データパルス復調部２２１で１６ビットデータに復調される。第１データパルス復調部２２１は、４ビットのカウンタを備え、データパルス信号のパルス数をカウントする。このカウンタはフレーム信号のパルスで初期化され、データパルス信号の立ち上がりエッジ（または立ち下がりエッジ）でカウントアップされている。ただし、サンプリングパルスはフレーム信号によりマスクされるものとする。また、第１データパルス復調部２２１は、２ビットカウンタを更に備え、２ビットカウンタでフレーム数をカウントする。この２ビットカウンタはサンプリング信号（フレーム信号とデータパルス信号のＡＮＤ）で初期化され、フレーム信号の立ち上がりでカウントアップされている。更に、第１データパルス復調部２２１は、４ビットのバッファメモリを備え、このバッファメモリにデータが転送される。このバッファメモリは３組有り、それぞれフレームカウンタ値が０から２の時に転送される。
【００２５】
サンプリング信号により、第１データパルス復調部２２１のデータカウンタ値と３組のバッファメモリのデータがＤ／Ａ変換器２２２の入力データとして出力される。これらの動作をサンプリング周期ごとに繰り返すことにより、１６ビットのデジタルデータを容量性の分離障壁であるコンデンサ２３，２４を経て、Ｄ／Ａ変換器２２２に伝達することができる。このＤ／Ａ変換器２２２でデジタルデータからアナログ信号に変換される。そして、２線／４線変換器２２７から電話回線２２８へ送出される。
【００２６】
モデムのような装置では全２重の通信が必要とされる。このような場合でも、この発明ではデータパルスを時分割に入出力制御することにより、伝走路を増やすことなく、簡単に対応することができる。
【００２７】
図２はその構成図である。デジタルデータを入力し、第１のデータパルス変調部２１２でパルス信号に変調された信号がコンデンサ２３を経て第１のデータパルス復調部２２１でデジタルデータに復調されＤ／Ａ変換器２２２に入力される系統と、Ａ／Ｄ変換器２２４からデジタルデータが出力され第２のデータパルス変調部２２３でパルス信号に変調された信号がコンデンサ２３を経て第２のデータパルス復調部２１３でデジタルデータに復調され、デジタルデータ出力部２１４へ出力する系統の、２系統のデータを時分割して動作を行っている。
【００２８】
第２のデータパルス変調部２２３の構成は、第１のデータパルス変調部２１２と同じ構成、第２のデータ復調部２１３は、第１のデータ復調部２２３と同じ構成である。
【００２９】
まず、図２に示されるデジタルデータ入力２１１からのデータを第１のデータパルス変調部２１２でパルスに変調し、コンデンサを通過したパルス信号を第１のデータパルス復調部２２１でデジタルデータに復調する過程について、図５を参照して説明する。
【００３０】
例えば、１６ＫＨｚサンプリングされた１ＫＨｚの信号を１６ビットデータでＤ／Ａ変換する場合、図３に示すようなデータを６２．５ｎＳ毎にＤ／Ａ変換器２２２に入力する必要がある。図５では、サンプリング１のデータ３０ＦＢ（１６進）を伝送する場合について説明しているしている。
【００３１】
図５において、データパルス信号とは第１データパルス変調部２１２の出力信号である。この実施形態では、１６ビットのデータを４ビットでフレームに分け、それそれのフレームでデータの値と同じ数のパルスを発生している。更に、各フレームの先頭にサンプリングパルスを付加する。これはフレーム同期を行うためのもので、ここでは１サンプリング分のデータの先頭にのみパルスを付加している。図に示されるように、データパルス信号の各フレームの先頭の位置（サンプリングパルスが発生する位置）にフレーム信号のパルスを発生する。また、ここで発生するパルスは、コンデンサを十分に通過するだけの周波数を持つものとする。従って、データパルス信号とフレーム信号はコンデンサを通過し、第１データパルス復調部２２３とフレーム制御部２２６に伝達される。
【００３２】
サンプリング１のデータは３０ＦＢであり、このデータパルスを「３」「０」「Ｆ」「８」のフレームに分ける。そして、「３」「０」「Ｆ」「８」のデータパルスが出力される。また、各フレームの先頭の位置にフレーム信号が付加されている。
【００３３】
伝達されたデータパルス信号は、第１データパルス復調部２２１で１６ビットデータに復調される。第１データパルス復調部２２１では４ビットのカウンタが有りデータパルス信号のパルス数をカウントする。図５のデータカウント値は前記カウンタの状態を表している。このカウンタはフレーム信号のパルスで初期化され、データパルス信号の立ち上がりエッジ（または立ち下がりエッジ）でカウントアップされている。カウンタ値は「３」「０」「Ｆ」「８」とカウントされる。ただし、サンプリングパルスはフレーム信号によりマスクされるものとする。更に、２ビットカウンタでフレーム数をカウントする。図５のフレームカウント値が前記カウンタの状態を表している。このカウンタは図５のサンプリング信号（フレーム信号とデータパルス信号のＡＮＤ）で初期化され、フレーム信号の立ち上がりでカウントアップされている。
【００３４】
また、同時に４ビットのバッファメモリにデータが転送される。前記のバッファメモリは３組有り、それぞれフレームカウンタ値が０から２の時に転送される。最後にサンプリング信号によりデータカウンタ値と３組のバッファメモリのデータがＤ／Ａ変換器の入力データとして出力される。これらの動作をサンプリング周期ごとに繰り返すことにより、１６ビットのデジタルデータを容量性の分離障壁を経てＤ／Ａ変換器に伝達することができる。
【００３５】
上記したように、この発明では、デルタシグマ変換回路を用いずに、多ビットのデジタルデータをコンデンサを通過するパルス信号に変換することにより、回路規模が小さくでき、サンプルリングデータを多ビット化して送ることで通信を間欠動作させることも可能となることにより、消費電流を少なくすることが出来る。
【００３６】
また、デルタシグマ変調を使用した１ビットデータを転送する場合では、データの同期化を行い０，１の論理を電圧分離障壁用のコンデンサを介して確実伝達する必要があるために、１ビットデータの変調周波数に適したコンデンサは必然的に決定する。一方、コンデンサは小型の方がコスト面、実装面積の面から有利である。上記のように、この発明では、パルス列数によってデータを表すので、電圧分離障壁用コンデンサには精度をあまり必要とせず、より小型のコンデンサで通信することが可能である。
【００３７】
モデムのような装置では全２重の通信が必要とされる。このような場合でも、本発明ではデータパルスを時分割に入出力制御することにより、伝走路を増やすことなく、簡単に対応することができる。
【００３８】
次に、図６を参照して、２系統のデータを時分割した動作を説明する。ここでは、デジタルデータの入力及び出力のデータは８ビットで、１フレームは４ビットで分けるものとする。また、Ｄ／Ａ変換器２２２に入力するデータは３０（１６進）、Ａ／Ｄ変換器２２４から出力されるデータはＦＢ（１６進）とする。
【００３９】
図６のデータパルス出力イネーブル信号１とデータパルス出力イネーブル信号２は、それぞれ第１データパルス変調部２１２と第２データパルス変調部２２３の出力制御信号である。データパルス出力イネーブル信号１はフレームカウンタ値が０と１のときに”Ｈ”になり第１データパルス変調部２１２を出力モードとする。フレームカウンタ値が２と３のときは第１データパルス変調部２１２を不使用即ちハイインピーダンス（ＨｉＺ）状態とする。逆に、データパルス出力イネーブル信号２はフレームカウンタ値が２と３のときに”Ｈ”になり、第２データパルス変調部２２３を出力モードとする。フレームカウンタ値が０と１のときは第２データパルス変調部２２３をＨｉＺ状態とする。これらの制御により、図６に示すようなデータパルス信号が生成され、１サンプリング内に２系統のデータパルス信号を時分割に送受信することができる。
【００４０】
【発明の効果】
上記したように、この発明は、多ビットのデジタル信号を複数のビットで分割し、データの値に応じたパルス信号列を発生する変調部と、パルス信号列を元の多ビットのデジタルデータに復調する復調部を具備しているため、回路規模が小さく、消費電流が小さい回路構成で、異なる電圧で動作する電気回路間の通信が可能となる。
【００４１】
また、フレーム信号を発生し、前記フレーム信号から２系統以上のパルス信号を時分割に制御することにより、２本の伝走路のみで２系統以上のデータの伝達ができ、低コストな通信が可能となる。
【図面の簡単な説明】
【図１】従来の２線式回線のモデムの基本構成を示すブロック図である。
【図２】この発明の実施形態にかかる通信装置の構成を示すブロック図である。
【図３】１６ＫＨｚサンプリングされた１ＫＨｚの信号の波形図である。
【図４】１６ＫＨｚサンプリングされた１ＫＨｚのデータを示す図である。
【図５】この発明の実施形態におけるデータ伝送の状態を示すタイミングチャートである。
【図６】この発明の実施形態における時分割でデータ伝送を行う状態を示すタイミングチャートである。
【符号の説明】
２１ 第１のブロック
２２ 第２のブロック
２３、２４ コンデンサ
２１１ デジタルデータ入力部
２１２ 第１データパルス変調部
２１３ 第２データ復調部
２１４ データ出力部
２１５ フレーム信号生成部
２１６ フレーム制御部
２２１ 第１データパルス復調部
２２２ Ｄ／Ａ変換器
２２３ 第２データパルス復調部
２２４ Ａ／Ｄ変換器
２２６ フレーム制御部２２６
２２７ ２線／４線変換器
２２８ 電話回線
Claims (2)
- 異なる電圧で動作する２つ以上の電気回路の間で容量性分離障壁を経て多ビットのデジタル信号を伝達する通信装置において、前記デジタル信号を複数のビット幅で分割し、前記分割されたデータの値に応じたパルス信号列を発生する変調部と、前記パルス信号列を元の多ビットのデジタルデータに復調する復調部を具備し、前記変調部と復調部とを容量性分離障壁を経て結合したことを特徴とする異なる電圧で動作する電気回路間の通信装置。
- フレーム信号を発生するフレーム信号発生部と、前記フレーム信号から２系統以上のパルス信号を時分割に制御するフレーム制御部とを具備し、２系統以上のデータを時分割に伝送することを特徴とする請求項１に記載の異なる電圧で動作する電気回路間の通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003066212A JP2004274662A (ja) | 2003-03-12 | 2003-03-12 | 異なる電圧で動作する電気回路間の通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003066212A JP2004274662A (ja) | 2003-03-12 | 2003-03-12 | 異なる電圧で動作する電気回路間の通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004274662A true JP2004274662A (ja) | 2004-09-30 |
Family
ID=33126995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003066212A Pending JP2004274662A (ja) | 2003-03-12 | 2003-03-12 | 異なる電圧で動作する電気回路間の通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004274662A (ja) |
-
2003
- 2003-03-12 JP JP2003066212A patent/JP2004274662A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2248262B1 (en) | Transformer-isolated analog-to-digital converter (adc) feedback apparatus and method | |
| KR101570610B1 (ko) | 2-와이어 통신 프로토콜 엔진 | |
| EP1112648B1 (en) | A system and method for sending and receiving data signals over a clock signal line | |
| US7158573B2 (en) | Method and apparatus for full duplex signaling across a transformer | |
| JP3872115B2 (ja) | コンデンサを経る信号の通信方法及びそのための装置 | |
| CA2151373C (en) | Method and apparatus for transmitting nrz data signals across an isolation barrier disposed in an interface between adjacent devices on a bus | |
| KR100380790B1 (ko) | 전화선에 접속하기 위한 직접 디지털 액세스 배열회로 및 그 접속방법 | |
| US8477668B2 (en) | High speed data transmission method and corresponding devices | |
| US5325400A (en) | Method and apparatus for predistortion of signals in digital transmission systems | |
| JP4021144B2 (ja) | 超線形積分器を用いたｆｓｋ復調器 | |
| US6351489B1 (en) | Data bus communication technique for field instrument | |
| JP2004274662A (ja) | 異なる電圧で動作する電気回路間の通信装置 | |
| EP1197028B1 (en) | Integrated modem and line-isolation circuitry and associated method | |
| CA2396948A1 (en) | A system and method for sending and receiving data signals over a clock signal line | |
| US4896335A (en) | Digital 2B1Q transmitter with high precision and linearity time domain response | |
| CN109831192B (zh) | 用于传送器、接收器的物理层电路及其方法、及通讯系统 | |
| KR100867055B1 (ko) | 전력 전달 및 양방향 통신을 위하여 2 모드 제어된 절연회로를 구비하는 통신 장치 | |
| EP1673884A2 (en) | Dual phase pulse modulation system | |
| CN212992288U (zh) | 基于磁场耦合的高性能隔离放大器结构 | |
| US6567020B2 (en) | Method and arrangement for reducing interference | |
| JP2004120563A (ja) | 電圧の異なる電気回路間での通信方法及びそのための装置 | |
| JP3839591B2 (ja) | インターホン信号伝送方式 | |
| JPH07203055A (ja) | 公衆交換回線電話網との通信のための結合装置 | |
| SU1691967A1 (ru) | Система передачи данных | |
| CN104393873B (zh) | 用于改进电子电路中的信号通信的装置及相关方法 |