JP4016035B2

JP4016035B2 - 集積化サーミスタに関する方法および構造

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Publication number: JP4016035B2
Application number: JP2005000921A
Authority: JP
Inventors: ジョン・エイ・ケイスイ; ウイリアム・ジェイ・フェランテ; エドワード・ダブリュ・キューラ; カール・ジェイ・レイデンス; ウィリアム・アール・トンティ
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Priority date: 2004-01-08
Filing date: 2005-01-05
Publication date: 2007-12-05
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Description

本発明は、感温性導体エレメントの構造ならびに製造方法に関し、より詳細に述べれば、超大規模集積（ＶＬＳＩ）回路用のサーミスタの構造ならびに製造方法に関する。

集積回路（ＩＣ）の小型化の成功は、コンピュータ・テクノロジの高速進化を可能にした要因の筆頭に挙げられる。ソリッド・ステート・プロセッシング・テクニックもまた、これらのＩＣ内に含められる電子デバイスの小型化における継続的な進歩を可能にした。しかしながら、小型化された環境においては、わずかであっても物理ファクタの変動がＩＣのパフォーマンスに決定的な影響を及ぼし得ることから、それらのファクタの慎重な監視が必要とされる。慎重な監視を可能にするために、『センサ』と呼ばれる検出素子が開発され、ほとんどのＩＣに組み込まれている。センサは、それ自体が電子デバイスであり、力、加速度、圧力、化学物質濃度、および温度を含めた広範多様な物理量を測定するべく選択的に設計される。これらのセンサも小型化されるが、現在の超大規模集積（ＶＬＳＩ）素子に類似のサイズ・スケールで作られることが最も多い。

温度は、慎重な監視を要する、より重要な物理ファクタの１つである。特定の温度への外部暴露は素子を損なうことになり得るが、内部温度の変動もまた、ＩＣ内の随所に存在するそのほかの重要な設計の症候的な問題、または動作上の問題となり得る。サイズの縮小された素子が、わずかな温度変化に対しても影響をより受けやすくなることから、小型化された素子内においては、温度コントロールがこれまで以上に重要になっている。

上に列挙した状況に加えて、ＶＬＳＩ素子を使用するＩＣにおいては、温度検出が特に有用である。この種の回路は、自律的なプロセッサ・コントロールのために温度検出を利用する。局所的に監視された熱暴走は、特定のトランジスタあるいは回路ブロック内等において損傷が発生する前に、許容可能範囲外となるもっともわずかな温度変化を用いて電流の再ルーティングをトリガすることができる。同様に、集積化された温度センサ回路を使用して、特定のトランジスタおよび回路ブロックへの供給電圧を局所的かつ動的に調整し、チップ全体にわたる温度差を最小化してその種の損傷から防護するとともにパフォーマンスならびにタイミングを向上させることができる。特定のトランジスタのパフォーマンスは、供給電圧の局所的な調整によって低下することがあり得る。しかしながら、チップ全体もしくはシステム全体のパフォーマンスならびにタイミングは、チップ全体にわたるトランジスタがより良好に整合することから最適化される。

結論的に言えば、広範にわたるＩＣ回路の動作において、温度監視は極めて重要であり、かつ有用である。この必要性に取り組むべく温度センサが導入されている。

温度センサまたは温度検出素子は多様であり、かつ熱電対、逆バイアス・ダイオード、および感温性抵抗等の広範にわたる素子を含む。これらの温度検出素子は、それぞれ長短を有しており、したがって、それらの長所を最大化するため、あるいはそれらの短所を最小化するために異なるタスクごとに選択的に用いられている。たとえば『サーミスタ』は、温度に伴って変化する導電率を有する素子であり、特にその製造の単純性からＶＬＳＩプロセス・スキームにおける使用に有利である。

サーミスタ等の温度センサの有効性は、その感度の直接関数となる。温度の変化に対するセンサの導電率における変化のパーセンテージが高いほど、そのセンサは感度が高い。サーミスタは、ＩＣの製造におけるプロセス統合が容易なことから普及が伸び続けている。近年は、より高感度のサーミスタを提供するための努力が続けられてきた。それにもかかわらず、サーミスタの感度は、その製造容易性とのバランスが未だに求められている。このことは、ＶＬＳＩ素子とともに使用されるサーミスタにおいて特に当てはまる。

ＶＬＳＩ素子内におけるサーミスタの使用は、従来技術のセンサの上をゆく追加の長所を提供する。ＶＬＳＩ素子を有する多くのＩＣにおいては逆バイアス・ダイオードが使用されているが、これは、サーマル・ダイオードとしても知られるこのダイオードが特に温度に敏感であり、かつＶＬＳＩの製造プロセス・フローへの統合が容易であることによる。しかしながら最近の研究によって、ダイオードが使用された場合、特にシリコン・オン・インシュレータ（ＳＯＩ）またはひずみＳＯＩ基板に使用された場合に、ひずみ接合がサーマル・ダイオードの測定にノイズならびに変動をもたらすことが明らかになった。そこでサーミスタが、これらの状況における逆バイアス・ダイオードを置換するための魅力的なオプションとなる。いずれにしてもその種のサーミスタの温度感度を、その製造プロセスの容易性に影響を与えることなく向上させる改善は、その種の状況下におけるサーミスタを一層魅力的な選択肢とする。

したがって、集積回路サーミスタ構造を提供することが望まれる。

さらに、ＶＬＳＩ回路内においてＳＯＩならびにひずみＳＯＩ構造とともに使用するための集積回路サーミスタ構造を提供することが望まれる。

さらにまた、既存の集積回路の製造プロセス内へ統合することのできるサーミスタの製造方法を提供することが望まれる。

本発明の１つの側面によれば、サーミスタを形成するための構造ならびに方法が提供される。少なくとも単結晶半導体の上側層を含む基板内に分離領域が形成される。この分離領域ならびに上側層上にサリサイド前駆体の層が形成される。その後、サリサイド前駆体と上側層の反応が行われ、上側層に対して自己整合するサリサイドが形成される。最後に、分離領域上のサリサイド前駆体の部分をサーミスタの本体として保存しつつ、サリサイド前駆体の無反応部分の除去が行われる。

本発明の別の側面によれば、集積回路サーミスタを形成するための代替方法が提供される。この種の方法においては、集積回路のワイヤリング上にレベル間誘電体層（ＩＬＤ）が形成される。続いてＩＬＤ内にエンボス・エリアが形成される。このエンボス・エリア内およびＩＬＤ上にサーミスタ材料が形成される。サーミスタ材料のパターン形成が行われ、ＩＬＤには、このパターン化されたサーミスタ材料をマスクとして選択的に前記ＩＬＤをエッチングして、前記第１のワイヤリング上の前記ＩＬＤ内に開口が形成される。それに続いて、ＩＬＤ内のエッチングによる前記開口の中に第２のワイヤリングが形成される。その後、エンボス・エリア内のサーミスタ材料を残存させつつ、ＩＬＤの表面からサーミスタ材料が除去される。最後に、サーミスタ材料に対するコンタクトが形成される。

本発明は、新しい温度検出素子およびその種の素子を作るための方法を紹介する。この素子は、製造容易かつあらゆる種類のＩＣへの容易な組み込みが可能な非常に高感度のサーミスタである。本発明のサーミスタは、ＶＬＳＩ素子を有するＩＣ内における容易な使用ならびにＳＯＩまたはひずみＳＯＩ基板への組み込みさえも可能であり、しかも従来技術のセンサの問題に対する不感性がより高い。

図１〜４に本発明の第１の実施態様を示す。この本発明の第１の実施態様においては、プロセスの中で形成されるサーミスタが、自己整合シリサイド、すなわち『サリサイド』の形成にも使用される。

図１は、シリコン・オン・インシュレータ（ＳＯＩ）基板等のセミコンダクタ・オン・インシュレータ基板を使用する製造の初期段階を示した断面図である。近年は、トランジスタのパフォーマンスを向上させる手段としてシリコン・オン・インシュレータ（ＳＯＩ）テクノロジが注目されている。ＳＯＩ基板の使用は、寄生接合容量を低下させる傾向にあり、速度の向上、消費電力の低減、より良好な周波数応答、およびソフト・エラーに対する抗性を導く一方、製造可能性問題への取り組みも助ける。

ＳＯＩ基板によってもたらされる長所の多くがその構造に由来する。ＳＯＩ基板は、基板の絶縁層上にシリコン等の単結晶半導体の能動素子層が形成される構造を有している。絶縁層は、能動素子層内に形成される素子と、基板の下側のバルク層の間における容量を除去するべく作用し、かつ最終的には表面の素子を劣化させ、あるいは破壊するおそれのある基板を通る電路の発達を防止するべく作用する。この絶縁層は、通常、シリコン・ウエーファの下側に、酸素イオン注入（ＳＩＭＯＸ）による分離等のプロセスによって形成される埋め込み酸化膜（ＢＯＸ）の層である。それに代えて、周知のボンディング・プロセスを使用してＳＯＩウエーファを形成することもできる。

図１においても基板のバルク・シリコン部分が５０に、ＢＯＸ層が１２０にそれぞれ示されている。１１０に示されているものは、このＢＯＸ層１２０上に形成されたＳｉの薄い層である。この初期プロセス段階は、すでにＳＯＩ層１１０内に素子が形成されていることを前提としている。薄膜Ｓｉ層１１０の上側部分は、導電率の向上のためにシリサイドへ変成されることになる。それに加えて、基板上に形成された隣接能動エリアとの電気的分離のために、１３０として示されているとおり、ＢＯＸ層１２０上にシャロー・トレンチ分離（ＳＴＩ）構造（１ないしは複数）が形成されている。

ＳＯＩ層１１０上にサリサイドの層を形成するために、以下においてサリサイド前駆体と呼ぶ導体材料の薄膜層１００が、薄膜ＳＯＩ層１１０およびＳＴＩ構造１３０の上に形成される。この導体材料の層１００の厚さは、好ましくは約５ｎｍから１００ｎｍまでの範囲とする。

ここで注意が必要であるが、サリサイド前駆体は、続くプロセス段階において最終的にサーミスタの形成に使用されることになる。したがって、サリサイド前駆体の材料の選択は、それがサーミスタの感度に影響することから、またその結果として有効性に影響することから重要である。サーミスタの形成には多様な金属を使用することができるが、より効果的な温度検出機能が特定の物質によって提供されることがわかった。サーミスタの有効性の決定におけるもっとも一般的な利点の形態は、抵抗温度係数（ＲＴＣ）である。ＲＴＣは、セ氏１度の温度変化に対する抵抗の変化パーセンテージとして定義される。ＲＴＣは、正または負となり得るが、ＲＴＣの絶対値が素子の感度を表す。ＲＴＣの大きさが大きいほど、サーミスタの感度が高い。

次に示す表は、いくつかの一般的なサーミスタ材料に関するＲＴＣ値を示している。これらの材料のいくつかは、それらの素子集積化特性からＶＬＳＩ素子のための製造プロセスにおける有効な候補となることも示している。

サーミスタ材料のＲＴＣ
サーミスタ材料ＲＴＣ
――――――――――――――――――――――――
プラチナ（Ｐｔ）＋０．３９２７％／Ｃ
銅（Ｃｕ）＋０．６８％／Ｃ
コバルト（Ｃｏ）＋０．６０４％／Ｃ
ニッケル（Ｎｉ）＋０．６９％／Ｃ
シリコン（Ｓｉ−真性）＋０．７０％／Ｃ
ＳｉＣ（炭化シリコン） −２．０１％／Ｃ
硼素ドープＳｉＣ −２．８５％／Ｃ

炭化シリコン（ＳｉＣ）等の材料、特に硼素ドープＳｉＣは、それらのＲＴＣの大きさが大きいことから、サーミスタとしての使用に大いに有望であることを示している。ＳｉＣ薄膜サーミスタは、従来のセラミック・サーミスタより優れており、高い信頼性、高い精度、および容易な製造のために無線周波数（ＲＦ）スパッタ・テクニックを介して作られている。ＳｉＣの薄膜層から作られるサーミスタは、その種のディスクリート素子の低い電力消費率からも有利であると考えられる。

ＳｉＣに加えて、元素材料もしくはそれらの関連シリサイドまたは別の導体材料は、ＶＬＳＩ素子のサーミスタ材料として容易に組み込むことができる。サリサイド前駆体として使用される材料のいくつかの例として、表１に挙げられているＰｔ、Ｃｕ、Ｃｏ、Ｎｉ、およびそのほかの、表１に挙げられていないが、タングステン（Ｗ）、あるいはチタン（Ｔｉ）がある。その種の元素材料のサリサイドの例としては、ＣｏＳｉｘ、ＮｉＳｉｘ、およびＰｔＳｉｘが挙げられる。ここで理解される必要があるが、これらの例は、例示のみを目的として提供されており、サーミスタを製造するために選択される材料の中に、別の元素材料、あるいはそのほかの、向上したＲＴＣを有する適切な材料を含めることは可能である。

本発明の別の実施態様においては、導体層（サリサイド前駆体）１００を、１ないしは複数の金属および／または金属混合物の層から構成することができる。たとえば、バリア／耐剥離性層を窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）等の物質からなるオリジナルの金属または金属混合物層の上に形成し、その後のプロセスを容易にすることができる。

サリサイド前駆体の形成には、多様な方法を使用することができる。サリサイド前駆体は、いくつかある従来の薄膜形成テクニックの任意の１つを使用して形成させてもよい。これには、とりわけ化学蒸着法（ＣＶＤ）プロセス（特に、タングステンの形成用）、物理蒸着法（ＰＶＤ）テクニック、およびスパッタリングが含まれる。

図２は、その後に続くプロセス段階を示している。図２は、さらに処理が行われ、その結果としてシリコン層１１０の上に１４０として示されているシリサイドまたはサリサイドの層が形成された後のシリコン層１１０およびサリサイド前駆体１００の断面図である。この場合においても、多様なプロセスを利用してケイ化を生じさせることができる。好ましい実施態様においては、導体層またはサリサイド前駆体層１００に熱反応を提供してケイ化を生じさせている。ケイ化は、シリコン層上にだけ生じる。したがって、熱反応の後はシリサイドの層１４０が、シリコン層１１０上にだけ形成される。シリコンの存在しないＳＴＩ１３０の領域の上には、導体層が無反応のまま残る。熱反応後に無反応のまま残る導体層と、サリサイド前駆体として反応する導体層の間をより良好に区別するために、本質的にこれら２つの層は同一であるが、以下においては、この無反応導体層の参照に１５０を用いる。

図３は、その後に続くプロセス段階を例示している。図３の断面図においては、無反応導体層１５０の上に形成されるブロック・マスク層１６０のパターンが示されている。正しく配置されたブロック・マスク１６０を伴った無反応導体層１５０には、限定する意図ではないが垂直エッチング等のエッチングによってパターン形成がなされる。その種の垂直エッチングの例として、リアクティブ・イオン・エッチング（ＲＩＥ）、および等方性エッチングが挙げられ、これらはいずれも層１４０のシリサイドおよびブロック・マスク材料に対して選択的でなければならない。好ましい実施態様においては、非等方性湿式エッチングがこの種の除去に使用される。このほかの使用可能なエッチング方法としては、化学乾式エッチング、イオン・ミリング、あるいはそのほかの類似の方法が挙げられる。図３に示されている実施態様においては、サリサイド１４０がブロック・マスク１６０によって保護されていないため、エッチングは、サリサイドおよびブロック・マスク材料に対して選択的でなければならない。

このエッチング・プロセスに続き、従来の方法を通じて全体のブロック・マスクの除去が行われる。望ましい場合、あるいは必要な場合には、後クリーニング手続きを行うことができる。残された無反応導体層１５０は、すでにサーミスタの本体としてパターン形成がなされており、以下においてはそれを、図４に示されているとおり、サーミスタ１７０と呼ぶ。

代替実施態様（図示せず）においては、無反応導体層１５０のエリアおよびサリサイド・エリア１４０の両方を覆ってブロック・マスク１６０のパターン形成が行われる。そのような場合には、層１５０のエッチングがサリサイド材料に対して選択的である必要はない。

この後に続く段階は、図４に示されているように、１９０として示されているレベル間誘電体層（ＩＬＤ）の形成を提供する。ＩＬＤは、従来的に使用されている材料等の多様な材料から作ることができる。さらに、ＩＬＤは、複数のレベルの形成から構成し、ＩＬＤのスタックを形成することが可能である。しかしながら好ましい実施態様においては、ホウ素リン・ドープ酸化膜ガラス（ＢＰＳＧ）がＩＬＤ１９０として使用される。複数層のレベル間誘電体が使用される場合には、好ましくはＢＰＳＧをその種の誘電体スタックの最初の層とする。ＢＰＳＧを使用する１つの利点は、それが一様かつ良好に形成されたカバレッジを提供することであり、孔を残さず、しかも小さいギャップを埋め、その結果、ＩＬＤ１９０が、すべての表面に対する優れた接着を提供することである。ここで注意が必要であるが、ＩＬＤ１９０は、ＳＴＩ領域１３０（それにオーバーレイされるサーミスタ１７０を含む）をはじめサリサイド層１４０をともに覆って形成されるブランケットである。本発明の特定の実施態様によれば、層形成に続き、ＩＬＤ１９０が平坦化される。この場合においては、従来の任意の平坦化の方法を使用することが可能であり、たとえば、化学機械研磨（ＣＭＰ）法がある。

その後、従来の方法を使用してＩＬＤ１９０にパターン形成を行うことによって、１８０に示されているようなコンタクト・バイアを形成し、サーミスタのコンタクトを形成することができる。好ましい実施態様においては、ＩＬＤ１９０内に、水平方向に延びるグルーブのパターン形成を行うことによって導体パターン１９２、１９４を同時に形成することができ、それをワイヤリング・パターンとしてもよく、あるいはそれに代えて、その後そこへ、より高いレベルの導体バイア（図示せず）が相互接続されるランディング表面を提供してもよい。水平のワイヤリング・パターンとして導体パターン１９２、１９４が横方向に延び、たとえばパターン１９２が基板上を上下方向にわたって延びるように、パターン１９２が基板上を左右方向にわたって延びるようにすることができる。

好ましい実施態様においては、コンタクト・バイア１８０および導体パターン１９２、１９４を、従来のダマシン・テクニックを用いてレベル間誘電体層１９０のパターン形成を行うことによって形成することができる。バイア１８０に対する相互接続のための導体パターンの形成に代わるものとして、ＩＬＤ１９０の上に形成された導体層に対するリアクティブ・イオン・エッチング等によるパターン形成が挙げられる。

本発明の特定の実施態様においては、サーミスタ１７０が同一レベルの導体パターン１９２、１９４の間における局所的な、それぞれのバイア１８０を接続する相互接続としての作用を提供することができる。別の実施態様においては、サーミスタが、異なるワイヤリング・レベルにおいて導体パターンを局所的に相互接続する。たとえば、サーミスタが局所的に導体パターン１９２と１９４を相互接続するが、パターン１９４が、図４に示されている導体パターン１９２、１９４より高いワイヤリング・レベルに対する別の相互接続を提供するためのランドとして機能する。

そのような場合には、サーミスタが温度検出機能に代えて、あるいはそれに加えて局所的な相互接続機能を提供する。この関係においては、用語『サーミスタ』が、達成される構造に広く適用され、サーミスタ１７０が温度検出機能のために使用されることを必要としない。

本発明の別の実施態様を、図５〜１２に示す。この実施態様においては、レベル間誘電体層のパターン形成にも使用されるハード・マスク層のパターン形成がなされた部分からサーミスタが形成される。ハード・マスク材料は多様であるが、半導体の処理に使用される各種の反射防止膜（ＡＲＣ）等の有機高分子材料、酸化シリコン、窒化シリコン、酸窒化シリコン、およびＳｉＣ等の無機材料、あるいはアモルファス、多結晶、または単結晶形式の任意の金属または半導体材料を含めることができる。

図５は、本発明の第２の実施態様に従ったサーミスタの製造の初期段階を例示している。図５は、レベル間誘電体層（ＩＬＤ）２００の下方に形成されるワイヤリング・レベル２１０の断面図である。このワイヤリングは例示的に与えられており、相互接続ワイヤリングおよびビットライン・ワイヤリング等の多様な機能のためのワイヤリングを表すものとすることができる。ＩＬＤ２００は、ワイヤリング・レベル２１０上に形成される。

図６は、その後に続くプロセスを例示している。図６に示されているように、好ましくはフォトレジスト材料からなるマスク層２２０が、レベル間誘電体層２００上に形成され、続いてそのパターン形成が行われる。その後、ＩＬＤ２００には、湿式エッチングまたは非等方性ＲＩＥにより、マスク層２２０に従ったエッチングが行われる。その結果としてエンボス領域２２５が得られる。その後は、マスク層２２０が除去される。

図７は、さらにその後に続くプロセスを例示している。図７に示されているように、材料の層２３０が、この後に続くＩＬＤ２００ならびにサーミスタのパターン形成のためのハード・マスクとして、ＩＬＤ２００上に形成される。ハード・マスク層の材料は、それが比較的一様な厚さで表面を覆うように、好ましくはコンフォーマル特性を有している。

図８は、さらにその後に続くプロセスを例示している。図８に例示されている断面図においては、とりわけ、ＩＬＤ２００に対するデュアル・ダマシン・パターン形成が行われる。ダマシン・プロセスによれば、パターン形成された層が、別の層上および層内に、２つの層の上側表面が共平面となるように埋め込まれる。半導体製造においては、ダマシン・プロセスが、適切な場所におけるグルーブならびにホールの作成を含む。グルーブは、レベル間誘電体層等の絶縁材料内に形成される。グルーブならびにホールは、エッチングを含む多様なテクニックを介して作成することができ、その後それらには、金属等の導体材料が満たされる。

このコンセプトを図８に適用すると、デュアル・ダマシン・プロセスは、それが行われたときに開口２４５を作成する。図８に示されている好ましい実施態様においては、開口２４５が、通常は紙面の左から右へ向かう方向または内および外へ紙面を横切る方向に延びる上側エリア２４４を含むように形づくられる。上側エリア２４４は、通常、下側エリア２４２より遠くまで水平方向に延びる。通常、下側エリア２４２は、本質的に垂直バイアとして提供される。

その後、２４０として図８に示されているように、相互接続ライナと呼ばれる導体ライナ２４０が提供される。ここで注意が必要であるが、相互接続ライナ２４０は、ワイヤ・レベル２１０を接続する形で提供される。プロセスが継続し、ライナ２４０によってライナが施された開口２４５が、図９に示されているように金属等の導体によって満たされる。導体材料２５０は、基板上に形成もしくはメッキがなされたブランケットであり、開口２４５を満たし、かつエンボス領域２２５上のサーミスタ材料２３０の表面に付着する。この導体層２５０は、バック・エンド・オブ・ライン（ＢＥＯＬ）相互接続を形成する。その後この構造に、化学機械研磨（ＣＭＰ）法等の従来的な平坦化方法を通じて、図１０に示されるようにライナ２４０上で停止する平坦化が行われる。さらに続いてハード・マスク層２３０もまた、ＩＬＤ２００の上端まで研磨され、その結果、エンボス領域２２５内だけにそれが残される。以下においては、このエンボス領域２２５内に満たされているハード・マスク材料を、図１１に示されているとおり、２６０として参照する。プロセスのこの段階の結果として、導体バイア２５４がワイヤリング・レベル２１０をはじめ第２のワイヤリング・レベル２５２と接触する。

エンボス領域内のハード・マスク２６０は、その後、図１２に示されているようにサーミスタの形成に使用される。好ましくは、コンタクト・バイア２７０の形成に先行してハード・マスク２６０の上にキャッピング層２８０が形成される。キャッピング層２８０は、好ましくは形成された窒化シリコンまたは形成された二酸化シリコン等のパターン形成容易な誘電体層とする。その後、別のレベル間誘電体層（ＩＬＤ）２９０の形成が行われ、好ましくはそれに続いて平坦化が行われる。さらにその後、ＩＬＤ２９０内にバイア開口のパターン形成が行われる。バイア開口のエッチングが完了すると、開口内における金属等の導体材料の形成によってコンタクト・バイア２７０が形成される。好ましい実施態様においては、ＩＬＤ２９０内における水平方向を向くパターンの形成によって導体パターン３００、３１０も形成され、その後、導体材料の形成によってコンタクト・バイア２７０ならびに導体パターンの形成が同時に行われる。

前述した実施態様における場合と同様に、サーミスタ２６０は、それぞれのバイア２７０を結合する導体パターン３００と３１０の間の局所的な相互接続としての機能を提供することができる。

本発明の一実施態様によれば、集積回路サーミスタ構造が提供される。本発明の特定の実施態様によれば、集積回路サーミスタが、サリサイドの形成にも使用されるプロセスによって製造される。別の特定の実施態様によれば、サーミスタが、バック・エンド・オブ・ライン（ＢＥＯＬ）ワイヤリング等の集積回路のワイヤリングの形成にも使用されるプロセスによって製造される。

以上、本発明をその特定の実施態様に従って説明してきたが、当業者であれば理解されるとおり、それに対する多くの修正および強化が本発明の範囲ならびに精神から逸脱することなしに可能であり、それは付随する特許請求の範囲によってのみ限定される。

サリサイド・プロセスを使用するサーミスタを製造するための本発明の一実施態様に従ったプロセスの段階を示した断面図である。サリサイド・プロセスを使用するサーミスタを製造するための本発明の一実施態様に従ったプロセスの段階を示した断面図である。サリサイド・プロセスを使用するサーミスタを製造するための本発明の一実施態様に従ったプロセスの段階を示した断面図である。サリサイド・プロセスを使用するサーミスタを製造するための本発明の一実施態様に従ったプロセスの段階を示した断面図である。基板の表面の上方のワイヤリング・レベルにおいてサーミスタを形成する集積化ハード・マスクを使用して温度検出抵抗を製造する別の実施態様に従ったプロセスの段階を示した断面図である。基板の表面の上方のワイヤリング・レベルにおいてサーミスタを形成する集積化ハード・マスクを使用して温度検出抵抗を製造する別の実施態様に従ったプロセスの段階を示した断面図である。基板の表面の上方のワイヤリング・レベルにおいてサーミスタを形成する集積化ハード・マスクを使用して温度検出抵抗を製造する別の実施態様に従ったプロセスの段階を示した断面図である。基板の表面の上方のワイヤリング・レベルにおいてサーミスタを形成する集積化ハード・マスクを使用して温度検出抵抗を製造する別の実施態様に従ったプロセスの段階を示した断面図である。基板の表面の上方のワイヤリング・レベルにおいてサーミスタを形成する集積化ハード・マスクを使用して温度検出抵抗を製造する別の実施態様に従ったプロセスの段階を示した断面図である。基板の表面の上方のワイヤリング・レベルにおいてサーミスタを形成する集積化ハード・マスクを使用して温度検出抵抗を製造する別の実施態様に従ったプロセスの段階を示した断面図である。基板の表面の上方のワイヤリング・レベルにおいてサーミスタを形成する集積化ハード・マスクを使用して温度検出抵抗を製造する別の実施態様に従ったプロセスの段階を示した断面図である。基板の表面の上方のワイヤリング・レベルにおいてサーミスタを形成する集積化ハード・マスクを使用して温度検出抵抗を製造する別の実施態様に従ったプロセスの段階を示した断面図である。

符号の説明

５０シリコン部分
１００サリサイド前駆体；導体層；薄膜層
１１０ＳＯＩ層；シリコン層；薄膜Ｓｉ層
１２０ＢＯＸ層
１３０シャロー・トレンチ分離（ＳＴＩ）構造；ＳＴＩ領域；
１４０シリサイドの層；サリサイド・エリア；サリサイド層
１５０無反応導体層
１６０ブロック・マスク層
１７０サーミスタ
１８０コンタクト・バイア
１９０レベル間誘電体層（ＩＬＤ）
１９２導体パターン
１９４導体パターン
２００レベル間誘電体層（ＩＬＤ）
２１０ワイヤリング・レベル
２２０マスク層
２２５エンボス領域
２３０サーミスタ材料；ハード・マスク層
２４０相互接続ライナ；導体ライナ
２４２下側エリア
２４４上側エリア
２４５開口
２５０導体層；導体材料
２５２第２のワイヤリング・レベル
２５４導体バイア
２６０サーミスタ；ハード・マスク
２７０コンタクト・バイア
２８０キャッピング層
２９０レベル間誘電体層（ＩＬＤ）
３００導体パターン
３１０導体パターン

Claims

サーミスタを形成する方法であって、
少なくとも単結晶半導体の上側層を含む基板内に分離領域を形成するステップと、
前記分離領域および前記単結晶半導体の上側層上にサリサイド前駆体を形成するステップと、
前記サリサイド前駆体を前記上側層に反応させ、前記上側層に対して自己整合するサリサイドを形成するステップと、
前記分離領域上の前記サリサイド前駆体の部分を前記サーミスタの本体として保存しつつ、前記サリサイド前駆体の無反応部分を除去するステップと、を備える
方法。
さらに、レベル間誘電体（ＩＬＤ）の層を、前記サーミスタの本体上に形成するステップと、前記ＩＬＤによって絶縁された前記サーミスタの本体に導体コンタクトを形成するステップと、を備える、請求項１に記載の方法。
前記サリサイド前駆体は、Ｐｔ、Ｃｕ、Ｃｏ、Ｎｉ、Ｗ、Ｔｉからなるグループから選択された少なくとも１つの金属を含む、請求項２に記載の方法。
前記サーミスタの前記本体は、５から１００ｎｍまでの間の厚さを有する、請求項２に記載の方法。
前記レベル間誘電体は、ＢＰＳＧを含む、請求項２に記載の方法。
前記単結晶半導体はシリコンからなり、前記基板は、単結晶半導体の上側層と、単結晶半導体のバルク層の間に埋められた酸化物層を有するシリコン・オン・インシュレータ（ＳＯＩ）基板である、請求項２に記載の方法。
前記分離領域は、トレンチ分離領域である、請求項６に記載の方法。
前記サリサイド前駆体は、前記サーミスタ本体だけが分離領域にオーバーレイされるように除去される、請求項１に記載の方法。
前記分離領域は、トレンチ分離領域である、請求項８に記載の方法。
前記サリサイド前駆体は、アニーリング・プロセスにより、前記上側層と反応して前記上側層に対して自己整合するサリサイドを形成する、請求項１に記載の方法。
前記サリサイド前駆体は、スパッタリングによって、前記分離領域ならびに前記単結晶半導体の上側層上に形成される、請求項１に記載の方法。
さらに、第１および第２の導体パターンを前記コンタクトの対応する１つへ相互接続することを含む、請求項２に記載の方法。