JP4015222B2 - 可変帯域幅を有する増幅器回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、一般に増幅器に関し、さらに詳しくは、可変帯域幅を与える高周波増幅器に関する。
【０００２】
【従来の技術】
集積回路（ＩＣ）におけるアナログ信号処理では、増幅器を利用する場合が多い。増幅器は、信号の電圧レベルを増加または減少するためなど、さまざまな理由でＩＣにおいて利用できる。動作時に、増幅器の非理想的な内容が信号高調波(signal harmonics)などスプリアス出力信号を発生する傾向があり、これが信号の更なる処理に影響を及ぼすことがある。
【０００３】
増幅器を設計する際の一つの目標は、このようなスプリアス出力信号について低域濾波を施すことである。このような低域濾波を行う簡単な方法では、低域通過抵抗コンデンサ（ＲＣ）フィルタを利用する。ただし、ここでは、増幅器の動作帯域幅が多様なシステム用途で変化する必要があるため、ＩＣの柔軟性は低下する。複雑な濾波方法も利用されてきたが、これらの方法は、増幅器の動作周波数が増幅器の能動デバイスの遷移周波数に近づくと不可能になる。さらに、増幅器の動作帯域幅を変化させる多くの従来の設計は、増幅器のバイアス電流を変化することによって行っており、それにより増幅器の低周波数利得および相互変調特性を不要に変化させる。他の従来の設計は、信号経路においてｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタを利用し、それにより増幅器の最大動作周波数を低減している。回路の複雑さ，コストおよび最小動作電圧条件は、増幅器を設計する上で他の重要な検討事項である。
【０００４】
【発明が解決しようとする課題】
従って、比較的高い周波数で動作でき、しかもさまざまなシステム用途で利用するため可変周波数帯域を有する単純な増幅器回路が必要とされる。
【０００５】
【実施例】
本発明に従って、増幅器回路は、第１カットオフ周波数および第２カットオフ周波数を含む可変周波数応答を有する。この増幅器回路は、増幅器，容量性素子，ｎｐｎトランジスタおよびスイッチ制御回路によって構成される。ｎｐｎトランジスタは、増幅器の出力に結合されたベースと、第１基準電圧に結合されたコレクタと、容量性素子およびスイッチ制御回路の第１端部に結合されたエミッタとを有し、容量性素子およびスイッチ制御回路のそれぞれは第２基準電圧に結合された第２端部を有する。ｎｐｎトランジスタがスイッチ制御回路によってスイッチオフされると、第１カットオフ周波数は増幅器の最大動作周波数によって決定される。ｎｐｎトランジスタがスイッチ制御回路によってスイッチオンされると、第２カットオフ周波数は容量性素子のキャパシタンスによって決定される。高周波数動作については、増幅器は増幅のためｎｐｎトランジスタしか含まず、第１カットオフ周波数は増幅器回路のミラー・キャパシタンス(Miller capacitance)によって決定される。
【０００６】
図１は、本発明を具現できる通信システム１００のブロック図である。通信システム１００は、例えば、セルラ電話システムでもよい。通信システム１００は、移動局１０１および基地局１０２によって構成される。通信装置である移動局１０１は、コントローラ１０４，受信機１０６，送信機１０８，ユーザ・インタフェース１１０およびアンテナ１１２を備える。コントローラ１０４，受信機１０６，送信機１０８およびユーザ・インタフェース１１０のそれぞれは、好ましくは電源電圧Ｖｃｃである基準電圧１１３と、好ましくはグランドである基準電圧１１５とで電圧バイアスされる。別の通信装置である基地局１０２は、アンテナ１１４を介して移動局１０１と無線周波数（ＲＦ）信号を送受信する。移動局１０１は、アンテナ１１２および受信機１０６を介してＲＦ信号を受信する。コントローラ１０４は、ＲＦ信号とユーザ・インタフェース１１０からの入力信号とに基づいて移動局１０１の制御を支援する。データ信号はコントローラ１０４と、ユーザ・インタフェース１１０への入力信号とから生成される。データ信号は送信機１０８によって変調され、そのＲＦ信号はアンテナ１１２を介して送信される。好適な実施例では、通信システム１００は二重モード・システム動作を行い、ここでＲＦ信号はアナログまたはデジタルのいずれかで変調される。
【０００７】
図２は、送信機１０８の一部のブロック図である。この実施例では、送信機１０８は、アナログまたはデジタルのいずれかである動作モードを有する二重モード送信機である。送信機１０８は、オフセット周波数発生器２００，局部発振器発生器２０２，増幅器回路２０４，増幅器２０６，ミキサ２０８，フィルタ２１０，スイッチ２１４，移相器２２２，ミキサ２２８，ミキサ２３０，増幅器２３２，増幅器２３６，スイッチ２４０，可変利得段２４２，フィルタ２４６，電力増幅器２４８およびフィルタ２５０によって構成される。オフセット周波数発生器２００は、入力端子２０１において増幅器回路２０４に入力される信号を発生し、局部発振器発生器２０２は、入力端子２０３において増幅器２０６に入力される信号を発生する。増幅器回路２０４の非理想的内容は動作中にスプリアス信号を生じることがあるので、増幅器回路２０４は特殊フィルタを内蔵する。出力端子２０５，２０７における出力信号は、増幅器回路２０４および増幅器２０６によってそれぞれ発生され、ミキサ２０８によって混合される。ミキサ２０８は、その後フィルタ２１０によって濾波される信号を発生する。フィルタ２１０の出力２１２における搬送信号は、選択した動作モード（スイッチ２１４の位置によって示される）に応じてアナログまたはデジタル処理のために送出される。スイッチ２１４は、コントローラ１０４からのアナログ／デジタル制御信号２１６によって制御される。
【０００８】
動作モードがデジタルの場合、出力２１２は移相器２２２の入力２１８に結合される。Ｉ信号２２４（「同相(in-phase)」信号）およびＱ信号２２６（「直交(quadrature-phase)」信号）は、デジタル変調のために用いられるデジタル・データ信号をなす。Ｉ信号２２４はミキサ２２８に入力され、Ｑ信号２２６はミキサ２３０に入力される。搬送信号は移相器２２２によって処理され、Ｉ信号２２４およびＱ信号２２６と混合される。その混合信号は増幅器２３２によって増幅され、出力２３４において出力信号を生成する。この出力信号は、アナログ／デジタル制御信号２１６によって制御されるスイッチ２４０に送出される。動作モードがデジタルであると仮定すると、スイッチ２４０は出力２３４を可変利得段２４２に結合する。
【０００９】
動作モードがアナログの場合、出力２１２はスイッチ２１４によって入力２２０に結合される。搬送信号は増幅器２３６によって増幅され、出力２３８において出力信号を生成し、この信号はスイッチ２４０に入る。動作モードがアナログであると仮定すると、スイッチ２４０は出力２３８を可変利得２４２に結合する。可変利得２４２は、コントローラ１０４からの可変利得制御信号２４４によって制御される。その信号はフィルタ２４６，電力増幅器２４８およびフィルタ２５０によって処理される。フィルタ２５０の出力はアンテナ１１２に結合され、そこから信号は送信される。
【００１０】
図３は、本発明による増幅器回路２０４の構成図を示す。増幅器回路２０４は、増幅器３００，ｎｐｎトランジスタ３０２，容量性素子３０４およびスイッチ制御回路３０６によって構成される。増幅器３００は、基準電圧１１３および基準電圧１１５でバイアスされ、また入力端子２０１を含み、ここで入力信号が印加される。ｎｐｎトランジスタ３０２は、出力端子２０５に結合されたベースと、基準電圧１１３に結合されたコレクタと、容量性素子３０４の第１端部に結合されたエミッタとを有する。容量性素子３０４は、基準電圧１１５に結合された第２端部を有する。ｎｐｎトランジスタ３０２のエミッタは、スイッチ制御回路３０６の第１端部にも結合される。スイッチ制御回路３０６は、基準電圧１１５に結合された第２端部を有する。スイッチ制御回路３０６の電流はフィルタ制御信号２０９によって制御される。
【００１１】
増幅器回路２０４は、第１カットオフ周波数を有する第１周波数応答と、第２カットオフ周波数を有する第２周波数応答とを含む、可変周波数応答を有する。（このような可変周波数応答の例を図６に示し、これについては以下で説明する。）フィルタ制御信号２０９は、スイッチ制御回路３０６を介してｎｐｎトランジスタ３０２をオン／オフする。第１カットオフ周波数は、フィルタ制御信号２０９が電流を抑制するようにスイッチ制御回路に指示すると確立される。ここで、ｎｐｎトランジスタ３０２は導通しておらず、そのため容量性要素３０４は出力端子２０５と基準電圧１１５との間で実質的に結合されない。第２カットオフ周波数は、フィルタ制御信号２０９が電流をイネーブルするようにスイッチ制御回路３０６に指示するすると確立される。ここで、ｎｐｎトランジスタ３０２は導通しており、そのため容量性素子３０４は出力端子２０５と基準電圧１１５との間で実質的に結合される。高周波数動作について、増幅器３００は増幅のためｎｐｎトランジスタしか含まず、ここで第１カットオフ周波数は増幅器回路２０４のミラー・キャパシタンスによって実質的に決定される。以下で詳細に説明するミラー・キャパシタンスは、増幅器３００の利得と、増幅器３００のｎｐｎトランジスタのベース・コレクタ間キャパシタンスとの関数である。
【００１２】
好適な実施例では、増幅器回路２０４は集積回路（ＩＣ）で製造され、さまざまなシステム用途で柔軟性を提供する。
【００１３】
図４は、本発明による増幅器回路２０４の構成図を示す。増幅器回路２０４は、差動増幅器４００，容量性素子４０２，容量性素子４０４，スイッチ４０６，スイッチ４０８およびスイッチ制御回路４１０によって構成される。差動増幅器４００は、基準電圧１１３および基準電圧１１５で電圧バイアスされる。差動増幅器４００は、入力信号が印加される入力端子４１６，４１８と、出力信号が取られる出力端子４２０，４２２とを有する。スイッチ４０６は、出力端子４２０に結合されたベースと、基準電圧１１３に結合されたコレクタと、容量性素子４０２の第１端部に結合されたエミッタとを有するｎｐｎトランジスタ４２４を含む。容量性素子４０２は、出力端子４２２に結合された第２端部を有する。スイッチ４０８は、出力端子４２２に結合されたベースと、基準電圧１１３に結合されたコレクタと、容量性素子４０４の第１端部に結合されたエミッタとを有するｎｐｎトランジスタ４２６を含む。容量性素子４０４は、出力端子４２０に結合された第２端部を有する。スイッチ制御回路４１０は、制御可能な電流源４２８および制御可能な電流源４３０によって構成される。制御可能な電流源４２８は、ｎｐｎトランジスタ４２４のエミッタに結合された第１端部と、基準電圧１１５に結合された第２端部とを有する。制御可能な電流源４３０は、ｎｐｎトランジスタ４２６のエミッタに結合された第１端部と、基準電圧１１５に結合された第２端部とを有する。
【００１４】
制御可能な電流源４２８，４３０は、フィルタ制御信号２０９に結合され、この信号に応答する。第１カットオフ周波数を確立するために、フィルタ制御信号２０９は、電流を抑制するように制御可能な電流源４２８，４３０を制御する。ここで、ｎｐｎトランジスタ４２４，４２６はスイッチオフされ、第１カットオフ周波数は差動増幅器４００の最大動作周波数によって決定される。この最大動作周波数は、差動増幅器４００のミラー・キャパシタンスによって実質的に決定され、ここで差動増幅器４００は増幅のためｎｐｎトランジスタしか含まない。第２カットオフ周波数を確立するために、フィルタ制御信号２０９は、電流を流すように制御可能な電流源４２８，４３０を制御する。ここで、ｎｐｎトランジスタ４２４，４２６はスイッチオンされ、第２カットオフ周波数は容量性素子４０２，４０４のキャパシタンスによって決定される。
【００１５】
図５は、図４の増幅器回路２０４の好適な実施例の詳細な構成図である。図４の差動増幅器４００は、図５においては、ｎｐｎトランジスタ５０８，ｎｐｎトランジスタ５１０，抵抗性素子５１６，抵抗性素子５１８，抵抗性素子５１２，抵抗性素子５１４および電流源５１３によって構成されて示される。電流源５１３は、トランジスタ５３０，抵抗性素子５３２，トランジスタ５２４，トランジスタ５２８，抵抗性素子５２６およびバイアス電流Ｉ1 を有するバイアス電流源５２２を含む。図４のスイッチ制御回路４１０は、図５においては、電流Ｉ2 を有する主制御可能な電流源５３６，トランジスタ５３８，抵抗性素子５４０，トランジスタ５４２，トランジスタ５４４，抵抗性素子５４６，トランジスタ５４８および抵抗性素子５５０によって構成されて示される。また、図５は、ｎｐｎトランジスタ４２４，ｎｐｎトランジスタ４２６およびそれぞれキャパシタンスＣを有する容量性素子４０２，４０４を示す。
【００１６】
図５の差動増幅器は、次のように結合される。増幅器回路２０４の入力信号は、ｎｐｎトランジスタ５０８，５１０のベースに対応する入力端子４１６，４１８で印加される。増幅器回路２０４の出力信号は、ｎｐｎトランジスタ５０８，５１０のコレクタに対応する出力端子４２０，４２２で取られる。ｎｐｎトランジスタ５０８のコレクタは、抵抗性素子５１６の第１端部に結合される。抵抗性素子５１６は、基準電圧１１３に結合される第２端部を有する。ｎｐｎトランジスタ５１０のコレクタは、抵抗性素子５１８の第１端部に結合される。抵抗性素子５１８は、基準電圧１１３に結合される第２端部を有する。ｎｐｎトランジスタ５０８のエミッタは、抵抗性素子５１２の第１端部に結合され、ｎｐｎトランジスタ５１０のエミッタは、抵抗性素子５１４の第１端部に結合される。抵抗性素子５１２，５１４の第２端部は、トランジスタ５３０のコレクタにて電流源５１３に結合される。トランジスタ５３０は、抵抗性素子５３２の第１端部に結合されたエミッタを有する。抵抗性素子５３２は、基準電圧１１５に結合された第２端部を有する。トランジスタ５３０は、トランジスタ５２４のベースに結合されたベースを有する。トランジスタ５２４は、抵抗性素子５２６の第１端部に結合されたエミッタを有する。抵抗性素子５２６は、基準電圧１１５に結合された第２端部を有する。トランジスタ５２４は、バイアス電流源５２２の第１端部に結合されたコレクタを有する。バイアス電流源５２２は、基準電圧１１３に結合された第２端部を有する。トランジスタ５２８は、トランジスタ５２４のコレクタに結合されたベースと、基準電圧１１３に結合されたコレクタと、トランジスタ５２４のベースに結合されたエミッタとを有する。
【００１７】
容量性素子４０２，４０４およびｎｐｎトランジスタ４２４，４２６は、出力端子４２０，４２２に次のように結合される。ｎｐｎトランジスタ４２４のベースは出力端子４２０に結合され、ｎｐｎトランジスタ４２６のベースは出力端子４２２に結合される。ｎｐｎトランジスタ４２４，４２６のコレクタは、基準電圧１１３に結合される。容量性素子４０４は、出力端子４２０に結合された第１端部と、ｎｐｎトランジスタ４２６のエミッタに結合された第２端部とを有する。容量性素子４０２は、出力端子４２２に結合された第１端部と、ｎｐｎトランジスタ４２４のエミッタに結合された第２端部とを有する。
【００１８】
図５のスイッチ制御回路は次のように結合される。主制御可能な電流源５３６は、基準電圧１１３に結合された第１端部と、トランジスタ５３８のコレクタに結合された第２端部とを有する。トランジスタ５３８は、抵抗性素子５４０の第１端部に結合されたエミッタを有する。抵抗性素子５４０は、基準電圧１１５に結合された第２端部を有する。トランジスタ５４２は、基準電圧１１３に結合されたコレクタと、トランジスタ５３８のコレクタに結合されたベースと、トランジスタ５３８のベースに結合されたエミッタとを有する。トランジスタ５３８のベースは、トランジスタ５４４，５４８の各ベースに結合される。トランジスタ５４４は抵抗性素子５４６の第１端部に結合されたエミッタを有し、トランジスタ５４８は抵抗性素子５５０の第１端部に結合されたエミッタを有する。抵抗性素子５４６，５５０は、基準電圧１１５に結合された第２端部を有する。図５のスイッチ制御回路は、ｎｐｎトランジスタ４２４，４２６に次のように結合される。トランジスタ５４４のコレクタはｎｐｎトランジスタ４２４のエミッタに結合され、トランジスタ５４８のコレクタはｎｐｎトランジスタ４２６のエミッタに結合される。
【００１９】
電流ミラーはトランジスタ５２４およびトランジスタ５３０によって形成され、これにより差動増幅器のテール電流(tail current)はバイアス電流源５２２によって設定される。トランジスタ５２４，５３０によって形成される電流ミラーは、ベース電流補償のためのトランジスタ５２８を含む。別の電流ミラーは、トランジスタ５３８，トランジスタ５４４およびトランジスタ５４８によって形成され、これによりｎｐｎトランジスタ４２４，４２６は主制御可能な電流源５３６によってスイッチオン／オフできる。主制御可能な電流源５３６はフィルタ制御信号２０９によって制御され、オンまたはオフできる。トランジスタ５３８，５４４，５４８によって形成される電流ミラーは、ベース電流補償のためのトランジスタ５４２を含む。
【００２０】
分析のため、図５は追加素子を示す。追加素子には、入力抵抗性素子５００，容量性素子５６０，５６２，容量性素子５６４，５６６および負荷５７０がある。入力端子４１６，４１８は、抵抗Ｒinを有する入力抵抗性素子５００に結合される。出力端子４２０，４２２は、負荷５７０に結合される。容量性素子５６０，５６２は、それぞれキャパシタンスＣP を有する、出力端子４２０，４２２における要素の寄生キャパシタンスを表す。容量性素子５６４，５６６は、それぞれキャパシタンスＣbcを有するｎｐｎトランジスタ５０８，５１０の固有ベース・コレクタ間キャパシタンスを表す。出力端子４２０，４２２における負荷インピーダンスは、次式のように表すことができる：
ＺL ＝（２ＲL ）｜｜（２／ｊωＣP ）｜｜（（β＋１）／β）（ｒe ＋１／ｊωＣ）
ここで
ｒe ＝（ｋＴ／ｑ）／Ｉ2
ただし、
ωは、ラジアン単位の動作周波数であり；
ＲL は、抵抗性素子５１６，５１８および負荷５７０の実部分の抵抗の並列合成からの抵抗であり；
βは、ｎｐｎトランジスタ４２４，４２６のエミッタ接地電流利得であり；
ｒe は、各ｎｐｎトランジスタ４２４，４２６のエミッタ抵抗であり；
ｋは、ボルツマン定数（１．３８ｘ１０-23 ジュール／ケルビン）であり；
Ｔは、ケルビン単位の絶対温度であり；
ｑは、電子電荷の大きさ（１．６０２ｘ１０-19 クーロン）である。
増幅器回路２０４は、可変でありかつＩ2 によって制御される周波数応答を有する。Ｉ2 がオフ（Ｉ2 ≒０）のとき、ｒe は無限大であり、増幅器回路２０４の周波数応答は、増幅器回路２０４に伴うミラー・キャパシタンスによって実質的に制限される。Ｃbcによる極がＣP による極よりも周波数が低いと仮定すると、増幅器回路２０４の周波数応答は次のように表すことができる：
Ｈ（ω）＝Ｇ0 （１／（１＋ｊω／ωc ））
ここで、
ただし、
Ｇ0 は、低周波数利得であり；
ωc は、ラジアン単位の３ｄＢカットオフ周波数であり；
ＲE は、抵抗性素子５１２，５１４それぞれの抵抗であり；
ｇm は、各ｎｐｎトランジスタ５０８，５１０のトランスコンダクタンスであり；
ｒP は、各ｎｐｎトランジスタ５０８，５１０のベース・エミッタ間抵抗である。
【００２１】
容量性素子４０２，４０４による寄生キャパシタンスが小さいと、ωc はミラー・キャパシタンスによって実質的に決定され、次のように表すことができる：
ωc ＝１／（ＲinＣMiller）
ここで、
ＣMiller＝Ｃbc（１−Ｇ0 ）
ただし、ＣMillerはミラー・キャパシタンスを表す。
Ｉ2 がオンのとき（Ｉ2 ＞（ｋＴ／ｑ）（ｊωＣ））、増幅器回路２０４の周波数応答は、負荷５７０およびＣによって作られる極によって制限される：
￥￥
ωc ＝１（２ＲL ）（２ＣP ＋（β／（β＋１））Ｃ））
Ｃが有意な寄生キャパシタンスを有する場合、Ｉ2 がオフからオンに切換わったときのｗc の変化はＣP に対するＣの比率に正比例する。Ｉ2 がオフとオンとの間の場合、すなわち、０＞Ｉ2 ＞（ｋＴ／ｑ）（ｊωＣ）の場合、ｒe は有意であり、周波数応答は単極応答によって近似できない。
【００２２】
図６は、増幅器回路２０４の一つの可能な可変周波数応答を示すグラフである。図６のグラフは、コンピュータ・シミュレーションを利用して作成された。Ｉ2 がオフのとき、増幅器回路２０４は応答曲腺６００に対応する周波数応答を有し、ここでＣMillerがカットオフ周波数を実質的に決定する。Ｉ2 がオンのとき、増幅器回路２０４は応答曲線６０２に対応する周波数応答を有し、ここでＣがカットオフ周波数を実質的に決定する。容量性素子４０２，４０４の寄生キャパシタンスに起因する最大カットオフ周波数におけるわずかな劣化があることがコンピュータ・シミュレーションからわかる。それでもなお、１デケード(decade)までの帯域幅の変化は高性能バイポーラＩＣプロセスで可能である。図６のグラフは、最大カットオフ周波数２．４ＧＨｚで、４：１帯域幅変化について設計された増幅器回路の可変周波数応答を示す。多数の増幅器段をエミッタ・フォロア・バッファと組み合わせて、多極フィルタを実現できることが考えられる。
【００２３】
さらに、増幅器回路２０４のカットオフ周波数は、抵抗性素子５１６，５１８および容量性素子４０２，４０４と関連する公差で線形的に変化する。従って、設計が比較的近接したカットオフ周波数を必要とする場合、プロセス変動は大きくなりうる。このようなプロセス変動を考慮するため、図示しないバラクタ・ダイオードを出力端子４２０，４２２に配置できる。
【００２４】
好適な実施例では、図２の増幅器回路２０４および増幅器２０６はともに本発明によって設計され、同一ＩＣで製造される。さらに、増幅器回路２０４および増幅器２０６は、北米デジタル・セルラ方式（ＮＡＤＣ：North American Digital Cellular)（８２４〜８４９ＭＨｚ）や、パーソナル・デジタル・セルラ方式（ＰＤＣ：Personal Digital Cellular)（９４０〜９６０ＭＨｚ）用の送信周波数を生成するために必要な周波数で動作するように設計される。ＮＡＤＣシステム用の場合、オフセット周波数発生器２００は、公称周波数９０ＭＨｚを有する信号を発生し、局部発振器発生器２０２は、９１４〜９３９ＭＨｚの公称周波数範囲を有する信号を発生する。ＰＤＣシステム用の場合、オフセット周波数発生器２００は、公称周波数２２０ＭＨｚを有する信号を発生し、局部発振器発生器２０２は、７２０〜７４０ＭＨｚの公称周波数範囲を有する信号を発生する。従って、増幅器回路２０４は、ＰＤＣシステム用に比べてＮＡＤＣシステム用でより低いカットオフ周波数を有するように構成され、増幅器２０６は、ＰＤＣシステム用に比べてＮＡＤＣシステム用でより高いカットオフ周波数を有するように構成される。例えば、上記の用途では、増幅器回路２０４は、約３００ＭＨｚの第１カットオフ周波数ｗc1と、約１００ＭＨｚの第２カットオフ周波数ωc2を有することができる。
【００２５】
このようなシステム用途における可変濾波の重要性は、ＰＤＣシステム用途中にオフセット周波数発生器２００によって発生される公称周波数は、ＮＡＤＣシステム用途において必要とされる周波数の２倍以上であるという事実によって強調される。ＮＡＤＣおよびＰＤＣシステム用途の両方の公称周波数に対処する固定カットオフ周波数を有するフィルタ（例えば、約３００ＭＨｚのカットオフ周波数を有する固定フィルタ）では、９０ＭＨｚの高調波信号をＮＡＤＣシステム用途中に通過させてしまい望ましくない。
【００２６】
要するに、増幅器回路２０４は、最小限の数の能動デバイスおよび受動デバイスで低域通過フィルタの可変性を提供する。増幅器回路２０４は、ｎｐｎトランジスタおよび受動素子のみを有する信号経路を有し、それにより増幅器回路２０４をｎｐｎトランジスタ５０８，５１０の最大動作周波数付近の周波数で動作させることができる。増幅器回路２０４は、差動増幅器の能動デバイスではないｎｐｎトランジスタ４２４，４２６に流れる電流を変化させることにより変化するカットオフ周波数を有する。従って、増幅器回路２０４は、カットオフ周波数が変化しても、実質的に変わらない低周波数利得および相互変調特性を有する。さらに、ｎｐｎトランジスタ４２４，４２６はｎｐｎトランジスタ５０８，５１０上に積層されず、そのため増幅器回路２０４は極めて低い供給電圧で動作できる。
【００２７】
以上、本発明の特定の実施例について図説してきたが、修正を行うことができる。例えば、スイッチ制御回路および差動増幅器の電流源においてｐｎｐトランジスタを利用できる。従って、特許請求の範囲は本発明の真の精神および範囲内のこのような一切の変更および修正を網羅するものとする。
【図面の簡単な説明】
【図１】通信システムのブロック図である。
【図２】本発明を採用できる移動局の送信機の一部のブロック図である。
【図３】本発明による増幅器回路の構成図である。
【図４】本発明による増幅器回路の構成図である。
【図５】図４の増幅器回路の詳細な構成図である。
【図６】本発明により設計された増幅器回路の可変周波数応答を示すグラフである。
【符号の説明】
１００ 通信システム
１０１ 移動局
１０２ 基地局
１０４ コントローラ
１０６ 受信機
１０８ 送信機
１１０ ユーザ・インタフェース
１１２ アンテナ
１１３ 電源電圧Ｖｃｃ
１１４ アンテナ
１１５ グランド
２００ オフセット周波数発生器
２０１，２０３ 入力端子
２０２ 局部発振器発生器
２０４，２０６ 増幅器回路
２０５，２０７ 出力端子
２０８，２２８，２３０ ミキサ
２０９ フィルタ制御信号
２１０，２４６，２５０ フィルタ
２１２ 出力
２１４，２４０ スイッチ
２１６ アナログ／デジタル制御信号
２１８，２２０ 入力
２２２ 移相器
２２４ Ｉ信号
２２６ Ｑ信号
２３２，２３６ 増幅器
２３４，２３８ 出力
２４２ 可変利得段
２４４ 可変利得制御信号
２４８ 電力増幅器
３００ 増幅器
３０２ ｎｐｎトランジスタ
３０４ 容量性素子
３０６ スイッチ制御回路
４００ 差動増幅器
４０２，４０４ 容量性素子
４０６，４０８ スイッチ
４１０ スイッチ制御回路
４１６，４１８ 入力端子
４２０，４２２ 出力端子
４２４，４２６ ｎｐｎトランジスタ
４２８，４３０ 制御可能な電流源
５００ 入力抵抗性素子
５０８，５１０ ｎｐｎトランジスタ
５１３ 電流源
５１２，５１４，５１６，５１８ 抵抗性素子
５２２ バイアス電流源
５２４，５２８，５３０ トランジスタ
５２６，５３２ 抵抗性素子
５３６ 主制御可能な電流源
５３８、５４２，５４４，５４８ トランジスタ
５４０，５４６，５５０ 抵抗性素子
５６０，５６２，５６４，５６６ 容量性素子
５７０ 負荷
【産業上の利用分野】
本発明は、一般に増幅器に関し、さらに詳しくは、可変帯域幅を与える高周波増幅器に関する。
【０００２】
【従来の技術】
集積回路（ＩＣ）におけるアナログ信号処理では、増幅器を利用する場合が多い。増幅器は、信号の電圧レベルを増加または減少するためなど、さまざまな理由でＩＣにおいて利用できる。動作時に、増幅器の非理想的な内容が信号高調波(signal harmonics)などスプリアス出力信号を発生する傾向があり、これが信号の更なる処理に影響を及ぼすことがある。
【０００３】
増幅器を設計する際の一つの目標は、このようなスプリアス出力信号について低域濾波を施すことである。このような低域濾波を行う簡単な方法では、低域通過抵抗コンデンサ（ＲＣ）フィルタを利用する。ただし、ここでは、増幅器の動作帯域幅が多様なシステム用途で変化する必要があるため、ＩＣの柔軟性は低下する。複雑な濾波方法も利用されてきたが、これらの方法は、増幅器の動作周波数が増幅器の能動デバイスの遷移周波数に近づくと不可能になる。さらに、増幅器の動作帯域幅を変化させる多くの従来の設計は、増幅器のバイアス電流を変化することによって行っており、それにより増幅器の低周波数利得および相互変調特性を不要に変化させる。他の従来の設計は、信号経路においてｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタを利用し、それにより増幅器の最大動作周波数を低減している。回路の複雑さ，コストおよび最小動作電圧条件は、増幅器を設計する上で他の重要な検討事項である。
【０００４】
【発明が解決しようとする課題】
従って、比較的高い周波数で動作でき、しかもさまざまなシステム用途で利用するため可変周波数帯域を有する単純な増幅器回路が必要とされる。
【０００５】
【実施例】
本発明に従って、増幅器回路は、第１カットオフ周波数および第２カットオフ周波数を含む可変周波数応答を有する。この増幅器回路は、増幅器，容量性素子，ｎｐｎトランジスタおよびスイッチ制御回路によって構成される。ｎｐｎトランジスタは、増幅器の出力に結合されたベースと、第１基準電圧に結合されたコレクタと、容量性素子およびスイッチ制御回路の第１端部に結合されたエミッタとを有し、容量性素子およびスイッチ制御回路のそれぞれは第２基準電圧に結合された第２端部を有する。ｎｐｎトランジスタがスイッチ制御回路によってスイッチオフされると、第１カットオフ周波数は増幅器の最大動作周波数によって決定される。ｎｐｎトランジスタがスイッチ制御回路によってスイッチオンされると、第２カットオフ周波数は容量性素子のキャパシタンスによって決定される。高周波数動作については、増幅器は増幅のためｎｐｎトランジスタしか含まず、第１カットオフ周波数は増幅器回路のミラー・キャパシタンス(Miller capacitance)によって決定される。
【０００６】
図１は、本発明を具現できる通信システム１００のブロック図である。通信システム１００は、例えば、セルラ電話システムでもよい。通信システム１００は、移動局１０１および基地局１０２によって構成される。通信装置である移動局１０１は、コントローラ１０４，受信機１０６，送信機１０８，ユーザ・インタフェース１１０およびアンテナ１１２を備える。コントローラ１０４，受信機１０６，送信機１０８およびユーザ・インタフェース１１０のそれぞれは、好ましくは電源電圧Ｖｃｃである基準電圧１１３と、好ましくはグランドである基準電圧１１５とで電圧バイアスされる。別の通信装置である基地局１０２は、アンテナ１１４を介して移動局１０１と無線周波数（ＲＦ）信号を送受信する。移動局１０１は、アンテナ１１２および受信機１０６を介してＲＦ信号を受信する。コントローラ１０４は、ＲＦ信号とユーザ・インタフェース１１０からの入力信号とに基づいて移動局１０１の制御を支援する。データ信号はコントローラ１０４と、ユーザ・インタフェース１１０への入力信号とから生成される。データ信号は送信機１０８によって変調され、そのＲＦ信号はアンテナ１１２を介して送信される。好適な実施例では、通信システム１００は二重モード・システム動作を行い、ここでＲＦ信号はアナログまたはデジタルのいずれかで変調される。
【０００７】
図２は、送信機１０８の一部のブロック図である。この実施例では、送信機１０８は、アナログまたはデジタルのいずれかである動作モードを有する二重モード送信機である。送信機１０８は、オフセット周波数発生器２００，局部発振器発生器２０２，増幅器回路２０４，増幅器２０６，ミキサ２０８，フィルタ２１０，スイッチ２１４，移相器２２２，ミキサ２２８，ミキサ２３０，増幅器２３２，増幅器２３６，スイッチ２４０，可変利得段２４２，フィルタ２４６，電力増幅器２４８およびフィルタ２５０によって構成される。オフセット周波数発生器２００は、入力端子２０１において増幅器回路２０４に入力される信号を発生し、局部発振器発生器２０２は、入力端子２０３において増幅器２０６に入力される信号を発生する。増幅器回路２０４の非理想的内容は動作中にスプリアス信号を生じることがあるので、増幅器回路２０４は特殊フィルタを内蔵する。出力端子２０５，２０７における出力信号は、増幅器回路２０４および増幅器２０６によってそれぞれ発生され、ミキサ２０８によって混合される。ミキサ２０８は、その後フィルタ２１０によって濾波される信号を発生する。フィルタ２１０の出力２１２における搬送信号は、選択した動作モード（スイッチ２１４の位置によって示される）に応じてアナログまたはデジタル処理のために送出される。スイッチ２１４は、コントローラ１０４からのアナログ／デジタル制御信号２１６によって制御される。
【０００８】
動作モードがデジタルの場合、出力２１２は移相器２２２の入力２１８に結合される。Ｉ信号２２４（「同相(in-phase)」信号）およびＱ信号２２６（「直交(quadrature-phase)」信号）は、デジタル変調のために用いられるデジタル・データ信号をなす。Ｉ信号２２４はミキサ２２８に入力され、Ｑ信号２２６はミキサ２３０に入力される。搬送信号は移相器２２２によって処理され、Ｉ信号２２４およびＱ信号２２６と混合される。その混合信号は増幅器２３２によって増幅され、出力２３４において出力信号を生成する。この出力信号は、アナログ／デジタル制御信号２１６によって制御されるスイッチ２４０に送出される。動作モードがデジタルであると仮定すると、スイッチ２４０は出力２３４を可変利得段２４２に結合する。
【０００９】
動作モードがアナログの場合、出力２１２はスイッチ２１４によって入力２２０に結合される。搬送信号は増幅器２３６によって増幅され、出力２３８において出力信号を生成し、この信号はスイッチ２４０に入る。動作モードがアナログであると仮定すると、スイッチ２４０は出力２３８を可変利得２４２に結合する。可変利得２４２は、コントローラ１０４からの可変利得制御信号２４４によって制御される。その信号はフィルタ２４６，電力増幅器２４８およびフィルタ２５０によって処理される。フィルタ２５０の出力はアンテナ１１２に結合され、そこから信号は送信される。
【００１０】
図３は、本発明による増幅器回路２０４の構成図を示す。増幅器回路２０４は、増幅器３００，ｎｐｎトランジスタ３０２，容量性素子３０４およびスイッチ制御回路３０６によって構成される。増幅器３００は、基準電圧１１３および基準電圧１１５でバイアスされ、また入力端子２０１を含み、ここで入力信号が印加される。ｎｐｎトランジスタ３０２は、出力端子２０５に結合されたベースと、基準電圧１１３に結合されたコレクタと、容量性素子３０４の第１端部に結合されたエミッタとを有する。容量性素子３０４は、基準電圧１１５に結合された第２端部を有する。ｎｐｎトランジスタ３０２のエミッタは、スイッチ制御回路３０６の第１端部にも結合される。スイッチ制御回路３０６は、基準電圧１１５に結合された第２端部を有する。スイッチ制御回路３０６の電流はフィルタ制御信号２０９によって制御される。
【００１１】
増幅器回路２０４は、第１カットオフ周波数を有する第１周波数応答と、第２カットオフ周波数を有する第２周波数応答とを含む、可変周波数応答を有する。（このような可変周波数応答の例を図６に示し、これについては以下で説明する。）フィルタ制御信号２０９は、スイッチ制御回路３０６を介してｎｐｎトランジスタ３０２をオン／オフする。第１カットオフ周波数は、フィルタ制御信号２０９が電流を抑制するようにスイッチ制御回路に指示すると確立される。ここで、ｎｐｎトランジスタ３０２は導通しておらず、そのため容量性要素３０４は出力端子２０５と基準電圧１１５との間で実質的に結合されない。第２カットオフ周波数は、フィルタ制御信号２０９が電流をイネーブルするようにスイッチ制御回路３０６に指示するすると確立される。ここで、ｎｐｎトランジスタ３０２は導通しており、そのため容量性素子３０４は出力端子２０５と基準電圧１１５との間で実質的に結合される。高周波数動作について、増幅器３００は増幅のためｎｐｎトランジスタしか含まず、ここで第１カットオフ周波数は増幅器回路２０４のミラー・キャパシタンスによって実質的に決定される。以下で詳細に説明するミラー・キャパシタンスは、増幅器３００の利得と、増幅器３００のｎｐｎトランジスタのベース・コレクタ間キャパシタンスとの関数である。
【００１２】
好適な実施例では、増幅器回路２０４は集積回路（ＩＣ）で製造され、さまざまなシステム用途で柔軟性を提供する。
【００１３】
図４は、本発明による増幅器回路２０４の構成図を示す。増幅器回路２０４は、差動増幅器４００，容量性素子４０２，容量性素子４０４，スイッチ４０６，スイッチ４０８およびスイッチ制御回路４１０によって構成される。差動増幅器４００は、基準電圧１１３および基準電圧１１５で電圧バイアスされる。差動増幅器４００は、入力信号が印加される入力端子４１６，４１８と、出力信号が取られる出力端子４２０，４２２とを有する。スイッチ４０６は、出力端子４２０に結合されたベースと、基準電圧１１３に結合されたコレクタと、容量性素子４０２の第１端部に結合されたエミッタとを有するｎｐｎトランジスタ４２４を含む。容量性素子４０２は、出力端子４２２に結合された第２端部を有する。スイッチ４０８は、出力端子４２２に結合されたベースと、基準電圧１１３に結合されたコレクタと、容量性素子４０４の第１端部に結合されたエミッタとを有するｎｐｎトランジスタ４２６を含む。容量性素子４０４は、出力端子４２０に結合された第２端部を有する。スイッチ制御回路４１０は、制御可能な電流源４２８および制御可能な電流源４３０によって構成される。制御可能な電流源４２８は、ｎｐｎトランジスタ４２４のエミッタに結合された第１端部と、基準電圧１１５に結合された第２端部とを有する。制御可能な電流源４３０は、ｎｐｎトランジスタ４２６のエミッタに結合された第１端部と、基準電圧１１５に結合された第２端部とを有する。
【００１４】
制御可能な電流源４２８，４３０は、フィルタ制御信号２０９に結合され、この信号に応答する。第１カットオフ周波数を確立するために、フィルタ制御信号２０９は、電流を抑制するように制御可能な電流源４２８，４３０を制御する。ここで、ｎｐｎトランジスタ４２４，４２６はスイッチオフされ、第１カットオフ周波数は差動増幅器４００の最大動作周波数によって決定される。この最大動作周波数は、差動増幅器４００のミラー・キャパシタンスによって実質的に決定され、ここで差動増幅器４００は増幅のためｎｐｎトランジスタしか含まない。第２カットオフ周波数を確立するために、フィルタ制御信号２０９は、電流を流すように制御可能な電流源４２８，４３０を制御する。ここで、ｎｐｎトランジスタ４２４，４２６はスイッチオンされ、第２カットオフ周波数は容量性素子４０２，４０４のキャパシタンスによって決定される。
【００１５】
図５は、図４の増幅器回路２０４の好適な実施例の詳細な構成図である。図４の差動増幅器４００は、図５においては、ｎｐｎトランジスタ５０８，ｎｐｎトランジスタ５１０，抵抗性素子５１６，抵抗性素子５１８，抵抗性素子５１２，抵抗性素子５１４および電流源５１３によって構成されて示される。電流源５１３は、トランジスタ５３０，抵抗性素子５３２，トランジスタ５２４，トランジスタ５２８，抵抗性素子５２６およびバイアス電流Ｉ1 を有するバイアス電流源５２２を含む。図４のスイッチ制御回路４１０は、図５においては、電流Ｉ2 を有する主制御可能な電流源５３６，トランジスタ５３８，抵抗性素子５４０，トランジスタ５４２，トランジスタ５４４，抵抗性素子５４６，トランジスタ５４８および抵抗性素子５５０によって構成されて示される。また、図５は、ｎｐｎトランジスタ４２４，ｎｐｎトランジスタ４２６およびそれぞれキャパシタンスＣを有する容量性素子４０２，４０４を示す。
【００１６】
図５の差動増幅器は、次のように結合される。増幅器回路２０４の入力信号は、ｎｐｎトランジスタ５０８，５１０のベースに対応する入力端子４１６，４１８で印加される。増幅器回路２０４の出力信号は、ｎｐｎトランジスタ５０８，５１０のコレクタに対応する出力端子４２０，４２２で取られる。ｎｐｎトランジスタ５０８のコレクタは、抵抗性素子５１６の第１端部に結合される。抵抗性素子５１６は、基準電圧１１３に結合される第２端部を有する。ｎｐｎトランジスタ５１０のコレクタは、抵抗性素子５１８の第１端部に結合される。抵抗性素子５１８は、基準電圧１１３に結合される第２端部を有する。ｎｐｎトランジスタ５０８のエミッタは、抵抗性素子５１２の第１端部に結合され、ｎｐｎトランジスタ５１０のエミッタは、抵抗性素子５１４の第１端部に結合される。抵抗性素子５１２，５１４の第２端部は、トランジスタ５３０のコレクタにて電流源５１３に結合される。トランジスタ５３０は、抵抗性素子５３２の第１端部に結合されたエミッタを有する。抵抗性素子５３２は、基準電圧１１５に結合された第２端部を有する。トランジスタ５３０は、トランジスタ５２４のベースに結合されたベースを有する。トランジスタ５２４は、抵抗性素子５２６の第１端部に結合されたエミッタを有する。抵抗性素子５２６は、基準電圧１１５に結合された第２端部を有する。トランジスタ５２４は、バイアス電流源５２２の第１端部に結合されたコレクタを有する。バイアス電流源５２２は、基準電圧１１３に結合された第２端部を有する。トランジスタ５２８は、トランジスタ５２４のコレクタに結合されたベースと、基準電圧１１３に結合されたコレクタと、トランジスタ５２４のベースに結合されたエミッタとを有する。
【００１７】
容量性素子４０２，４０４およびｎｐｎトランジスタ４２４，４２６は、出力端子４２０，４２２に次のように結合される。ｎｐｎトランジスタ４２４のベースは出力端子４２０に結合され、ｎｐｎトランジスタ４２６のベースは出力端子４２２に結合される。ｎｐｎトランジスタ４２４，４２６のコレクタは、基準電圧１１３に結合される。容量性素子４０４は、出力端子４２０に結合された第１端部と、ｎｐｎトランジスタ４２６のエミッタに結合された第２端部とを有する。容量性素子４０２は、出力端子４２２に結合された第１端部と、ｎｐｎトランジスタ４２４のエミッタに結合された第２端部とを有する。
【００１８】
図５のスイッチ制御回路は次のように結合される。主制御可能な電流源５３６は、基準電圧１１３に結合された第１端部と、トランジスタ５３８のコレクタに結合された第２端部とを有する。トランジスタ５３８は、抵抗性素子５４０の第１端部に結合されたエミッタを有する。抵抗性素子５４０は、基準電圧１１５に結合された第２端部を有する。トランジスタ５４２は、基準電圧１１３に結合されたコレクタと、トランジスタ５３８のコレクタに結合されたベースと、トランジスタ５３８のベースに結合されたエミッタとを有する。トランジスタ５３８のベースは、トランジスタ５４４，５４８の各ベースに結合される。トランジスタ５４４は抵抗性素子５４６の第１端部に結合されたエミッタを有し、トランジスタ５４８は抵抗性素子５５０の第１端部に結合されたエミッタを有する。抵抗性素子５４６，５５０は、基準電圧１１５に結合された第２端部を有する。図５のスイッチ制御回路は、ｎｐｎトランジスタ４２４，４２６に次のように結合される。トランジスタ５４４のコレクタはｎｐｎトランジスタ４２４のエミッタに結合され、トランジスタ５４８のコレクタはｎｐｎトランジスタ４２６のエミッタに結合される。
【００１９】
電流ミラーはトランジスタ５２４およびトランジスタ５３０によって形成され、これにより差動増幅器のテール電流(tail current)はバイアス電流源５２２によって設定される。トランジスタ５２４，５３０によって形成される電流ミラーは、ベース電流補償のためのトランジスタ５２８を含む。別の電流ミラーは、トランジスタ５３８，トランジスタ５４４およびトランジスタ５４８によって形成され、これによりｎｐｎトランジスタ４２４，４２６は主制御可能な電流源５３６によってスイッチオン／オフできる。主制御可能な電流源５３６はフィルタ制御信号２０９によって制御され、オンまたはオフできる。トランジスタ５３８，５４４，５４８によって形成される電流ミラーは、ベース電流補償のためのトランジスタ５４２を含む。
【００２０】
分析のため、図５は追加素子を示す。追加素子には、入力抵抗性素子５００，容量性素子５６０，５６２，容量性素子５６４，５６６および負荷５７０がある。入力端子４１６，４１８は、抵抗Ｒinを有する入力抵抗性素子５００に結合される。出力端子４２０，４２２は、負荷５７０に結合される。容量性素子５６０，５６２は、それぞれキャパシタンスＣP を有する、出力端子４２０，４２２における要素の寄生キャパシタンスを表す。容量性素子５６４，５６６は、それぞれキャパシタンスＣbcを有するｎｐｎトランジスタ５０８，５１０の固有ベース・コレクタ間キャパシタンスを表す。出力端子４２０，４２２における負荷インピーダンスは、次式のように表すことができる：
ＺL ＝（２ＲL ）｜｜（２／ｊωＣP ）｜｜（（β＋１）／β）（ｒe ＋１／ｊωＣ）
ここで
ｒe ＝（ｋＴ／ｑ）／Ｉ2
ただし、
ωは、ラジアン単位の動作周波数であり；
ＲL は、抵抗性素子５１６，５１８および負荷５７０の実部分の抵抗の並列合成からの抵抗であり；
βは、ｎｐｎトランジスタ４２４，４２６のエミッタ接地電流利得であり；
ｒe は、各ｎｐｎトランジスタ４２４，４２６のエミッタ抵抗であり；
ｋは、ボルツマン定数（１．３８ｘ１０-23 ジュール／ケルビン）であり；
Ｔは、ケルビン単位の絶対温度であり；
ｑは、電子電荷の大きさ（１．６０２ｘ１０-19 クーロン）である。
増幅器回路２０４は、可変でありかつＩ2 によって制御される周波数応答を有する。Ｉ2 がオフ（Ｉ2 ≒０）のとき、ｒe は無限大であり、増幅器回路２０４の周波数応答は、増幅器回路２０４に伴うミラー・キャパシタンスによって実質的に制限される。Ｃbcによる極がＣP による極よりも周波数が低いと仮定すると、増幅器回路２０４の周波数応答は次のように表すことができる：
Ｈ（ω）＝Ｇ0 （１／（１＋ｊω／ωc ））
ここで、
Ｇ0 は、低周波数利得であり；
ωc は、ラジアン単位の３ｄＢカットオフ周波数であり；
ＲE は、抵抗性素子５１２，５１４それぞれの抵抗であり；
ｇm は、各ｎｐｎトランジスタ５０８，５１０のトランスコンダクタンスであり；
ｒP は、各ｎｐｎトランジスタ５０８，５１０のベース・エミッタ間抵抗である。
【００２１】
容量性素子４０２，４０４による寄生キャパシタンスが小さいと、ωc はミラー・キャパシタンスによって実質的に決定され、次のように表すことができる：
ωc ＝１／（ＲinＣMiller）
ここで、
ＣMiller＝Ｃbc（１−Ｇ0 ）
ただし、ＣMillerはミラー・キャパシタンスを表す。
Ｉ2 がオンのとき（Ｉ2 ＞（ｋＴ／ｑ）（ｊωＣ））、増幅器回路２０４の周波数応答は、負荷５７０およびＣによって作られる極によって制限される：
￥￥
ωc ＝１（２ＲL ）（２ＣP ＋（β／（β＋１））Ｃ））
Ｃが有意な寄生キャパシタンスを有する場合、Ｉ2 がオフからオンに切換わったときのｗc の変化はＣP に対するＣの比率に正比例する。Ｉ2 がオフとオンとの間の場合、すなわち、０＞Ｉ2 ＞（ｋＴ／ｑ）（ｊωＣ）の場合、ｒe は有意であり、周波数応答は単極応答によって近似できない。
【００２２】
図６は、増幅器回路２０４の一つの可能な可変周波数応答を示すグラフである。図６のグラフは、コンピュータ・シミュレーションを利用して作成された。Ｉ2 がオフのとき、増幅器回路２０４は応答曲腺６００に対応する周波数応答を有し、ここでＣMillerがカットオフ周波数を実質的に決定する。Ｉ2 がオンのとき、増幅器回路２０４は応答曲線６０２に対応する周波数応答を有し、ここでＣがカットオフ周波数を実質的に決定する。容量性素子４０２，４０４の寄生キャパシタンスに起因する最大カットオフ周波数におけるわずかな劣化があることがコンピュータ・シミュレーションからわかる。それでもなお、１デケード(decade)までの帯域幅の変化は高性能バイポーラＩＣプロセスで可能である。図６のグラフは、最大カットオフ周波数２．４ＧＨｚで、４：１帯域幅変化について設計された増幅器回路の可変周波数応答を示す。多数の増幅器段をエミッタ・フォロア・バッファと組み合わせて、多極フィルタを実現できることが考えられる。
【００２３】
さらに、増幅器回路２０４のカットオフ周波数は、抵抗性素子５１６，５１８および容量性素子４０２，４０４と関連する公差で線形的に変化する。従って、設計が比較的近接したカットオフ周波数を必要とする場合、プロセス変動は大きくなりうる。このようなプロセス変動を考慮するため、図示しないバラクタ・ダイオードを出力端子４２０，４２２に配置できる。
【００２４】
好適な実施例では、図２の増幅器回路２０４および増幅器２０６はともに本発明によって設計され、同一ＩＣで製造される。さらに、増幅器回路２０４および増幅器２０６は、北米デジタル・セルラ方式（ＮＡＤＣ：North American Digital Cellular)（８２４〜８４９ＭＨｚ）や、パーソナル・デジタル・セルラ方式（ＰＤＣ：Personal Digital Cellular)（９４０〜９６０ＭＨｚ）用の送信周波数を生成するために必要な周波数で動作するように設計される。ＮＡＤＣシステム用の場合、オフセット周波数発生器２００は、公称周波数９０ＭＨｚを有する信号を発生し、局部発振器発生器２０２は、９１４〜９３９ＭＨｚの公称周波数範囲を有する信号を発生する。ＰＤＣシステム用の場合、オフセット周波数発生器２００は、公称周波数２２０ＭＨｚを有する信号を発生し、局部発振器発生器２０２は、７２０〜７４０ＭＨｚの公称周波数範囲を有する信号を発生する。従って、増幅器回路２０４は、ＰＤＣシステム用に比べてＮＡＤＣシステム用でより低いカットオフ周波数を有するように構成され、増幅器２０６は、ＰＤＣシステム用に比べてＮＡＤＣシステム用でより高いカットオフ周波数を有するように構成される。例えば、上記の用途では、増幅器回路２０４は、約３００ＭＨｚの第１カットオフ周波数ｗc1と、約１００ＭＨｚの第２カットオフ周波数ωc2を有することができる。
【００２５】
このようなシステム用途における可変濾波の重要性は、ＰＤＣシステム用途中にオフセット周波数発生器２００によって発生される公称周波数は、ＮＡＤＣシステム用途において必要とされる周波数の２倍以上であるという事実によって強調される。ＮＡＤＣおよびＰＤＣシステム用途の両方の公称周波数に対処する固定カットオフ周波数を有するフィルタ（例えば、約３００ＭＨｚのカットオフ周波数を有する固定フィルタ）では、９０ＭＨｚの高調波信号をＮＡＤＣシステム用途中に通過させてしまい望ましくない。
【００２６】
要するに、増幅器回路２０４は、最小限の数の能動デバイスおよび受動デバイスで低域通過フィルタの可変性を提供する。増幅器回路２０４は、ｎｐｎトランジスタおよび受動素子のみを有する信号経路を有し、それにより増幅器回路２０４をｎｐｎトランジスタ５０８，５１０の最大動作周波数付近の周波数で動作させることができる。増幅器回路２０４は、差動増幅器の能動デバイスではないｎｐｎトランジスタ４２４，４２６に流れる電流を変化させることにより変化するカットオフ周波数を有する。従って、増幅器回路２０４は、カットオフ周波数が変化しても、実質的に変わらない低周波数利得および相互変調特性を有する。さらに、ｎｐｎトランジスタ４２４，４２６はｎｐｎトランジスタ５０８，５１０上に積層されず、そのため増幅器回路２０４は極めて低い供給電圧で動作できる。
【００２７】
以上、本発明の特定の実施例について図説してきたが、修正を行うことができる。例えば、スイッチ制御回路および差動増幅器の電流源においてｐｎｐトランジスタを利用できる。従って、特許請求の範囲は本発明の真の精神および範囲内のこのような一切の変更および修正を網羅するものとする。
【図面の簡単な説明】
【図１】通信システムのブロック図である。
【図２】本発明を採用できる移動局の送信機の一部のブロック図である。
【図３】本発明による増幅器回路の構成図である。
【図４】本発明による増幅器回路の構成図である。
【図５】図４の増幅器回路の詳細な構成図である。
【図６】本発明により設計された増幅器回路の可変周波数応答を示すグラフである。
【符号の説明】
１００ 通信システム
１０１ 移動局
１０２ 基地局
１０４ コントローラ
１０６ 受信機
１０８ 送信機
１１０ ユーザ・インタフェース
１１２ アンテナ
１１３ 電源電圧Ｖｃｃ
１１４ アンテナ
１１５ グランド
２００ オフセット周波数発生器
２０１，２０３ 入力端子
２０２ 局部発振器発生器
２０４，２０６ 増幅器回路
２０５，２０７ 出力端子
２０８，２２８，２３０ ミキサ
２０９ フィルタ制御信号
２１０，２４６，２５０ フィルタ
２１２ 出力
２１４，２４０ スイッチ
２１６ アナログ／デジタル制御信号
２１８，２２０ 入力
２２２ 移相器
２２４ Ｉ信号
２２６ Ｑ信号
２３２，２３６ 増幅器
２３４，２３８ 出力
２４２ 可変利得段
２４４ 可変利得制御信号
２４８ 電力増幅器
３００ 増幅器
３０２ ｎｐｎトランジスタ
３０４ 容量性素子
３０６ スイッチ制御回路
４００ 差動増幅器
４０２，４０４ 容量性素子
４０６，４０８ スイッチ
４１０ スイッチ制御回路
４１６，４１８ 入力端子
４２０，４２２ 出力端子
４２４，４２６ ｎｐｎトランジスタ
４２８，４３０ 制御可能な電流源
５００ 入力抵抗性素子
５０８，５１０ ｎｐｎトランジスタ
５１３ 電流源
５１２，５１４，５１６，５１８ 抵抗性素子
５２２ バイアス電流源
５２４，５２８，５３０ トランジスタ
５２６，５３２ 抵抗性素子
５３６ 主制御可能な電流源
５３８、５４２，５４４，５４８ トランジスタ
５４０，５４６，５５０ 抵抗性素子
５６０，５６２，５６４，５６６ 容量性素子
５７０ 負荷
Claims (7)
- 差動増幅器（４００）であって、前記差動増幅器（４００）は、第１基準電圧（１１３）および第２基準電圧（１１５）で電圧バイアスされ、前記差動増幅器（４００）は、第１入力端子（４１６），第２入力端子（４１８），第１出力端子（４２０）および第２出力端子（４２２）を有する、差動増幅器（４００）と；
第１端部および第２端部を有する第１容量性素子（４０２）であって、前記第１端部は前記第２出力端子（４２２）に結合された、第１容量性素子（４０２）と；
第１端部および第２端部を有する第２容量性素子（４０４）であって、前記第１端部は前記第１出力端子（４２０）に結合された、第２容量性素子（４０４）と；
前記第１出力端子（４２０）に結合されたベースと、前記第１基準電圧（１１３）に結合されたコレクタと、前記第１容量性素子（４０２）の前記第２端部に結合されたエミッタとを有する第１ｎｐｎトランジスタ（４２４）と；
前記第２出力端子（４２２）に結合されたベースと、前記第１基準電圧（１１３）に結合されたコレクタと、前記第２容量性素子（４０４）の前記第２端部に結合されたエミッタとを有する第２ｎｐｎトランジスタ（４２６）と；
前記第１および第２ｎｐｎトランジスタ（４２４，４２６）の前記エミッタに結合されたスイッチ制御回路（４１０）であって、前記第１および第２ｎｐｎトランジスタ（４２４，４２６）をスイッチオン／オフするスイッチ制御回路（４１０）と；
によって構成されることを特徴とする増幅器回路（２０４）。 - 前記増幅器回路（２０４）は、集積回路で製造されることを特徴とする請求項１記載の増幅器回路（２０４）。
- 前記増幅器回路（２０４）は、第１カットオフ周波数（６００）および第２カットオフ周波数（６０２）を含む可変周波数応答を有し、前記差動増幅器（４００）は、ベース・コレクタ間キャパシタンス（５６４，５６６）を有する少なくとも第３および第４ｎｐｎトランジスタ（５０８，５１０）を含み、前記第１カットオフ周波数（６００）は、前記第１および第２ｎｐｎトランジスタ（４２４，４２６）がスイッチオフされると、前記ベース・コレクタ間キャパシタンス（５６４，５６６）によって実質的に決定され、前記第２カットオフ周波数（６０２）は、前記第１および第２ｎｐｎトランジスタ（４２４，４２６）がスイッチオンされると、前記第１および第２容量性素子（４０２，４０４）のキャパシタンスによって実質的に決定されることを特徴とする請求項１記載の増幅器回路（２０４）。
- 前記スイッチ制御回路（４１０）はフィルタ制御信号（２０９）に応答し、かつ第１制御可能な電流源（４２８）および第２制御可能な電流源（４３０）をさらに含み、前記第１制御可能な電流源（４２８）は前記第１ｎｐｎトランジスタ（４２４）の前記エミッタに結合され、前記第２制御可能な電流源（４３０）は前記第２ｎｐｎトランジスタ（４２６）の前記エミッタに結合され、前記第１および第２制御可能な電流源（４２８，４３０）は、前記フィルタ制御信号（２０９）に応答してオン／オフすることを特徴とする請求項１記載の増幅器回路（２０４）。
- 集積回路であって、前記集積回路は、第１ｎｐｎトランジスタ（５０８）および第２ｎｐｎトランジスタ（５１０）であって、前記第１ｎｐｎトランジスタはベース，コレクタおよエミッタを有し、前記第２ｎｐｎトランジスタ（５１０）はベース，コレクタおよびエミッタを有し、前記第１ｎｐｎトランジスタ（５０８）の前記ベースおよび前記第２ｎｐｎトランジスタ（５１０）の前記ベースは、前記差動増幅器（４００）への入力（４１６，４１８）を形成し、前記第１ｎｐｎトランジスタ（５０８）の前記コレクタおよび前記第２ｎｐｎトランジスタ（５１０）の前記コレクタは、前記差動増幅器（４００）の出力（４２０，４２２）を形成する、第１ｎｐｎトランジスタ（５０８）および第２ｎｐｎトランジスタ（５１０）と；
第１端部および第２端部を有する第１抵抗性素子（５１６）であって、前記第１端部は前記第１ｎｐｎトランジスタ（５０８）の前記コレクタに結合され、前記第２端部は第１基準電圧（１１３）に結合された、第１抵抗性素子（５１６）と；
第１端部および第２端部を有する第２抵抗性素子（５１８）であって、前記第１端部は前記第２ｎｐｎトランジスタ（５１０）の前記コレクタに結合され、前記第２端部は前記第１基準電圧（１１３）に結合された、第２抵抗性素子（５１８）と；
第１端部および第２端部を有する電流源（５１３）であって、前記第１端部は前記第１ｎｐｎトランジスタ（５０８）の前記エミッタおよび前記第２ｎｐｎトランジスタ（５１０）の前記エミッタに結合され、前記第２端部は第２基準電圧（１１５）に結合された、電流源（５１３）と；
を含む差動増幅器（４００）と；
第１端部，第２端部および第１キャパシタンスを有する第１容量性素子（４０２）であって、前記第１容量性素子（４０２）の前記第１端部は前記第２ｎｐｎトランジスタ（５１０）の前記コレクタに結合された、第１容量性素子（４０２）と；
第１端部，第２端部および第２キャパシタンスを有する第２容量性素子（４０４）であって、前記第２容量性素子（４０４）の前記第１端部は前記第１ｎｐｎトランジスタ（５０８）の前記コレクタに結合された、第２容量性素子（４０４）と；
ベース，コレクタおよびエミッタを有する第３ｎｐｎトランジスタ（４２４）であって、前記ベースは前記第１ｎｐｎトランジスタ（５０８）の前記コレクタに結合され、前記コレクタは前記第１基準電圧（１１３）に結合され、前記エミッタは前記第１容量性素子（４０２）の前記第２端部に結合された、第３ｎｐｎトランジスタ（４２４）と；
ベース，コレクタおよびエミッタを有する第４ｎｐｎトランジスタ（４２６）であって、前記ベースは前記第２ｎｐｎトランジスタ（５１０）の前記コレクタに結合され、前記コレクタは前記第１基準電圧（１１３）に結合され、前記エミッタは前記第２容量性素子（４０４）の前記第２端部に結合された、第４ｎｐｎトランジスタ（４２６）と；
第１制御可能な電流源（４２８）および第２制御可能な電流源（４３０）を含むスイッチ制御回路（４１０）であって、前記第１制御可能な電流源（４２８）は、前記第３ｎｐｎトランジスタ（４２４）の前記エミッタに結合された第１端部と、前記第２基準電圧（１１５）に結合された第２端部とを有し、前記第２制御可能な電流源（４３０）は、前記第４ｎｐｎトランジスタ（４２６）の前記エミッタに結合された第１端部と、前記第２基準電圧（１１５）に結合された第２端部とを有し、前記第１および第２制御可能な電流源（４２８，４３０）は、前記第３および前記第４ｎｐｎトランジスタ（４２４，４２６）をスイッチオン／オフする、スイッチ制御回路（４１０）と；
によって構成されることを特徴とする集積回路。 - 前記差動増幅器（４００）は可変周波数応答を有し、前記可変周波数応答は、第１カットオフ周波数（６００）を有する第１周波数応答と、第２カットオフ周波数（６０２）を有する第２周波数応答とを含み、前記第１ｎｐｎトランジスタ（５０８）および前記第２ｎｐｎトランジスタ（５１０）のそれぞれはベース・コレクタ間キャパシタンス（５６４，５６６）を有し、また前記第１および第２容量性素子（４０２，４０４）のそれぞれはキャパシタンスを有し、前記第１カットオフ周波数（６００）は、前記第３および第４ｎｐｎトランジスタ（４２４，４２６）がスイッチオフされると、前記ベース・コレクタ間キャパシタンス（５６４，５６６）から実質的に決定され、前記第２カットオフ周波数（６０２）は、前記第３および第４ｎｐｎトランジスタ（４２４，４２６）がスイッチオンされると、前記第１および第２容量性素子の前記キャパシタンスから実質的に決定されることを特徴とする請求項５記載の集積回路。
- 移動局（１０１）であって：
受信機（１０６）；
送信機（１０８）であって：
差動増幅器（４００）であって、前記差動増幅器（４００）は第１基準電圧（１１３）および第２基準電圧（１１５）で電圧バイアスされ、前記差動増幅器（４００）は入力（４１６，４１８）および出力（４２０，４２２）を有し、前記出力は第１出力端子（４２０）および第２出力端子（４２２）を含む、差動増幅器（４００）と；
第１端部および第２端部を有する第１容量性素子（４０２）であって、前記第１端部は前記第２出力端子（４２２）に結合された、第１容量性素子（４０２）と；
第１端部および第２端部を有する第２容量性素子（４０４）であって、前記第１端部は前記第１出力端子（４２０）に結合された、第２容量性素子（４０４）と；
前記第１出力端子（４２０）に結合されたベースと、前記第１基準電圧（１１３）に結合されたコレクタと、前記第１容量性素子（４０２）の前記第２端部に結合されたエミッタとを有する第１ｎｐｎトランジスタ（４２４）と；
前記第２出力端子（４２２）に結合されたベースと、前記第１基準電圧（１１３）に結合されたコレクタと、前記第２容量性素子（４０４）の前記第２端部に結合されたエミッタとを有する第２ｎｐｎトランジスタ（４２６）と；
前記第１および第２ｎｐｎトランジスタ（４２４，４２６）の前記エミッタに結合されたスイッチ制御回路（４１０）であって、前記スイッチ制御回路（４１０）は、前記第１および第２出力端子（４２０，４２２）から前記第１および第２容量性素子（４０２，４０４）を実質的に結合および分離するスイッチ制御回路（４１０）と；
を含む送信機（１０８）と；
前記受信機（１０６）および前記送信機（１０８）に結合されたコントローラ（１０４）であって、前記コントローラ（１０４）は、前記第１および第２出力端子（４２０，４２２）において前記第１および第２容量性素子（４０２，４０４）を実質的に結合および分離するための信号を前記スイッチ制御回路（４１０）に与えるコントローラ（１０４）と；
によって構成されることを特徴とする移動局（１０１）。
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