JP4013074B2 - 多結晶シリコン薄膜トランジスタの形成方法 - Google Patents

多結晶シリコン薄膜トランジスタの形成方法 Download PDF

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Description

本発明は、多結晶シリコン薄膜トランジスタの形成方法に関し、特に、逐次的横方向結晶化(Sequential Lateral Solidification：ＳＬＳ)技術を利用した、液晶表示装置用の多結晶シリコン薄膜トランジスタの形成方法に関する。
液晶表示装置、有機発光表示装置などの平板型表示装置のスイッチング素子として使用される薄膜トランジスタ(Thin Film Transistor：以下、ＴＦＴと記す)は、平板型表示装置の性能に重要な影響を及ぼす構成要素である。ＴＦＴの性能を判断する基準として用いられる移動度(mobility)および漏洩電流は、電荷担体（キャリア）が移動する経路である活性層の状態または構造、例えば、活性層の材料であるシリコン薄膜がどのような状態または構造であるかによって大きく左右される。
現在実用化されている液晶表示装置の場合、ＴＦＴの活性層は、通常非晶質シリコンで構成されている。ところが、活性層として非晶質シリコンが適用されたＴＦＴは、キャリアの移動度が０．５ｃｍ２／Ｖｓ程度で非常に低いので、液晶表示装置のすべてのスイチング素子を、非晶質シリコンＴＦＴによって構成することは難しい。その理由は、液晶表示装置の周辺回路用の駆動素子に対しては、非常に速い速度で動作する特性が要求されるが、非晶質シリコンＴＦＴは周辺回路用の駆動素子として要求される動作速度を満足することができないからである。すなわち、周辺回路用の駆動素子として非晶質シリコンＴＦＴを用いた液晶表示装置の実用化は、実質的に困難なことを意味している。
一方、活性層として多結晶シリコンが採用された多結晶シリコンＴＦＴは、移動度が高く数十〜数百ｃｍ２／Ｖｓであるので、駆動速度が速く、周辺回路用の駆動素子として適用可能である。このために、ガラス基板上に形成された多結晶シリコン膜は、画素用のスイチング素子だけではなく、周辺回路用の駆動素子に適用することができる。また、多結晶シリコンを用いる場合、別のモジュールを用いて周辺回路を形成する必要がないだけではなく、画素領域を形成する時に、同時に周辺回路用の駆動素子を形成することができる。したがって、周辺回路用の駆動素子の形成に要するコストの低減を期待することができる。
また、多結晶シリコンＴＦＴは、キャリアの移動度が高いので、非晶質シリコンＴＦＴより小型化することができる。さらに、集積処理の際に、周辺回路の駆動素子及び画素領域のスイチング素子を同時に形成することができるので、線幅の狭いラインの形成がより容易である。そのために、多結晶シリコンＴＦＴは、非晶質シリコンＴＦＴ-ＬＣＤでは実現が難しい高解像度を達成するのに非常に有利である。
とくに、多結晶シリコンＴＦＴは、優れた電流特性を有しているおり、次世代平板型表示装置である有機発光表示装置用の駆動素子としても好適であるので、最近、ガラス基板上に多結晶シリコン膜を形成することによりＴＦＴを製造する、多結晶シリコンＴＦＴの製造方法の研究開発が活発に進められている。
ガラス基板上に多結晶シリコン膜を形成する方法の１つとして、ガラス基板上に非晶質シリコン膜を成膜した後、ガラス基板を含む全体の熱処理を行うことによって、非晶質シリコン膜を結晶化させる方法がある。しかし、この方法の場合には、６００℃以上の高温でガラス基板を加熱するので、加熱の際にガラス基板に変形が生じる。そのため、製造されたＴＦＴの信頼性に劣り、製造歩留りが低いという問題がある。
上記の問題を解決するために、ガラス基板が変形するような加熱を行うことなく、主として非晶質シリコン膜を加熱し結晶化させる方法が提案された。例えば、エキシマレーザアニーリング法、逐次的横方向結晶化（ＳＬＳ）法などである。
上記の２つの方法のうちＳＬＳ法は、パルスレーザ及び選択的にレーザ光を透過させるスリットパターンを備えたマスクを利用して、ガラス基板を移動させながらレーザ光を照射し、全面の非晶質シリコン膜を多結晶シリコン膜に結晶化させる方法である。このＳＬＳ法の場合、得られる多結晶シリコン膜は、マスクのスリットパターンの形態及び結晶化処理条件によって、結晶化の状態に大きな相違が生じる。
ＳＬＳ法による多結晶化では、はじめに、スリットパターン部のレーザ光透過部とそれ以外の非透過部とで構成されたマスク面にレーザ光を照射し、透過部を通過したレーザ光により、非晶質シリコン膜を部分的に溶融させる。その後、時間の経過とともに、非晶質シリコンの溶融部が、未溶融部の側面から横方向に固化が進み、多結晶シリコン膜として成長する。ガラス基板を移動させながらこの処理を繰り返すことによって、非晶質シリコン膜全体を結晶化させる。このようなＳＬＳ法は、ガラス基板に熱的損傷を与えることなく、非晶質シリコン膜を結晶化させることができるので、非晶質シリコン膜の結晶化法として好ましい方法である。
しかし、ＳＬＳ法では、結晶粒が成長する際、レーザ光が照射された溶融領域のうち、例えば、左側から成長する結晶粒と右側から成長する結晶粒が、溶融領域の中央部で相互に突き当たり、その部分で結晶粒の成長が停止するので、最終的な固化部に突出部が発生する。この突出部では、両方向から成長した結晶粒同士で結晶粒の方位が異なるので、様々な欠陷が存在する。そのために、ＳＬＳ法による非晶質シリコン膜の多結晶化を適用して多結晶シリコンＴＦＴを形成した場合、ＴＦＴのチャンネル領域に突出部が含まれると、ＴＦＴの駆動時に電子及び正孔の移動度が急激に低下し、また、突出部がドレイン領域に位置すると、漏洩電流の発生が多いという結果になる。したがって、同じチャンネル長さと幅を有する薄膜トランジスタであっても、突出部を含むか否かによってＴＦＴの特性が著しく相違することになる。このように、突出部は、ガラス基板全面におけるＴＦＴの特性を不均一にする主な原因になる。
本発明は、上記従来の問題点を解決するためになされたものであり、薄膜トランジスタ（ＴＦＴ）の駆動時における電子及び正孔の移動度の低下を防止するとともに、複数のＴＦＴで構成された基板全体が均一な特性を有する多結晶シリコンＴＦＴの形成方法を提供することを目的としている。
上記目的を達成するため、本発明に係る多結晶シリコン薄膜トランジスタの形成方法は、ガラス基板上にバッファ膜及び非晶質シリコン膜を順に形成するステップと、前記非晶質シリコン膜を部分的に溶融後、固化させるとともに結晶化させ、結晶化方向が対向する結晶粒相互の衝突により形成された複数の突出部が存在する複数の突出部が存在する多結晶シリコン膜を形成するステップと、それぞれの薄膜トランジスタが２つの前記突出部を含み、２つの前記突出部が、それぞれ前記薄膜トランジスタのゲート電極形成領域の両側に離隔して配置された形態のアクティブパターンに、前記多結晶シリコン膜をパターニングするステップと、パターニングされた前記多結晶シリコン膜上に、前記突出部を完全に覆わないようにバリア膜を形成するステップと、前記突出部及び前記バリア膜を含む全面に、ドーパントをイオン注入することにより、ゲート電極形成領域の両側の多結晶シリコン膜部の一方側にソース電極、他方側にドレイン電極を形成するステップと、前記バリア膜を除去するステップと、前記バリア膜除去後に全面に、ゲート絶縁膜を形成するステップと、前記ソース電極と前記ドレイン電極間の前記ゲート絶縁膜上に、ゲート電極を形成するステップとを含むことを特徴としている。
なお、前記多結晶シリコン膜を形成するステップを、逐次的横方向結晶化（ＳＬＳ）法によって行うことが好ましい。
また、前記バリア膜を、有機絶縁材料、有機樹脂及びフォトレジストで構成されたグループから選択される１つの材料によって形成することが望ましい。また、前記バリア膜を形成する材料を、スピンコーティング法により塗布し、この時、前記スピンコーティング法の回転速度の調節により、前記突出部の露出高さ及び露出領域の範囲を調節することが望ましい。さらに、前記バリア膜を、１０〜３００００Åの厚さに形成することが望ましい。
前記ドーパントのイオン注入の際には、加速電圧を調節することにより、前記突出部から離れるにともない、ドーパントの濃度が低くなるようにすることが望ましい。
本発明は、ＳＬＳ方法を利用して多結晶シリコンＴＦＴを形成するにおいて突出部がＴＦＴのチャンネル領域に含まれないようにすることで、前記多結晶シリコンＴＦＴの特性低下を防止することができる。また、本発明は突出部からチャンネル領域まで移動するにともない、ドーパントの濃度が漸進的に減少するＬＤＤを同時に形成するので、急激な電界の増加を抑制することができてＴＦＴの特性をさらに向上させることはもちろん、安定化させることができる。また、基板全体のＴＦＴが突出部を含まないので、基板のＴＦＴ特性の均一度を高めることができる。
これによって、本発明は多結晶シリコンＴＦＴが適用される液晶表示装置の品質を向上させることができる。
以下、図面を参照して、本発明の望ましい実施の形態に係る多結晶シリコン薄膜トランジスタ（以下、「多結晶シリコンＴＦＴ」と略記する）の形成方法を詳細に説明する。
本発明に係る多結晶シリコンＴＦＴの形成方法の基本的な思想は、ＳＬＳ法によって非晶質シリコン膜を結晶化させて多結晶シリコン膜を得た後、多結晶化の際に生成した突出部に対して選択的に高濃度のイオン注入を行い、突出部をソース/ドレイン電極にすることによって、電子及び正孔の移動経路である活性層には、突出部が含まれないようにするというものである。
上記の考え方に基づくと、ＴＦＴのチャンネル領域には突出部が含まれず、チャネル領域は、結晶構造上欠陥のない多結晶シリコンで構成されることになる。そのため、ＴＦＴの駆動時に、電子及び正孔の移動度の低下が生じることがなく、優れた移動度特性を有する多結晶シリコンＴＦＴを得ることができる。
図１〜図３は、本発明の実施の形態に係る多結晶シリコンＴＦＴの形成方法を説明するための図であり、製造工程の各ステップにおける素子の構造を示す断面図である。
図１に示したように、はじめに、光透過性で絶縁性の基板、例えば、ガラス基板１０上にバッファ膜１１を形成する。バッファ膜１１は、後の結晶化処理又は高温熱処理の際に、ガラス基板１０からＴＦＴを構成する多結晶シリコン膜に不純物が拡散することを防止するための膜である。このバッファ膜１１は、ＳｉＯｘ、ＳｉＯｘＮｙまたはＳｉＮｘの形で表されるシリコンを含む酸化物、酸窒化物または窒化物、Ａｌ、Ｃｕ、Ａｇ、Ｔｉ、Ｗなどの金属を含む金属窒化物、金属酸化物などで形成する。
次に、バッファ膜１１上に非晶質シリコン膜を形成する。その後、非晶質シリコン膜を部分的に溶融させ、固化させるとともに結晶化させることにより多結晶シリコン膜１２を形成する。ここで、非晶質シリコン膜の結晶化は、パターニングされたマスクを介して、レーザ光を非晶質シリコン膜の一部に照射した後、順次ガラス基板１０を移動させてこの操作を繰り返すＳＬＳ法により実施することが望ましい。溶融部が固化するとともに結晶化する際結晶化方向が対向する結晶粒相互の衝突により、結晶化した多結晶シリコン膜１２には、ＳＬＳ法特有の複数の突出部１３が存在する。
次に、多結晶シリコン膜１２をアクティブパターンの形にパターニングする。この時、それぞれの薄膜トランジスタ（ＴＦＴ）を構成するアクティブパターンが２つの突出部１３を含み、２つの突出部１３が相互に離隔し、ゲート電極形成領域の両側に離隔して配置された形態になるようにする。
次に、図２に示したように、突出部１３が存在する多結晶シリコン膜１２上に、後に実施するイオン注入時に用いられるバリア膜１４を形成するために、スピンコーティング法により、バリア膜形成用材料を塗布する。この時、バリア膜１４が、突出部１３を完全に覆わない程度、例えば、約１０〜３００００Åの厚さに形成されるように、バリア膜形成用材料を塗布する。この際、スピンコーティング時の回転速度の調節により、突出部１３の露出高さ及び露出領域が所定の範囲になるように塗布膜の厚さを調節する。スピンコーティングにより塗布する材料としては、イオン注入時にバリアとして機能する材料であれば利用可能であり、例えば、有機絶縁材料、有機樹脂、フォトレジストなどのいずれかを用いることができる。
次に、ガラス基板１０上の突出部１３及びバリア膜１４を含む全面に対して、ドーパント１５をイオン注入する。このイオン注入により、ゲート電極形成領域の両側に位置する多結晶シリコン膜部（突出部１３及びその周辺領域）の一方側にソース電極１６、他方側にドレイン電極１７を形成する。この時、ドーパント１５を注入する加速電圧を調節することにより、突出部周辺領域のイオン注入量が突出部１３から離れるに従って、イオンの濃度が低くなるようにすることが望ましい。
このようなイオンの濃度分布にするのは、次の理由による。すなわち、多結晶シリコン膜１２の厚さが、突出部１３から離れるほど薄くなり、その先では一定になるので、相対的にバリア膜１４の厚さは突出部に近いほど薄い。また、イオン注入時のドーパントイオンの分布は、ガウシアン分布であるので、イオンの加速電圧を調節する場合、突出部１３に近い領域へのドーパントの注入量が多くなるように条件を設定する。そのような条件でイオンを注入することにより、突出部１３から離れるほど、イオンの注入量が少なくなるようにして、ドレイン領域における電界強度の上昇が抑制されるようにする。この方法によって、ＬＤＤ（Lightly Doped Drain）領域を同時に形成することができる。
また、上記の方法によりドーパント１５のイオン注入を行うと、ゲート絶縁膜がない状態でイオン注入することになるので、ゲート絶縁膜から多結晶シリコン膜１２に、酸素及び不純物が拡散することを防止することができる。
次に、図３に示したように、バリア膜１４を除去した後、通常実施されている方法によって、多結晶シリコン膜１２の活性化処理を行う。その後、多結晶シリコン膜１２、ソース電極１６及びドレイン電極１７を含む全面に、ゲート絶縁膜１８を形成し、さらに、ゲート絶縁膜１８上にゲート電極用金属膜を形成する。その後、ゲート電極用金属膜をパターニングすることにより、ソース電極１６とドレイン電極１７との間のゲート絶縁膜１８上にゲート電極１９を形成する。これらの処理によって、コプレーナ(coplanar)構造を有する多結晶シリコンＴＦＴ２０が完成する。
上記の実施の形態に係る多結晶シリコンＴＦＴ２０は、突出部１３がゲート電極１９の両側に配置され、突出部１３がチャンネル領域に含まれない構造であるので、多結晶シリコンＴＦＴ２０の駆動時に、電子及び正孔の移動度の低下が起こらない。したがって、実施の形態に係る多結晶シリコンＴＦＴの製造方法によれば、駆動特性に優れた多結晶シリコンＴＦＴを得ることができる。
図示していないが、図３に示したステップの後、保護膜の形成、ビアホールの形成及び画素用電極の形成などの、周知の一連の処理を順に行うことにより、多結晶シリコンＴＦＴにより構成された液晶表示装置用アレイ基板を完成させる。
なお、上記の実施の形態に係る多結晶シリコンＴＦＴの形成方法では、ＳＬＳ方法によって多結晶シリコン膜を結晶化する例を説明したが、結晶化方法はＳＬＳ法に限定されず、ＳＬＳ法以外の他の結晶化方法であっても、結晶粒の成長により突出部が生成する方法であれば、それらの方法も適用可能である。
以上、本発明に係る多結晶シリコン薄膜トランジスタの形成方法を、実施の形態に基づいて詳細に説明したが、本発明は上記実施の形態に限定されない。本発明が属する技術分野における通常の知識を有するものであれば、本発明の技術的思想及び精神を逸脱することなく、本発明の改良または変更を行うことが可能であり、それらも本発明の技術的範囲に属する。
本発明の実施の形態に係る多結晶シリコン薄膜トランジスタの形成方法を説明するための図であり、ガラス基板に多結晶シリコン膜を形成した段階における構造を示す断面図である。 本発明の実施の形態に係る多結晶シリコン薄膜トランジスタの形成方法を説明するための図であり、図１に示した段階の後、バリア膜を形成し、ドーパントを注入する段階における構造を示す断面図である。 本発明の実施の形態に係る多結晶シリコン薄膜トランジスタの形成方法を説明するための図であり、図２に示した段階の後、ゲート絶縁膜及びゲート電極を形成した段階における構造を示す断面図である。
符号の説明
１０ ガラス基板
１１ バッファ膜
１２ 多結晶シリコン膜
１３ 突出部
１４ バリア膜
１５ ドーパント
１６ ソース電極
１７ ドレイン電極
１８ ゲート絶縁膜
１９ ゲート電極
２０ 多結晶シリコン薄膜トランジスタ

Claims (7)

  1. ガラス基板上にバッファ膜及び非晶質シリコン膜を順に形成するステップと、
    前記非晶質シリコン膜を部分的に溶融後、固化させるとともに結晶化させ、結晶化方向が対向する結晶粒相互の衝突により形成された複数の突出部が存在する多結晶シリコン膜を形成するステップと、
    それぞれの薄膜トランジスタが２つの前記突出部を含み、２つの前記突出部が、それぞれ前記薄膜トランジスタのゲート電極形成領域の両側に離隔して配置された形態のアクティブパターンに、前記多結晶シリコン膜をパターニングするステップと、
    パターニングされた前記多結晶シリコン膜上に、前記突出部を完全に覆わないようにバリア膜を形成するステップと、
    前記突出部及び前記バリア膜を含む全面に、ドーパントをイオン注入することにより、ゲート電極形成領域の両側の多結晶シリコン膜部の一方側にソース電極、他方側にドレイン電極を形成するステップと、
    前記バリア膜を除去するステップと、
    前記バリア膜除去後の全面に、ゲート絶縁膜を形成するステップと、
    前記ソース電極と前記ドレイン電極間の前記ゲート絶縁膜上に、ゲート電極を形成するステップとを含むことを特徴とする多結晶シリコン薄膜トランジスタの形成方法。
  2. 前記多結晶シリコン膜を形成するステップを、逐次的横方向結晶化法によって行うことを特徴とする請求項１に記載の多結晶シリコン薄膜トランジスタの形成方法。
  3. 前記バリア膜を、有機絶縁材料、有機樹脂及びフォトレジストで構成されたグループから選択される１つの材料によって形成することを特徴とする請求項１に記載の多結晶シリコン薄膜トランジスタの形成方法。
  4. 前記バリア膜を形成する材料を、スピンコーティング法により塗布することを特徴とする請求項１に記載の多結晶シリコン薄膜トランジスタの形成方法。
  5. 前記バリア膜を形成する材料を塗布する際に、前記スピンコーティング法の回転速度の調節により、前記突出部の露出高さ及び露出領域の範囲を調節することを特徴とする請求項４に記載の多結晶シリコン薄膜トランジスタの形成方法。
  6. 前記バリア膜を、１０〜３００００Åの厚さに形成することを特徴とする請求項１に記載の多結晶シリコン薄膜トランジスタの形成方法。
  7. 前記ドーパントのイオン注入の際に、加速電圧を調節することにより、前記突出部から離れるにともない、ドーパントの濃度が低くなるようにイオン注入することを特徴とする請求項１に記載の多結晶シリコン薄膜トランジスタの形成方法。
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JPH0917729A (ja) * 1995-06-29 1997-01-17 Sharp Corp 半導体装置の製造方法
WO2000001016A1 (fr) * 1998-06-30 2000-01-06 Matsushita Electric Industrial Co., Ltd. Transistor a film mince et son procede de fabrication
JP2001284252A (ja) * 2000-03-30 2001-10-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP3904512B2 (ja) * 2002-12-24 2007-04-11 シャープ株式会社 半導体装置およびその製造方法、並びに半導体装置を備えた電子機器
TW595002B (en) * 2003-04-16 2004-06-21 Au Optronics Corp Fabricating method of low temperature poly-silicon film and low temperature poly-silicon thin film transistor
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