JP4003575B2

JP4003575B2 - Ｄ級増幅器

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Publication number: JP4003575B2
Application number: JP2002226632A
Authority: JP
Inventors: 正幸岩松
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2002-08-02
Filing date: 2002-08-02
Publication date: 2007-11-07
Anticipated expiration: 2022-08-02
Also published as: JP2004072277A

Description

【０００１】
【発明の属する技術分野】
本発明は、音楽信号などのアナログ信号をパルス信号に変換して電力増幅するＤ級増幅器（デジタルアンプ）に関し、内部回路に供給される電源電圧を緩和（低下）させるための回路技術に関する。
【０００２】
【従来の技術】
従来、図５に示すように、音楽信号などのアナログ信号を入力信号ＳＩＮとし、これをパルス信号に変換して電力増幅するＤ級増幅器ＡＭＰが知られている。このＤ級増幅器ＡＭＰは、ＰＷＭ（Pulse Width Modulation）型の変調回路ＰＣＭ、駆動回路ＤＲＶ、出力用のパワーＭＯＳトランジスタＴＰ，ＴＮ等から構成され、駆動回路ＤＲＶは、インバータＩＶＡ，ＩＶＢ、論理積ゲート回路ＡＮＰ，ＡＮＮ、過電流保護回路ＰＲＰ，ＰＲＮから構成される。ｐチャネル型のパワーＭＯＳトランジスタＴＰは、電源ＶＢ１，ＶＢ２（例えば＋２５Ｖ）を直列接続してなる高電源ＶＢ（例えば＋５０Ｖ）と出力端子ＴＯとの間に電流経路が接続され、ｎチャネル型のパワーＭＯＳトランジスタＴＮはグランドＧＮＤと出力端子ＴＯとの間に接続される。
【０００３】
駆動回路ＤＲＶを構成するインバータＩＶＡ，ＩＶＢの入力部は、変調回路ＰＣＭの出力部に接続され、これらインバータＩＶＡ，ＩＶＢの出力部は論理積ゲート回路ＡＮＰ，ＡＮＮの入力部にそれぞれ接続され、これら論理積ゲート回路ＡＮＰ，ＡＮＮの出力部はパワーＭＯＳトランジスタＴＰ，ＴＮのゲートに接続される。また、パワーＭＯＳトランジスタＴＰ，ＴＮの電流経路上には過電流検出用の抵抗ＲＰ，ＲＮが介挿されており、これら抵抗での電圧降下を過電流保護回路ＰＲＰ，ＰＲＮが検出した場合には、論理積ゲート回路ＡＮＰ，ＡＮＮを介してパワーＭＯＳトランジスタＴＰ，ＴＮをそれぞれオフ状態に制御することにより出力段での過電流を遮断するようになっている。出力端子ＴＯには、インダクタＬおよびコンデンサＣからなるローパスフィルタＬＦを介して、スピーカＳＰＫの入力端子が接続される。
【０００４】
このＤ級増幅器ＡＭＰによれば、変調回路ＰＣＭが入力信号ＳＩＮをパルス信号にＰＷＭ変調する。ＰＷＭ変調されたパルス信号は駆動回路ＤＲＶ内のインバータＩＶＡおよび論理積ゲート回路ＡＮＰを介してパワーＭＯＳトランジスタＴＰのゲートに供給されると共に、インバータＩＶＢおよび論理積ゲート回路ＡＮＮを介してパワーＭＯＳトランジスタＴＮのゲートに供給される。これにより、１対の出力用のパワーＭＯＳトランジスタＴＰ，ＴＮが相補的に駆動され、電力増幅されたパルス信号が出力端子ＴＯを介してＤ級増幅器ＡＭＰから出力される。このパルス信号は、ローパスフィルタＬＦを通過することにより、電力増幅されたアナログ量の音楽信号に再生され、この音楽信号がスピーカＳＰＫを駆動する。
【０００５】
【発明が解決しようとする課題】
ところで、上述の従来技術に係るＤ級増幅器では、駆動回路ＤＲＶには最終段のパワーＭＯＳトランジスタＴＰと共通の高電源ＶＢが供給されており、この駆動回路ＤＲＶは、変調回路ＰＣＭと共に集積回路ＩＣとして同一チップ上に集積されている。このため、集積回路ＩＣを高耐圧用のトランジスタを用いて構成する必要があり、従って高耐圧プロセスを用いなければならず、製造コストの上昇や製造上の技術的困難性を抱えていた。
【０００６】
この発明は、上記事情に鑑みてなされたもので、出力段を除いて高耐圧プロセスを使用することなく実現することが可能なＤ級増幅器を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、請求項１に記載された発明は、高電源と出力端子との間に接続された第１の出力用トランジスタ（例えば後述するパワーＭＯＳトランジスタＴＰに相当する構成要素）と、前記出力端子と低電源との間に接続された第２の出力用トランジスタ（例えば後述するパワーＭＯＳトランジスタＴＮに相当する構成要素）とを有し、外部からの入力信号に応じて前記第１および第２の出力用トランジスタを相補的に導通させるように構成されたＤ級増幅器において、前記第２の出力用トランジスタの駆動に必要な振幅を満たすだけの耐圧を有し、前記高電源よりも低く且つ前記低電源を基準とした第１の標準電源が供給され、前記入力信号を第１のパルス信号に変調し、該第１のパルス信号に基づき前記第２の出力用トランジスタを駆動する駆動回路を構成する第１の集積回路（例えば後述する集積回路ＩＣ１に相当する構成要素）と、前記第１のパルス信号を、前記高電源を基準とした第２のパルス信号にレベル変換するレベル変換回路（例えば後述する電位シフト回路ＳＦＴに相当する構成要素）と、前記第１の出力用トランジスタの駆動に必要な振幅を満たすだけの耐圧を有し、前記高電源よりも低く且つ前記高電源を基準とした第２の標準電源が供給され、前記第２のパルス信号に基づき前記第１の出力用トランジスタを駆動する駆動回路を構成する第２の集積回路（例えば後述する集積回路ＩＣ２に相当する構成要素）と、を備え、前記第１および第２の出力用トランジスタは相補型のＭＯＳトランジスタであり、前記第２の標準電源の正極は前記高電源の正極と共に前記第２の集積回路の電源端子に接続され、前記レベル変換回路がバイポーラトランジスタから構成され、そのベースに前記第１の標準電源が接続され、そのエミッタに前記第１のパルス信号が供給され、そのコレクタに前記第２の集積回路の入力部が接続されると共に該コレクタに抵抗を介して前記高電源が接続されたことを特徴とする。
【０００８】
請求項２に記載された発明は、請求項１に記載されたＤ級増幅器において、前記第１の出力用トランジスタはｐチャネル型であり、前記第２の出力用トランジスタはｎチャネル型であることを特徴とする。
【０００９】
この発明の構成によれば、第１の集積回路には第１の標準電源が供給され、第２の集積回路には第２の標準電源が供給され、従ってこれら集積回路は標準的な電源電圧の供給を受けて作動する。第１のパルス信号は、レベル変換回路により第２のパルス信号にレベル変換されて第２の集積回路に供給される。このため、第１の標準電源と第２の標準電源とが異なった電位を基準としていても、第１のパルスに応答して第２の集積回路が作動することが可能になる。また、この発明の構成によれば、出力用のパワーＭＯＳトランジスタの前段側の回路を構成する素子に対して高電圧が印加されることがなくなるので、高耐圧プロセスを使用することなく実現することができる。
【００１０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１に、この実施の形態に係るＤ級増幅器ＤＡＭＰの構成を示す。同図において、入力信号ＳＩＮを入力するＤ級増幅器ＤＡＭＰはＰＷＭ増幅器であり、集積回路ＩＣ１，ＩＣ２、電位シフト回路ＳＦＴ、ｐチャネル型のパワーＭＯＳトランジスタＴＰ、ｎチャネル型のパワーＭＯＳトランジスタＴＮ等を備える。ここで、集積回路ＩＣ１（第１の集積回路）として、変調回路ＰＣＭ、インバータＩＶＡ，ＩＶＢ、抵抗ＲＡ、論理積ゲート回路ＡＮＮ、過電流保護回路ＰＲＮが一つのチップ上に集積され、また集積回路ＩＣ２（第２の集積回路）として、過電流保護回路ＰＲＰ、論理積ゲート回路ＡＮＰ、および後述の抵抗ＲＢ（図１では省略）が別のチップ上に集積されている。なお、電位シフト回路ＳＦＴ、パワーＭＯＳトランジスタＴＰ，ＴＮ、抵抗Ｒ，ＲＰ，ＲＮは集積回路ＩＣ１，ＩＣ２に対し外付けされている。
【００１１】
さらに詳細に構成を説明する。集積回路ＩＣ１を構成する変調回路ＰＣＭは、入力信号ＳＩＮをＰＷＭ変調するものであり、この変調回路ＰＣＭの出力部にはインバータＩＶＡ，ＩＶＢの各入力部が接続される。このうち、一方のインバータＩＶＡの出力部は抵抗ＲＡを介して電位シフト回路ＳＦＴの入力部に接続される。電位シフト回路ＳＦＴの出力部は集積回路ＩＣ２を構成する論理積ゲート回路ＡＮＰの一方の入力部に接続され、その他方の入力部には過電流保護回路ＰＲＰが接続される。他方のインバータＩＶＢの出力部は、論理積ゲート回路ＡＮＮの一方の入力部に接続され、その他方の入力部には過電流保護回路ＰＲＮが接続される。
【００１２】
電源ＶＢ１および電源ＶＢ２からなる高電源ＶＢとグランドＧＮＤ（低電源）との間には、パワーＭＯＳトランジスタＴＰとパワーＭＯＳトランジスタＴＮとが直列接続され、これらパワーＭＯＳトランジスタはＤ級増幅器ＤＡＭＰの出力段を構成する。具体的には、一方のパワーＭＯＳトランジスタＴＰのソースは、過電流検出用の抵抗ＲＰを介して電源ＶＢに接続され、そのドレインは出力端子ＴＯに接続され、そのゲートは論理積ゲート回路ＡＮＰの出力部に接続される。また、他方のパワーＭＯＳトランジスタＴＮのソースは、過電流検出用の抵抗ＲＮを介してグランドＧＮＤに接続され、そのドレインは出力端子ＴＯに接続され、そのゲートは論理積ゲート回路ＡＮＮの出力部に接続される。出力端子ＴＯに現れる信号は抵抗Ｒを介して上述の変調回路ＰＣＭにフィードバックされ、帰還回路を構成している。
【００１３】
ここで、電源ＶＢ１および電源ＶＢ２は高電源ＶＢの２分の１の電圧をそれぞれ分担し、電源ＶＢ２の負極はグランドＧＮＤに接続され、その正極は電源ＶＢ１の負極に接続され、電源ＶＢ１の正極は抵抗ＲＰを介してパワーＭＯＳトランジスタＴＰのソースに接続されると共に集積回路ＩＣ２の電源端子（図示なし）に接続される。また、集積回路ＩＣ１には標準電源ＶＤ１（例えば５Ｖ）が供給され、集積回路ＩＣ２には、高電源ＶＢを基準とした標準電源ＶＤ２（例えば５Ｖ）が供給される。標準電源ＶＤ２の正極は高電源ＶＢの正極と共に集積回路ＩＣ２の電源端子に接続され、この標準電源ＶＤ２の負極は集積回路ＩＣ２のグランド端子（図示なし）に接続される。標準電源ＶＤ１と標準電源ＶＤ２の電圧は概ね同一に設定される。これにより、集積回路ＩＣ２には、異なる電位を基準としながらも、この集積回路ＩＣ２のグランド端子を基準として見れば集積回路ＩＣ１と等価な電源電圧が供給される。
【００１４】
出力端子ＴＯには、インダクタＬおよびコンデンサＣからなるローパスフィルタＬＦを介してスピーカＳＰＫの一方の端子が接続され、このスピーカＳＰＫの他方の端子は上述の電源ＶＢ１の負極と電源ＶＢ２の正極に接続され、高電源ＶＢの２分の１の電位にバイアスされる。
なお、インダクタＬおよびコンデンサＣからなるローパスフィルタＬＦの定数は、Ｄ級増幅器ＤＡＭＰから出力されるパルス信号からキャリア周波数成分を除去し且つ音楽信号成分を通過させるように設定される。
【００１５】
図２に、電位シフト回路ＳＦＴの構成例を示す。この例は、ｎｐｎ型のバイポーラトランジスタＴＱを用いたもので、このバイポーラトランジスタＴＱのエミッタは、集積回路ＩＣ１内部に集積形成された抵抗ＲＡを介してインバータＩＶＡの出力部に接続され、そのコレクタは、集積回路ＩＣ２内部に集積形成された抵抗ＲＢを介して標準電源ＶＤ２の正極（即ち高電源ＶＢ）に接続され、そのベースは標準電源ＶＤ１にバイアスされる。
【００１６】
この電位シフト回路ＳＦＴによれば、インバータＩＶＡの出力信号がローレベルの場合、バイポーラトランジスタＴＱのベースとエミッタ間の電位差がしきい値電圧ＶＥＢを越え、バイポーラトランジスタＴＱがオン状態となる。この結果、論理積ゲート回路ＡＮＰの入力部がローレベルに駆動される。逆に、インバータＩＶＡの出力信号がハイレベルの場合、バイポーラトランジスタＴＱのベースとエミッタの電位が等しくなり、このバイポーラトランジスタＴＱがオフ状態となる。この結果、論理積ゲート回路ＡＮＰの入力部は抵抗ＲＢにより高電源ＶＢにまで引き上げられてハイレベルになる。結局、インバータＩＶＡの出力信号は、高電源ＶＢを基準としてハイレベルとローレベルを有する信号にレベル変換される。
【００１７】
図３に電位シフト回路ＳＦＴの他の構成例を示す。この例は、フォトカプラＰＣを用いて電位シフト回路ＳＦＴを構成したもので、フォトカプラＰＣ内の発光ダイオードＰＤ１のアノードは標準電源ＶＤ１の正極に接続され、そのカソードは上述の抵抗ＲＡを介してインバータＩＶＡの出力部に接続される。また、フォトカプラＰＣ内の受光ダイオードＰＤ２には信号増幅器ＳＡが接続され、この信号増幅器ＳＡの出力部は、論理積ゲート回路ＡＮＰの入力部に接続されると共に上述の抵抗ＲＢを介して高電源ＶＢに接続される。信号増幅器ＳＡには、集積回路ＩＣ２と共通に標準電源ＶＤ２が供給され、その出力信号は集積回路ＩＣ２の入力特性に適合したものとなっている。
【００１８】
図３に示す電位シフト回路によれば、インバータＩＶＡの出力信号がローレベルの場合、発光ダイオードＰＤ１が通電されて発光する。この発光を受けて、受光ダイオードＰＤ２が電気信号を誘起し、信号増幅器ＳＡがこの電気信号を増幅してローレベル（電源ＶＤ２の負極の電位）を出力する。逆に、インバータＩＶＡの出力信号がハイレベルの場合、発光ダイオードＰＤ１のアノードとカソードとの電位が等しくなり、発光ダイオードＰＤ１は発光しない。従ってこの場合、信号増幅器ＳＡはハイレベル（電源ＶＤ２の正極の電位）を出力する。結局、この構成例によっても、インバータＩＶＡの出力信号が、高電源ＶＢを基準としてハイレベルとローレベルを有する信号にレベル変換される。
【００１９】
次に、図４を参照して、図１に示す本実施の形態に係るＤ級増幅器の動作を説明する。まず、変調回路２００は、入力信号ＳＩＮの情報成分をパルス幅に反映させてＰＷＭ変調を行い、パルス信号ＳＰ１（第１のパルス信号）を生成する。このパルス信号ＳＰ１は、インバータＩＶＡにより反転されてパルス信号ＳＰ２とされると共にインバータＩＶＢにより反転されてパルス信号ＳＰ３とされる。論理積ゲート回路ＡＮＮは、パルス信号ＳＰ３に基づきパワーＭＯＳトランジスタＴＮを駆動する。一方、インバータＩＶＡから出力されたパルス信号ＳＰ２は抵抗ＲＡを介して電位シフト回路ＳＦＴに出力される。電位シフト回路ＳＦＴは、パルス信号ＳＰ２を入力し、この信号レベルをシフトさせて集積回路ＩＣ２に与える。集積回路ＩＣ２内の論理積ゲート回路ＡＮＰは、電位シフト回路ＳＦＴからパルス信号（第２のパルス信号）を入力し、このパルス信号に基づきパワーＭＯＳトランジスタＴＰを駆動する。
【００２０】
ここで、論理積ゲート回路ＡＮＮが出力するパルス信号のローレベルはグランドＧＮＤに等しく、ハイレベルは標準電源ＶＤ１に等しなる。これによりパワーＭＯＳトランジスタＴＮがオン状態またはオフ状態に制御される。また、論理積ゲート回路ＡＮＰが出力するパルス信号のハイレベルは高電源ＶＢに等しく、ローレベルは、高電源ＶＢから標準電源ＶＤ２の電源電圧分だけ降下した電位となる。これによりパワーＭＯＳトランジスタＴＰがオン状態またはオフ状態に制御される。
【００２１】
このとき、論理積ゲート回路ＡＮＮおよび論理積ゲート回路ＡＮＰからそれぞれ出力されるパルス信号により、パワーＭＯＳトランジスタＴＰとパワーＭＯＳトランジスタＴＮとが相補的に導通制御され、出力端子ＴＯを介して電力増幅されたパルス信号が出力される。このパルス信号はローパスフィルタＬＦにより音楽信号に再生されてスピーカＳＰＫに供給される。
以上の動作の過程において、集積回路ＩＣ１，ＩＣ２に着目すれば、その内部信号の振幅は標準電源ＶＤ１，ＶＤ２（５Ｖ）に等しい。従って、集積回路ＩＣ１，ＩＣ２は、高耐圧トランジスタを用いることなく構成することができ、通常のプロセスを用いて実現できる。
【００２２】
ところで、パワーＭＯＳトランジスタＴＰ、ＴＮの各ゲート電圧の振幅は、高電源ＶＢの電圧ではなく、それぞれ標準電源ＶＤ２および標準電源ＶＤ１の電圧に等しい。従って、ゲートとソースとの間の電圧ＶGSが、前述の図５に示す従来技術に比較して小さくなり、従ってその分、各パワーＭＯＳトランジスタのドレイン電流も小さくなる。しかしながら、図４に特性を示すように、電圧ＶGSが５Ｖ程度であっても、パワーＭＯＳトランジスタの特性を適切に選択すれば、必要とされるドレイン電流ＩDが得られる。従って、集積回路ＩＣ１，ＩＣ２の電源として標準電源ＶＤ１，ＶＤ２を用いることによる技術的な不利益は事実上認められない。
【００２３】
以下に、本実施形態の特徴をまとめる。
（１）従来、集積回路ＩＣ１と一体化されていた集積回路ＩＣ２を分離独立させる。そして、パワーＭＯＳトランジスタＴＰの駆動回路を、その駆動に必要な振幅を満たすだけの耐圧を有する集積回路ＩＣ２により構成する。また、パワーＭＯＳトランジスタＴＮの駆動回路を、その駆動に必要な振幅を満たすだけの耐圧を有する集積回路ＩＣにより構成する。
（２）集積回路ＩＣ１と集積回路ＩＣ２との間の信号の受け渡しは、外付けの電位シフト回路ＳＦＴを介して行う。これにより、高電圧に対する耐圧を分担しながら集積回路ＩＣ１と集積回路ＩＣ２との間で信号を伝送する。パワーＭＯＳトランジスタＴＮを駆動する集積回路ＩＣ１のグランド端子はグランドＧＮＤに接続されるため、変調回路ＰＣＭも集積回路ＩＣ１に集積する。このように、Ｄ級増幅器の内部回路は、出力段に供給される高電源より低い標準電源で動作する２つの集積回路ＩＣ１，ＩＣ２にブロック分割される。多チャンネルアンプとして構成する場合は、各チャンネルの集積回路ＩＣ１をまとめて集積し、各チャンネルの集積回路ＩＣ２をまとめて集積する。これにより、本願の効果を一層有効に発揮できる。
【００２４】
（３）集積回路ＩＣ１が形成されたチップと集積回路ＩＣ２が形成されたチップとを同一パッケージに収納すれば、プリント基板上の実装面積を減らすことができる。このようなパッケージの端子間に簡単な電位シフト回路を外付けするだけで、高価な高耐圧プロセスを使用してワンウェハで実現した場合と同等な機能を実現できる。
（４）集積回路ＩＣ２は、高電源ＶＢから電圧ＶGSのドライブに必要な振幅が得られる電源電圧で動作すればよい。この電源電圧を５Ｖとすれば、図１に示す例では、高電源ＶＢに正極が接続された５Ｖの電源により集積回路ＩＣ２が給電される。同様に、集積回路ＩＣ１にはグランドＧＮＤに負極が接続された５Ｖの電源により給電される。
【００２５】
（５）一例として、５０Ｗ／４Ωの出力に要する高電源ＶＢの電源電圧は約４０Ｖであり、１００Ｗ／４Ωの出力に要する高電源ＶＢの電源電圧は約５６Ｖであり、５００Ｗ／４Ωの出力に要する高電源ＶＢの電源電圧は約１２７Ｖである。如何なる出力に対して設計する場合であっても、集積回路ＩＣ１および集積回路ＩＣ２ともに出力段のパワーＭＯＳトランジスタのゲート閾値電圧を越えるのに必要な電圧さえ確保できれば良い。上記の例における４０Ｖから１２７Ｖまでの間の電圧も新規に設けた外部の電位シフト回路ＳＦＴが吸収する。
（６）また、本実施の形態の構成によれば耐圧の低いトランジスタからなる集積回路を用いて、任意のより高電圧が供給される出力段のパワーＭＯＳトランジスタを駆動することも可能となる。
【００２６】
以上、この発明の一実施形態を説明したが、この発明は、この実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。例えば、上述の実施の形態では、抵抗ＲＮを介してパワーＭＯＳトランジスタＴＮのソースをグランドＧＮＤに接続し、グランドＧＮＤと高電源ＶＢとの間の振幅を有するパルス信号を出力端子ＴＯを介してを出力するものとしたが、抵抗ＲＮを介してパワーＭＯＳトランジスタＴＮのソースを負電源（例えば−ＶＢ２）に接続し、正の電源と負の電源との間の振幅を有するパルス信号を出力するものとしてもよい。
【００２７】
この場合、例えば、上述の実施の形態では高電源ＶＢの２分の１の電位にバイアスされていたスピーカＳＰＫの端子を、電源ＶＢ２の正極と共にグランドＧＮＤに接続し、抵抗ＲＮを介して電源ＶＢ２の負極をパワーＭＯＳトランジスタＴＮのソースに接続し、また、論理積ゲート回路ＡＮＮと過電流保護回路ＰＲＮについては、例えば、グランド端子を負の電源（−ＶＢ２）に接続した別の集積回路として構成し、パルス信号ＳＰ３を、負の電源（−ＶＢ２）を基準としたパルス信号に変換して論理積ゲート回路ＡＮＮに与えるための電位シフト回路を設ければよい。これにより、電源ＶＢ１が正の電源として、また電源ＶＢ２が負の電源として振る舞い、従ってＤ級増幅器ＤＡＭＰの出力信号として正電源と負電源との間の振幅を有するパルス信号が得られる。
【００２８】
【発明の効果】
この発明によれば、第１の標準電源が供給された第１の集積回路が出力する第１のパルス信号を、レベル変換回路により高電源を基準とした第２のパルス信号にレベル変換し、この第２のパルス信号に基づき第２の集積回路により第１の出力用トランジスタを駆動し、また、第１のパルス信号に基づき第２の出力用トランジスタを駆動するようにしたので、第１および第２の集積回路の電源電圧を共に抑えながら、高電源が供給される出力段のパワーＭＯＳトランジスタを駆動することが可能になる。従って高耐圧プロセスを使用することなく実現することが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係るＤ級増幅器の構成を示す回路図である。
【図２】この実施の形態に係る電位シフト回路の構成例（バイポーラトランジスタを用いた例）を示す回路図である。
【図３】この実施の形態に係る電位シフト回路の他の構成例（フォトカプラを用いた例）を示す回路図である。
【図４】この実施の形態に係るパワーＭＯＳトランジスタの特性を説明するための特性図である。
【図５】従来技術に係るＤ級増幅器の構成例を示す回路図である。
【符号の説明】
ＤＡＭＰ：Ｄ級増幅器、ＰＣＭ；変調回路、ＩＶＡ，ＩＶＢ；インバータ、ＡＮＰ，ＡＮＮ；論理積ゲート回路、ＰＲＰ，ＰＲＮ；過電流保護回路、ＳＦＴ；電位シフト回路、ＲＰ，ＲＮ；抵抗（過電流検出用）、ＴＰ；パワーＭＯＳトランジスタ（ｐチャネル型）、ＴＮ；パワーＭＯＳトランジスタ（ｎチャネル型）、ＬＦ；ローパスフィルタ、ＳＰＫ；スピーカ、ＶＤ１，ＶＤ２；標準電源、ＶＢ１，ＶＢ２；電源、ＶＢ；高電源、ＴＯ；出力端子、ＧＮＤ；グランド。

Claims

高電源と出力端子との間に接続された第１の出力用トランジスタと、前記出力端子と低電源との間に接続された第２の出力用トランジスタとを有し、外部からの入力信号に応じて前記第１および第２の出力用トランジスタを相補的に導通させるように構成されたＤ級増幅器において、
前記第２の出力用トランジスタの駆動に必要な振幅を満たすだけの耐圧を有し、前記高電源よりも低く且つ前記低電源を基準とした第１の標準電源が供給され、前記入力信号を第１のパルス信号に変調し、該第１のパルス信号に基づき前記第２の出力用トランジスタを駆動する駆動回路を構成する第１の集積回路と、
前記第１のパルス信号を、前記高電源を基準とした第２のパルス信号にレベル変換するレベル変換回路と、
前記第１の出力用トランジスタの駆動に必要な振幅を満たすだけの耐圧を有し、前記高電源よりも低く且つ前記高電源を基準とした第２の標準電源が供給され、前記第２のパルス信号に基づき前記第１の出力用トランジスタを駆動する駆動回路を構成する第２の集積回路と、
を備え、
前記第１および第２の出力用トランジスタは相補型のＭＯＳトランジスタであり、
前記第２の標準電源の正極は前記高電源の正極と共に前記第２の集積回路の電源端子に接続され、
前記レベル変換回路がバイポーラトランジスタから構成され、そのベースに前記第１の標準電源が接続され、そのエミッタに前記第１のパルス信号が供給され、そのコレクタに前記第２の集積回路の入力部が接続されると共に該コレクタに抵抗を介して前記高電源が接続されたことを特徴とするＤ級増幅器。
前記第１の出力用トランジスタはｐチャネル型であり、前記第２の出力用トランジスタはｎチャネル型であることを特徴とする請求項１に記載されたＤ級増幅器。