JP3992654B2 - 半導体装置の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000000034 method Methods 0.000 claims description 55
- 238000005530 etching Methods 0.000 claims description 42
- 239000002184 metal Substances 0.000 claims description 25
- 229910052751 metal Inorganic materials 0.000 claims description 25
- 230000004888 barrier function Effects 0.000 claims description 22
- 239000000126 substance Substances 0.000 claims description 12
- 239000011248 coating agent Substances 0.000 claims description 9
- 238000000576 coating method Methods 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 6
- 238000011049 filling Methods 0.000 claims description 4
- 239000010408 film Substances 0.000 description 198
- 239000010410 layer Substances 0.000 description 83
- 229910052581 Si3N4 Inorganic materials 0.000 description 19
- 239000011229 interlayer Substances 0.000 description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 19
- 239000000463 material Substances 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 12
- 239000010949 copper Substances 0.000 description 10
- 239000001301 oxygen Substances 0.000 description 9
- 229910052760 oxygen Inorganic materials 0.000 description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 8
- 239000004088 foaming agent Substances 0.000 description 8
- 238000004380 ashing Methods 0.000 description 7
- 238000004140 cleaning Methods 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 230000009977 dual effect Effects 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 239000002904 solvent Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 239000012298 atmosphere Substances 0.000 description 3
- 125000001153 fluoro group Chemical group F* 0.000 description 3
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 3
- 238000009832 plasma treatment Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 239000011148 porous material Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 125000000217 alkyl group Chemical group 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910020177 SiOF Inorganic materials 0.000 description 1
- 229910002808 Si–O–Si Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 235000013405 beer Nutrition 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 150000001721 carbon Chemical group 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910000365 copper sulfate Inorganic materials 0.000 description 1
- ARUVKPQLZAKDPS-UHFFFAOYSA-L copper(II) sulfate Chemical compound [Cu+2].[O-][S+2]([O-])([O-])[O-] ARUVKPQLZAKDPS-UHFFFAOYSA-L 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- -1 nitrogen halogen Chemical class 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 150000003961 organosilicon compounds Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920000412 polyarylene Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置、特に多層配線におけるポーラスLow-k膜の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の低消費電力化および高速化などの要求に伴い、層間絶縁膜の低誘電率化が必要になってきた。特に、ロジック系のデバイスでは、微細配線による抵抗上昇、配線容量の増加がデバイスのスピード劣化につながるため、微細でかつ低誘電率膜を層間絶縁膜とした多層配線が必要になっている。現在、半導体デバイスで最も広く用いられている層間絶縁膜は、化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）法により形成されたシリコン酸化膜であり、その比誘電率の値は４程度である。このＣＶＤ法を用いて成膜された低誘電率膜としては、フッ素原子を含むＳｉＯＦ（比誘電率=３．２〜３．７程度）がよく知られている。この材料は、Ｓｉ−Ｏ−ＳｉボンドをＦ原子により終端することで、密度を下げること、Ｆ原子自身の分極率が低いことなどから誘電率を下げている。また、炭素原子を含む低誘電体材料では、有機ＳＯＧ（ＳＯＧ：Spin on Glass）、ポリイミドなどがよく知られている。有機ＳＯＧとは、シリカ系有機塗布膜とも称され、代表的な材料の例としては、ＭＳＱ（methyl silsesquioxane）、ＨＳＧなどがある。これらの材料は、炭素原子いわゆるアルキル基を含むことで材料の密度を下げ、また、分子自身の分極率を低くすることで低誘電率になると言われている。これらの膜の比誘電率は２．５〜３．５程度である。成膜方法は有機溶剤を基板上に塗布し、その後、スピンコーターを用いて基板を高速回転させて基板上に均一にコーティングし、最後に基板を１２０℃〜３００℃の温度でアニールすることで溶剤乾燥（焼結）を行うという手法が一般に用いられている。
【０００３】
一方、密度を下げることで誘電率を下げる方法も検討されている。すなわち、シリコン酸化膜など膜中に空孔（気泡）を含むことで単位体積当たりの密度を下げ、誘電率を下げるというものである。空孔は、比誘電率が１であることから空孔率を上げることによって比誘電率１．５程度までが実現可能とされており、この時の空孔率は有機、シリカ系の膜種によりそれぞれ異なるが５０%〜６０%程度である。このような膜中に空孔を含んだ低誘電率の絶縁膜をポーラスLow-k膜と呼ばれている。空孔は材料中に多孔質化剤として発泡剤を添加、キュア等の熱処理工程を経ることで発泡剤を気化、分解することで形成される。発泡剤としては有機ケイ素化合物が一般的に使用されている。この他、発泡剤として粒子状のものがあり、粒子状発泡剤を成膜材料に分散して、この成膜材料を基板上に塗布し、その後、熱処理を経て膜中に空孔を形成するといった手法もある。粒子状の発泡剤としては、粒径１〜５０nm、もしくは、５〜１５nmのシリカ粉末が利用される。
【０００４】
また、層間絶縁膜にポーラスLow-k膜を用いた例として、層間絶縁膜の配線溝及びビアホール用の接続孔に露出した側壁面近傍のみをポーラスLow-k膜とする方法も提案されている（特許文献１参照）。
【０００５】
ここで、一般的なポーラスLow-k膜を層間絶縁膜に用いた多層配線の形成方法を説明する。図９及び１０は、従来のポーラスLow-k膜を絶縁膜に用いた多層配線の製造工程の説明図である。
【０００６】
まず、下層配線２００上に、配線溝２１０を形成するためのエッチングストップ層２０２を堆積する。ここではエッチングストップ層の一例として、シリコン窒化膜（Ｓｉ3Ｎ4）２０２を使用している。続けて、配線溝２１０を形成する層間絶縁膜としてポーラスLow-k膜２０４を堆積する。次に、ハードマスクとしてシリコン酸化膜２０６を堆積する（図９（Ａ））。次に、フォトリソグラフィー技術を用いて配線溝用のレジストパターン２０８のパターニングを行う（図９（Ｂ））。シリコン酸化膜２０６及びポーラスLow-k膜２０４をそれぞれエッチングして配線溝２１０を形成し、レジストパターン２０８を除去する（図９（Ｃ））。配線溝２１０内を薬液洗浄し、不純物を取り除く。次に、バリアメタル２１２、シード層（図示せず）、導電層２１４を順に形成する。次に、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法により余分な金属を研磨して除去し、配線２１５を形成する（図１０（Ａ））。最後に、金属配線のキャップ膜としてシリコン窒化膜２１６を堆積する（図１０（Ｂ））。このシリコン窒化膜２１６は、一つ上層の配線層のエッチングストップ膜としても機能する。以上の工程を繰り返すことによって、ポーラスLow-k膜を使用した多層配線が形成される。
【０００７】
しかしながら、膜中に空孔を含んだ絶縁膜を多層配線に適用する際は次のような３つの課題が顕在化してくる。
【０００８】
まず、最初の課題として"▲１▼エッチング、アッシング時のプラズマ照射による膜質の劣化"が挙げられる。これは、一般に上記有機ＳＯＧ等の有機系膜は酸素プラズマ雰囲気での熱処理に弱い性質があり、ビアホール加工やレジスト除去する酸素プラズマアッシング時に膜質変化（緻密化によるＳｉＯ2化）が発生する。この現象は、アッシング時にプラズマ中の酸素ラジカル（Ｏ*）が有機ＳＯＧ膜のパターン側壁から膜中へ進入し、膜中のアルキル基（メチル基等）と反応することによって発生するものと考えられる。従って、有機ＳＯＧ膜表面がエッチングやアッシング工程において、直接酸素を含んだプラズマで処理されると、ＳＯＧ膜表面が酸化膜に改質してしまうことや吸湿による誘電率上昇等の懸念がある。
【０００９】
次に、"▲２▼洗浄時における薬液の空孔内への進入"が挙げられる。これは、エッチング後の洗浄工程ではパターン側壁に空孔が露出しているため、これら空孔を介してエッチング後の洗浄時の薬液が層間膜中に進入することで配線間の短絡等の問題を引き起こす。結果としてデバイスの信頼性及び歩留まりに影響を与えるという懸念が生じる。
【００１０】
また、"▲３▼空孔によるバリアメタルのカバレッジ低下"が挙げられる。これは膜中に空孔を含んだ材料をエッチングするため、コンタクトなどを形成した際、パターン側壁表面はこれら空孔により側壁の凹凸が激しいことが予想される。このような、パターン側壁の荒れた箇所ではその後に堆積される膜のカバレッジ（表面被覆率）が大幅に低下するため、例えば、バリアメタル（２０〜５０ｎｍ）のように膜厚の非常に薄い膜を堆積させる場合は、場所によってはバリアメタルが形成されない箇所が存在してしまう。このように、一部でもバリアメタルで覆われていない箇所が存在すると、その後の熱処理などで銅などが絶縁膜中に拡散し、隣接配線と短絡やデバイス特性の劣化等を起こし、歩留まりを低下させてしまう懸念がある。
【００１１】
上述のような配線層を形成する際に生じる問題点を回避する方法として、配線溝及びビアホール用の接続孔を形成した後、ポーラスLow-k膜の側壁をサイドウォールで保護する方法が提案されている（特許文献２参照）。また、別の手法として、絶縁膜の極表面を緻密化して改質する方法も提案されている（特許文献３参照）。
【００１２】
【特許文献１】
特開２００２−２３１８０８号公報（段落００３９〜００４３、図２）
【特許文献２】
特開平１０−２８４６００号公報（段落００２５〜００３２、図３）
【特許文献３】
特開２００１−７７０８６号公報（段落０００４〜０００５、図１）
【００１３】
【発明が解決しようとする課題】
しかしながら、いずれの手法も、サイドウォールや改質膜を形成して空孔をカバーするという手法をとるため、一部でも保護或いは改質がされていない箇所が存在すると、ポーラスLow-k膜が損傷してしまう懸念がある。
【００１４】
よって、上述の３つの課題を克服し、ポーラスLow-k膜が損傷することの無い多層配線の形成方法が望まれていた。
【００１５】
【課題を解決するための手段】
そこで、この出願の発明者は、鋭意研究した結果、導電層を形成した後にポーラスLow-k膜による層間絶縁膜を形成することにより、上述の課題を解決できるという結論に達した。
【００１６】
この発明の半導体装置の製造方法によれば、下層配線上の犠牲酸化膜にレジストパターンを用いて配線溝を形成する。レジストパターンを除去する。配線溝内にバリアメタルを形成する。バリアメタルが設けられている配線溝を埋め込む導電層を形成する。導電層及び犠牲酸化膜を、化学的機械的研磨法により平坦化する。犠牲酸化膜を除去する。犠牲酸化膜が形成されていた領域に、塗布により多孔性低誘電率膜を形成する。キャップ層を形成する。キャップ層上に第２犠牲酸化膜、エッチングストップ層、及び第３犠牲酸化膜を順次形成する。第２犠牲酸化膜、エッチングストップ層、及び第３犠牲酸化膜に、第２レジストパターンを用いて第１開口部を形成する。第２レジストパターンを除去する。第３犠牲酸化膜に第３レジストパターンを用いて第２開口部を形成する。第３レジストパターンを除去する。第１開口部内及び第２開口部内に第２バリアメタルを形成する。第２バリアメタル上に、第１開口部内及び第２開口部内を充填するのに十分な第２導電層を形成する。化学的機械的研磨法により第３犠牲酸化膜及び第２導電層を平坦化し、第２バリアメタルと第２導電層とからなる配線層を形成する。第３犠牲酸化膜、エッチングストップ層、及び第２犠牲酸化膜を除去する。第３犠牲酸化膜、エッチングストップ層、及び第２犠牲酸化膜が形成されていた領域に、塗布により第２多孔性低誘電率膜を形成する。
ここで、犠牲膜、すなわち犠牲酸化膜とは、配線層を形成する型となるものであり、配線層形成後は、エッチングにより除去されるものである。そして、除去された犠牲膜の形成されていた領域に、低誘電率膜を充填して層間絶縁膜が形成される。
【００１７】
この発明の半導体装置の製造方法によれば、低誘電率膜である層間絶縁膜は、配線層の形成された後に形成される。よって、プラズマ処理や配線溝内の薬液洗浄にさらされることがない。これにより、欠陥のない良好な層間絶縁膜を低誘電率膜で形成することができる。
【００１８】
【発明の実施の形態】
以下、図を参照してこの発明の実施の形態について説明する。尚、各図は、製造工程の各段階で得られる構造体の断面切り口を概略的に示している。各図において、構造体を構成する各構成要素の大きさ、形状及び配置関係は、この発明が理解できる程度に概略的に示してある。
【００１９】
［第１の実施の形態］
図１及び図２は、この発明の第１の実施の形態による多層配線の製造工程の説明図である。第１の実施の形態では、多層配線の１つの層の配線層の形成方法を説明する。まず、下層配線１００上にエッチングストップ層としてシリコン窒化膜１０２を堆積する。続けて、配線溝形成用絶縁膜として犠牲酸化膜１０４を堆積する（図１（Ａ））。ここで、犠牲酸化膜１０４は配線形成の型をとるためだけに成膜された犠牲膜である。次に、公知のホトリソグラフィー技術により配線溝エッチング用のレジストパターン１０６をパターニングして形成する（図１（Ｂ））。次に、レジストパターン１０６の開口部１０６ａに露出している犠牲酸化膜１０４の部分をエッチングして配線溝１０８を形成する。続いて、アッシングによるレジストパターン１０６の除去、配線溝１０８内の洗浄を行う（図１（Ｃ））。配線溝内の洗浄には一般的に使用されている有機系剥離剤を使用する。次に、配線溝１０８内に、バリアメタル１１０、シード層（図示せず）、導電層１１２を順次成膜する。バリアメタル１１０は、例えば厚さ５０ｎｍの窒化タンタル（ＴａＮ）膜を堆積することにより形成される。ＴａＮ膜の形成は、例えばターゲットにＴａ、プロセスガスにＡｒ／Ｎ2混合ガスを用い、指向性を高めたスパッタリング法により、スパッタリング雰囲気の圧力を３ｍＴｏｒｒ、ＤＣパワー６ｋＷ、成膜温度を１５０℃の条件で行う。次いで、バリアメタル表面にシード層を形成する。ここでは、例えば、厚さ１５０ｎｍのＣｕシード層を形成する。Ｃｕシード層の堆積は、ターゲットにＣｕ、プロセスガスにＡｒを用い、指向性を高めたスパッタリング法により、スパッタリング雰囲気２ｍＴｏｒｒ、ＤＣパワー１２ｋＷ、成膜温度３０℃の条件で行う。また、導電層１１２（ここでは、導電層の一例として、銅を用いた場合を示す。）は、Ｃｕ電解めっきを行うことにより形成される。電解めっき膜は、Ｃｕ成分を析出させる元になる硫酸銅（ＣｕＳＯ4・５Ｈ2Ｏ）、電気導電性を高める硫酸（Ｈ2ＳＯ4）、溶解性アノード（例えばリン含有銅）の溶解を促進させる塩素（Ｃｌ）、埋め込み性を向上させる添加剤などから構成されるめっき液中で形成される。めっき膜の堆積は、例えば、上記めっき液を用いて、液温２５℃、定電流の条件で行う。
【００２０】
その後、ＣＭＰにより成膜層の表面上の余分な導電層を除去し平坦化する（図１（Ｄ））。このバリアメタル１１０及び導電層１１２（シード層を含む）で配線１１３は構成されている。この配線１１３が配線層に相当する。次に、犠牲酸化膜１０４のみをフッ酸（例えば０．３％ＨＦ溶液）によるウェットエッチングにて除去する（図２（Ａ））。尚、この実施の形態では、一例としてフッ酸によるウェットエッチングにより犠牲酸化膜のみ除去する方法を提示しているが、等方性、異方性のドライエッチングを用いて犠牲酸化膜を除去しても構わない。その後、既に形成された配線間、すなわち、犠牲酸化膜１０４を除去した領域にポーラスLow-k膜を充填する（図２（Ｂ））。例えば、発泡剤を混合した成膜材料を溶媒に溶かし、表面にウエハ全体を回転しながら塗布することにより充填する。熱処理によって溶媒を蒸発させ、同時に、発泡剤により膜中に空孔が形成され、ポーラスLow-k膜が形成される。成膜材料としては、例えば、ＰＡＥ（poly arylene ether）系、ＭＳＱ（methyl silsesquioxane）系、ＨＳＱ（hydrogen silsesquioxane）系が挙げられ、その他、塗布で形成できる材料であればよい。用いる溶媒、熱処理の温度は、各材料に適した条件を適宜選択する。このようにして塗布によりポーラスlow-k膜は平坦に形成できるので、ＣＭＰによる平坦化を行う必要がない。
【００２１】
最後に、キャップ層としてシリコン窒化膜１１６を成膜する（図２（Ｃ））。このキャップ層として形成したシリコン窒化膜１１６は、多層配線の次の配線層を形成する際のエッチングストップ膜としても働く。よって犠牲酸化膜１０４を形成する工程からキャップ層として働くシリコン窒化膜１１６を形成する工程までを繰り返すことにより、多層配線を形成することができる。
【００２２】
この実施の形態では、塗布によってポーラスLow-k膜を形成したが、成膜条件を適宜選択することにより、成膜材料によっては、ＣＶＤ法によって形成することも可能である。また、犠牲膜には、完全有機膜、或いは有機・無機の混合膜を用いてもよい。
【００２３】
以上、この発明の第１の実施の形態によれば、空孔を含んでいないシリコン酸化膜である犠牲酸化膜にて配線層を形成し、その後、配線層の型として使用した犠牲酸化膜を除去してから、層間絶縁膜として再度ポーラスLow-k膜を堆積させる。これにより、ポーラスLow-k膜がプラズマ処理や洗浄に用いる薬液にさらされることが無く、従来技術の課題であった配線層形成時の空孔起因の問題をすべて回避することができる。
【００２４】
また、ポーラスLow-k膜は、空孔率や材料によってエッチング条件が大きく異なる。従来の製造方法では、ポーラスLow-k膜をエッチングする工程があるため、エッチング条件の検討が必要であった。この発明の製造方法によれば、ポーラスLow-k膜は、エッチングによって犠牲酸化膜１０４が取り除かれた領域へ充填して形成するためエッチング工程を必要としない。よって、種々のポーラスLow-k膜を用いても、その都度エッチングの条件設定をする必要がなく、開発時間を大幅に短縮することができる。すなわち、ポーラスLow-k膜の材料を変更しても、条件設定をせずにこのままこの発明の製造方法が適用できる。
【００２５】
さらに、配線層形成後にポーラスLow-k膜を形成しているため、ＣＭＰ（化学的機械的研磨）に対する機械的強度をあげるためのキャップ酸化膜などの保護膜を堆積する必要がない。このため、従来法にくらべるとキャップ酸化膜分も低誘電率膜に置き換えることが可能であり、より配線間容量を低減することができる。
【００２６】
工程数では、配線形成用の犠牲膜の成膜及び除去と新たに工程数が増えるものの、サイドウォール膜やプラズマ処理などポーラスLow-k膜の保護膜を形成する必要がないため、従来法と比較しても大幅な工程数の増加とはならない。
【００２７】
［第２の実施の形態］
この発明の第２の実施の形態では、犠牲酸化膜の除去の際に、配線層を保護する工程を含む方法について説明する。
【００２８】
図３及び図４は、この発明の第２の実施の形態による多層配線の製造工程の説明図である。配線層に相当する配線１１３を形成するまでの工程は、第１の実施の形態と同様であるので、説明を省略する。図３（Ａ）は、第１の実施の形態における配線１１３を形成した状態であり、図１（Ｄ）に相当する。次に、配線１１３形成に使用した配線溝パターンの反転マスクを用いて、配線１１３上のみにフォトリソグラフィー技術を用いてレジストパターン１１８をパターニングする（図３（Ｂ））。ここで反転したパターンのレジストパターン１１８の形成は、ネガ、ポジレジストを逆転させて形成してもよいし、また、配線層を形成した逆パターンのマスクで形成してもよい。また、マスクの位置合わせについても通常の合わせマークを用いて位置合わせ行うことで配線層上にのみレジストパターンを形成することが可能である。その後、犠牲酸化膜１０４のみをドライエッチングにより除去する（図３（Ｃ））。ドライエッチングに用いるガスとしては、酸素、水素、窒素ハロゲンのうち少なくともいずれか一つのガスと、Ａｒ、Ｘｅ、Ｋｒ、Ｈｅ等の不活性ガスとの混合ガスを用いるとよい。次に、配線１１３上のレジストパターン１１８をアッシングにより除去する（図４（Ａ））。この時、導電層に銅を用いた場合、アッシング中の酸素により銅配線が酸化してしまうため、Ｎ2／Ｈ2、ＮＨ3など酸素を含まないガスでアッシングしてレジストパターンを除去し、配線材料が酸化されないようにする。また、銅配線以外に本実施の形態を使用する際は、酸素などを用いてレジストパターンの除去を行っても問題無い。
【００２９】
次に、犠牲酸化膜１０４を除去した領域にポーラスLow-k膜１１４を第１の実施の形態と同様に充填する（図４（Ｂ））。次にキャップ層として、シリコン窒化膜１１６を堆積する（図４（Ｃ））。以降は、第１の実施の形態と同様に、犠牲酸化膜１０４を形成する工程からシリコン窒化膜１１６を形成する工程までを繰り返すことにより、多層配線を形成することができる。
【００３０】
第２の実施の形態では、配線層である配線１１３上にレジストパターン１１８をマスクとして形成することで、犠牲酸化膜１０４をウェット或いはドライエッチングで除去する時に直接金属配線がウェット液やプラズマに曝されないようにしている。このため、配線の酸化やスパッタ等による配線材料の損傷を防ぐことができ、より安定したプロセスの構築が可能となる。さらに、第１の実施の形態で説明した効果も同様に得ることができる。
【００３１】
［第３の実施の形態］
第３の実施の形態では、第１の実施の形態で説明した方法により、第１配線層を形成し、その上層に、犠牲膜をデュアルダマシン法で加工することにより、配線と接続プラグとの一体構造として第２配線層を形成する方法を説明する。犠牲膜をエッチングすることによりビアホール及び配線溝を形成する工程と、次いで配線と接続プラグとを一体構造として形成する工程とが、デュアルダマシン法による加工処理に相当する。
【００３２】
図５〜図８は第３の実施の形態による多層配線の製造工程の説明図である。第１配線層を形成する工程は、第１の実施の形態と同様であるので説明を省略する。図５（Ａ）は、図２（Ｃ）に示した断面図であり、配線１１３が第１配線層に相当する。
【００３３】
シリコン窒化膜１１６上に、ビアホール形成用の犠牲酸化膜１２０、第２配線溝のエッチングストップ用のシリコン窒化膜１２２、第２配線溝形成用の犠牲酸化膜１２４を、順次、例えばＣＶＤ法により堆積する（図５（Ｂ））。その後、フォトリソグラフィー技術を用いてビアホールパターンのレジストパターン１２６を形成する。第２配線溝形成用の犠牲酸化膜１２４、エッチングストップ用のシリコン窒化膜１２２、ビアホール形成用の犠牲酸化膜１２０をそれぞれエッチングし、ビアホール形成用の開口部１２８を形成する（図５（Ｃ））。次に、レジストパターン１２６を除去し、犠牲酸化膜１２４上に第２配線溝形成用のレジストパターン１３０をパターニングする。次に、第２配線溝形成用の犠牲酸化膜１２４のエッチングを行い、第２配線溝形成用の開口部１３２を形成する（図６（Ａ））。レジストパターン１３０を除去し、然る後、開口部１３２内の洗浄を行う。続いて、第２配線溝形成用の犠牲酸化膜１２４及びビアホール形成用の犠牲酸化膜１２０をマスクとして、第２配線溝形成のエッチストップに用いた窒化膜１２２、拡散防止の役割をするキャップ層であるシリコン窒化膜１１６をエッチングする（図６（Ｂ））。シリコン窒化膜１１６及び犠牲酸化膜１２０にビアホール１３４が形成され、シリコン窒化膜１２２及び犠牲酸化膜１２４に第２配線溝１３６が形成される。尚、ここでは第２配線溝１３６及びビアホール１３４を一括エッチングして形成する方法（デュアルダマシン法）の一例としてビアファースト法を用いたが、その他の手法を用いて配線溝、ビアホールを形成してもよい。
【００３４】
その後、ビアホール１３４及び第２配線溝１３６内にバリアメタル１３８、シード層（図示せず）、導線層１４０を順次に成膜して、これらのビアホール及び配線溝の埋め込みを行って、得られた成膜層の表面に対してＣＭＰによる平坦化を行う（図７（Ａ））。よって、バリアメタル１３８及び導電層１４０（シード層を含む）によって、第２配線層１４２が構成される。ビアホール内に形成された第２配線層１４２の部分が接続プラグとなり、第２配線溝内に形成された第２配線層の部分が第２層の配線となる。
【００３５】
次に、第２配線溝形成用のレジストパターンの反転マスクを用いて、配線層１４２上にレジストパターン１４４をパターニングする（図７（Ｂ））。次に、レジストパターン１４４をマスクとして、第２配線用の犠牲酸化膜１２４、第２配線溝形成のエッチストップに用いたシリコン窒化膜１２２をそれぞれドライエッチングにより除去し、レジストパターン１４４をＮ2／Ｈ2、ＮＨ3など酸素を含まない条件にて除去する（図８（Ａ））。次に、ビアホール形成用の犠牲酸化膜１２０をフッ酸を用いたウエットエッチングで除去する（図８（Ｂ））。その後、第２配線層用の層間絶縁膜としてポーラスLow-k膜１４６を第１の実施の形態と同様に堆積する。Low-k膜の形成方法は、接続プラグの側面まで確実にLow-k膜を形成するために、塗布によって形成するのが好適であるが、配線幅と接続プラグの幅との差が小さい場合等、成膜条件によって接続プラグの側面まで成膜できる場合には、ＣＶＤ法を用いて形成してもよい。
【００３６】
その後、キャップ層としてシリコン窒化膜１４８を堆積させる（図８（Ｃ））。
【００３７】
以上のように、この発明の第３の実施の形態を用いれば、デュアルダマシン法でもポーラスLow-k膜を劣化させることなく形成することができる。また、これまでのデュアルダマシン法では配線溝深さが配線抵抗に直接影響するため、溝（トレンチ）、ホール深さを一定にする高精度なエッチング技術が必要不可欠であり、エッチング時間による深さ制御が不十分であれば誘電率の高いエッチングストップ層を設ける必要があった。ここで、上記エッチングストップ層とは、所望の深さでエッチングを終了するため、被エッチング膜に対してエッチングレートが低い（数十分の１程度）材料を被エッチング膜の下層に設置することで、一定の深さでエッチングを停止させる役割を持った絶縁膜を指す。しかしながら、この発明の製造方法によれば配線形成後にポーラスLow-k膜を成膜している。すなわち、エッチングストップ層による深さ制御は、犠牲酸化膜１２４をエッチングする際に行われており、その際に用いたエッチングストップ層であるシリコン窒化膜１２２は、配線層の形成後除去される。よって、配線層の正確な深さ制御を行った後に、ポーラスLow-k膜によって層間絶縁膜が形成される。このことから、誘電率の高いエッチングストップ層を層間絶縁膜中に残留させることなくポーラスLow-k膜のみで層間絶縁膜が形成できる。よって、ポーラスLow-k膜を適用したエッチングストッパーレスデュアルダマシンを実現でき、誘電率が低いというポーラスLow-k膜の特徴を最大限に引き出すことが可能となる。
【００３８】
【発明の効果】
この発明の半導体装置の製造方法によれば、低誘電率膜で構成されている層間絶縁膜は、配線層の形成後に充填することにより形成される。よって、プラズマ処理や配線溝内の薬液洗浄にさらされることがなく、欠陥のない良好な層間絶縁膜を低誘電率膜で形成することができる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｄ）は、第１の実施の形態の多層配線の製造工程の説明図である。
【図２】（Ａ）〜（Ｃ）は、図１（Ｄ）に続く、第１の実施の形態の多層配線の製造工程の説明図である。
【図３】（Ａ）〜（Ｃ）は、第２の実施の形態の多層配線の製造工程の説明図である。
【図４】（Ａ）〜（Ｃ）は、図３（Ｃ）に続く、第２の実施の形態の多層配線の製造工程の説明図である。
【図５】（Ａ）〜（Ｃ）は、第３の実施の形態の多層配線の製造工程の説明図である。
【図６】（Ａ）〜（Ｂ）は、図５（Ｃ）に続く、第３の実施の形態の多層配線の製造工程の説明図である。
【図７】（Ａ）〜（Ｂ）は、図６（Ｂ）に続く、第３の実施の形態の多層配線の製造工程の説明図である。
【図８】（Ａ）〜（Ｃ）は、図７（Ｂ）第３の実施の形態の多層配線の製造工程の説明図である。
【図９】（Ａ）〜（Ｃ）は、従来の多層配線の製造工程の説明図である。
【図１０】（Ａ）〜（Ｂ）は、図９（Ｃ）に続く、従来の多層配線の製造工程の説明図である。
【符号の説明】
１００、２００：下層配線
１０２、１１６、１２２、１４８、２０２、２１６：シリコン窒化膜
１０４、１２０、１２４：犠牲酸化膜
１０６、１１８、１２６、１３０、１４４、２０８：レジストパターン
１０６ａ、１２８、１３２：開口部
１０８、２１０：配線溝
１１０、１３８、２１２：バリアメタル
１１２、１４０、２１４：導電層
１１３、２１５：配線
１１４、１４６、２０４：ポーラスLow-k膜
１３４：ビアホール
１３６：第２配線溝
１４２：第２配線層
２０６：シリコン酸化膜
【発明の属する技術分野】
この発明は、半導体装置、特に多層配線におけるポーラスLow-k膜の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の低消費電力化および高速化などの要求に伴い、層間絶縁膜の低誘電率化が必要になってきた。特に、ロジック系のデバイスでは、微細配線による抵抗上昇、配線容量の増加がデバイスのスピード劣化につながるため、微細でかつ低誘電率膜を層間絶縁膜とした多層配線が必要になっている。現在、半導体デバイスで最も広く用いられている層間絶縁膜は、化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）法により形成されたシリコン酸化膜であり、その比誘電率の値は４程度である。このＣＶＤ法を用いて成膜された低誘電率膜としては、フッ素原子を含むＳｉＯＦ（比誘電率=３．２〜３．７程度）がよく知られている。この材料は、Ｓｉ−Ｏ−ＳｉボンドをＦ原子により終端することで、密度を下げること、Ｆ原子自身の分極率が低いことなどから誘電率を下げている。また、炭素原子を含む低誘電体材料では、有機ＳＯＧ（ＳＯＧ：Spin on Glass）、ポリイミドなどがよく知られている。有機ＳＯＧとは、シリカ系有機塗布膜とも称され、代表的な材料の例としては、ＭＳＱ（methyl silsesquioxane）、ＨＳＧなどがある。これらの材料は、炭素原子いわゆるアルキル基を含むことで材料の密度を下げ、また、分子自身の分極率を低くすることで低誘電率になると言われている。これらの膜の比誘電率は２．５〜３．５程度である。成膜方法は有機溶剤を基板上に塗布し、その後、スピンコーターを用いて基板を高速回転させて基板上に均一にコーティングし、最後に基板を１２０℃〜３００℃の温度でアニールすることで溶剤乾燥（焼結）を行うという手法が一般に用いられている。
【０００３】
一方、密度を下げることで誘電率を下げる方法も検討されている。すなわち、シリコン酸化膜など膜中に空孔（気泡）を含むことで単位体積当たりの密度を下げ、誘電率を下げるというものである。空孔は、比誘電率が１であることから空孔率を上げることによって比誘電率１．５程度までが実現可能とされており、この時の空孔率は有機、シリカ系の膜種によりそれぞれ異なるが５０%〜６０%程度である。このような膜中に空孔を含んだ低誘電率の絶縁膜をポーラスLow-k膜と呼ばれている。空孔は材料中に多孔質化剤として発泡剤を添加、キュア等の熱処理工程を経ることで発泡剤を気化、分解することで形成される。発泡剤としては有機ケイ素化合物が一般的に使用されている。この他、発泡剤として粒子状のものがあり、粒子状発泡剤を成膜材料に分散して、この成膜材料を基板上に塗布し、その後、熱処理を経て膜中に空孔を形成するといった手法もある。粒子状の発泡剤としては、粒径１〜５０nm、もしくは、５〜１５nmのシリカ粉末が利用される。
【０００４】
また、層間絶縁膜にポーラスLow-k膜を用いた例として、層間絶縁膜の配線溝及びビアホール用の接続孔に露出した側壁面近傍のみをポーラスLow-k膜とする方法も提案されている（特許文献１参照）。
【０００５】
ここで、一般的なポーラスLow-k膜を層間絶縁膜に用いた多層配線の形成方法を説明する。図９及び１０は、従来のポーラスLow-k膜を絶縁膜に用いた多層配線の製造工程の説明図である。
【０００６】
まず、下層配線２００上に、配線溝２１０を形成するためのエッチングストップ層２０２を堆積する。ここではエッチングストップ層の一例として、シリコン窒化膜（Ｓｉ3Ｎ4）２０２を使用している。続けて、配線溝２１０を形成する層間絶縁膜としてポーラスLow-k膜２０４を堆積する。次に、ハードマスクとしてシリコン酸化膜２０６を堆積する（図９（Ａ））。次に、フォトリソグラフィー技術を用いて配線溝用のレジストパターン２０８のパターニングを行う（図９（Ｂ））。シリコン酸化膜２０６及びポーラスLow-k膜２０４をそれぞれエッチングして配線溝２１０を形成し、レジストパターン２０８を除去する（図９（Ｃ））。配線溝２１０内を薬液洗浄し、不純物を取り除く。次に、バリアメタル２１２、シード層（図示せず）、導電層２１４を順に形成する。次に、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法により余分な金属を研磨して除去し、配線２１５を形成する（図１０（Ａ））。最後に、金属配線のキャップ膜としてシリコン窒化膜２１６を堆積する（図１０（Ｂ））。このシリコン窒化膜２１６は、一つ上層の配線層のエッチングストップ膜としても機能する。以上の工程を繰り返すことによって、ポーラスLow-k膜を使用した多層配線が形成される。
【０００７】
しかしながら、膜中に空孔を含んだ絶縁膜を多層配線に適用する際は次のような３つの課題が顕在化してくる。
【０００８】
まず、最初の課題として"▲１▼エッチング、アッシング時のプラズマ照射による膜質の劣化"が挙げられる。これは、一般に上記有機ＳＯＧ等の有機系膜は酸素プラズマ雰囲気での熱処理に弱い性質があり、ビアホール加工やレジスト除去する酸素プラズマアッシング時に膜質変化（緻密化によるＳｉＯ2化）が発生する。この現象は、アッシング時にプラズマ中の酸素ラジカル（Ｏ*）が有機ＳＯＧ膜のパターン側壁から膜中へ進入し、膜中のアルキル基（メチル基等）と反応することによって発生するものと考えられる。従って、有機ＳＯＧ膜表面がエッチングやアッシング工程において、直接酸素を含んだプラズマで処理されると、ＳＯＧ膜表面が酸化膜に改質してしまうことや吸湿による誘電率上昇等の懸念がある。
【０００９】
次に、"▲２▼洗浄時における薬液の空孔内への進入"が挙げられる。これは、エッチング後の洗浄工程ではパターン側壁に空孔が露出しているため、これら空孔を介してエッチング後の洗浄時の薬液が層間膜中に進入することで配線間の短絡等の問題を引き起こす。結果としてデバイスの信頼性及び歩留まりに影響を与えるという懸念が生じる。
【００１０】
また、"▲３▼空孔によるバリアメタルのカバレッジ低下"が挙げられる。これは膜中に空孔を含んだ材料をエッチングするため、コンタクトなどを形成した際、パターン側壁表面はこれら空孔により側壁の凹凸が激しいことが予想される。このような、パターン側壁の荒れた箇所ではその後に堆積される膜のカバレッジ（表面被覆率）が大幅に低下するため、例えば、バリアメタル（２０〜５０ｎｍ）のように膜厚の非常に薄い膜を堆積させる場合は、場所によってはバリアメタルが形成されない箇所が存在してしまう。このように、一部でもバリアメタルで覆われていない箇所が存在すると、その後の熱処理などで銅などが絶縁膜中に拡散し、隣接配線と短絡やデバイス特性の劣化等を起こし、歩留まりを低下させてしまう懸念がある。
【００１１】
上述のような配線層を形成する際に生じる問題点を回避する方法として、配線溝及びビアホール用の接続孔を形成した後、ポーラスLow-k膜の側壁をサイドウォールで保護する方法が提案されている（特許文献２参照）。また、別の手法として、絶縁膜の極表面を緻密化して改質する方法も提案されている（特許文献３参照）。
【００１２】
【特許文献１】
特開２００２−２３１８０８号公報（段落００３９〜００４３、図２）
【特許文献２】
特開平１０−２８４６００号公報（段落００２５〜００３２、図３）
【特許文献３】
特開２００１−７７０８６号公報（段落０００４〜０００５、図１）
【００１３】
【発明が解決しようとする課題】
しかしながら、いずれの手法も、サイドウォールや改質膜を形成して空孔をカバーするという手法をとるため、一部でも保護或いは改質がされていない箇所が存在すると、ポーラスLow-k膜が損傷してしまう懸念がある。
【００１４】
よって、上述の３つの課題を克服し、ポーラスLow-k膜が損傷することの無い多層配線の形成方法が望まれていた。
【００１５】
【課題を解決するための手段】
そこで、この出願の発明者は、鋭意研究した結果、導電層を形成した後にポーラスLow-k膜による層間絶縁膜を形成することにより、上述の課題を解決できるという結論に達した。
【００１６】
この発明の半導体装置の製造方法によれば、下層配線上の犠牲酸化膜にレジストパターンを用いて配線溝を形成する。レジストパターンを除去する。配線溝内にバリアメタルを形成する。バリアメタルが設けられている配線溝を埋め込む導電層を形成する。導電層及び犠牲酸化膜を、化学的機械的研磨法により平坦化する。犠牲酸化膜を除去する。犠牲酸化膜が形成されていた領域に、塗布により多孔性低誘電率膜を形成する。キャップ層を形成する。キャップ層上に第２犠牲酸化膜、エッチングストップ層、及び第３犠牲酸化膜を順次形成する。第２犠牲酸化膜、エッチングストップ層、及び第３犠牲酸化膜に、第２レジストパターンを用いて第１開口部を形成する。第２レジストパターンを除去する。第３犠牲酸化膜に第３レジストパターンを用いて第２開口部を形成する。第３レジストパターンを除去する。第１開口部内及び第２開口部内に第２バリアメタルを形成する。第２バリアメタル上に、第１開口部内及び第２開口部内を充填するのに十分な第２導電層を形成する。化学的機械的研磨法により第３犠牲酸化膜及び第２導電層を平坦化し、第２バリアメタルと第２導電層とからなる配線層を形成する。第３犠牲酸化膜、エッチングストップ層、及び第２犠牲酸化膜を除去する。第３犠牲酸化膜、エッチングストップ層、及び第２犠牲酸化膜が形成されていた領域に、塗布により第２多孔性低誘電率膜を形成する。
ここで、犠牲膜、すなわち犠牲酸化膜とは、配線層を形成する型となるものであり、配線層形成後は、エッチングにより除去されるものである。そして、除去された犠牲膜の形成されていた領域に、低誘電率膜を充填して層間絶縁膜が形成される。
【００１７】
この発明の半導体装置の製造方法によれば、低誘電率膜である層間絶縁膜は、配線層の形成された後に形成される。よって、プラズマ処理や配線溝内の薬液洗浄にさらされることがない。これにより、欠陥のない良好な層間絶縁膜を低誘電率膜で形成することができる。
【００１８】
【発明の実施の形態】
以下、図を参照してこの発明の実施の形態について説明する。尚、各図は、製造工程の各段階で得られる構造体の断面切り口を概略的に示している。各図において、構造体を構成する各構成要素の大きさ、形状及び配置関係は、この発明が理解できる程度に概略的に示してある。
【００１９】
［第１の実施の形態］
図１及び図２は、この発明の第１の実施の形態による多層配線の製造工程の説明図である。第１の実施の形態では、多層配線の１つの層の配線層の形成方法を説明する。まず、下層配線１００上にエッチングストップ層としてシリコン窒化膜１０２を堆積する。続けて、配線溝形成用絶縁膜として犠牲酸化膜１０４を堆積する（図１（Ａ））。ここで、犠牲酸化膜１０４は配線形成の型をとるためだけに成膜された犠牲膜である。次に、公知のホトリソグラフィー技術により配線溝エッチング用のレジストパターン１０６をパターニングして形成する（図１（Ｂ））。次に、レジストパターン１０６の開口部１０６ａに露出している犠牲酸化膜１０４の部分をエッチングして配線溝１０８を形成する。続いて、アッシングによるレジストパターン１０６の除去、配線溝１０８内の洗浄を行う（図１（Ｃ））。配線溝内の洗浄には一般的に使用されている有機系剥離剤を使用する。次に、配線溝１０８内に、バリアメタル１１０、シード層（図示せず）、導電層１１２を順次成膜する。バリアメタル１１０は、例えば厚さ５０ｎｍの窒化タンタル（ＴａＮ）膜を堆積することにより形成される。ＴａＮ膜の形成は、例えばターゲットにＴａ、プロセスガスにＡｒ／Ｎ2混合ガスを用い、指向性を高めたスパッタリング法により、スパッタリング雰囲気の圧力を３ｍＴｏｒｒ、ＤＣパワー６ｋＷ、成膜温度を１５０℃の条件で行う。次いで、バリアメタル表面にシード層を形成する。ここでは、例えば、厚さ１５０ｎｍのＣｕシード層を形成する。Ｃｕシード層の堆積は、ターゲットにＣｕ、プロセスガスにＡｒを用い、指向性を高めたスパッタリング法により、スパッタリング雰囲気２ｍＴｏｒｒ、ＤＣパワー１２ｋＷ、成膜温度３０℃の条件で行う。また、導電層１１２（ここでは、導電層の一例として、銅を用いた場合を示す。）は、Ｃｕ電解めっきを行うことにより形成される。電解めっき膜は、Ｃｕ成分を析出させる元になる硫酸銅（ＣｕＳＯ4・５Ｈ2Ｏ）、電気導電性を高める硫酸（Ｈ2ＳＯ4）、溶解性アノード（例えばリン含有銅）の溶解を促進させる塩素（Ｃｌ）、埋め込み性を向上させる添加剤などから構成されるめっき液中で形成される。めっき膜の堆積は、例えば、上記めっき液を用いて、液温２５℃、定電流の条件で行う。
【００２０】
その後、ＣＭＰにより成膜層の表面上の余分な導電層を除去し平坦化する（図１（Ｄ））。このバリアメタル１１０及び導電層１１２（シード層を含む）で配線１１３は構成されている。この配線１１３が配線層に相当する。次に、犠牲酸化膜１０４のみをフッ酸（例えば０．３％ＨＦ溶液）によるウェットエッチングにて除去する（図２（Ａ））。尚、この実施の形態では、一例としてフッ酸によるウェットエッチングにより犠牲酸化膜のみ除去する方法を提示しているが、等方性、異方性のドライエッチングを用いて犠牲酸化膜を除去しても構わない。その後、既に形成された配線間、すなわち、犠牲酸化膜１０４を除去した領域にポーラスLow-k膜を充填する（図２（Ｂ））。例えば、発泡剤を混合した成膜材料を溶媒に溶かし、表面にウエハ全体を回転しながら塗布することにより充填する。熱処理によって溶媒を蒸発させ、同時に、発泡剤により膜中に空孔が形成され、ポーラスLow-k膜が形成される。成膜材料としては、例えば、ＰＡＥ（poly arylene ether）系、ＭＳＱ（methyl silsesquioxane）系、ＨＳＱ（hydrogen silsesquioxane）系が挙げられ、その他、塗布で形成できる材料であればよい。用いる溶媒、熱処理の温度は、各材料に適した条件を適宜選択する。このようにして塗布によりポーラスlow-k膜は平坦に形成できるので、ＣＭＰによる平坦化を行う必要がない。
【００２１】
最後に、キャップ層としてシリコン窒化膜１１６を成膜する（図２（Ｃ））。このキャップ層として形成したシリコン窒化膜１１６は、多層配線の次の配線層を形成する際のエッチングストップ膜としても働く。よって犠牲酸化膜１０４を形成する工程からキャップ層として働くシリコン窒化膜１１６を形成する工程までを繰り返すことにより、多層配線を形成することができる。
【００２２】
この実施の形態では、塗布によってポーラスLow-k膜を形成したが、成膜条件を適宜選択することにより、成膜材料によっては、ＣＶＤ法によって形成することも可能である。また、犠牲膜には、完全有機膜、或いは有機・無機の混合膜を用いてもよい。
【００２３】
以上、この発明の第１の実施の形態によれば、空孔を含んでいないシリコン酸化膜である犠牲酸化膜にて配線層を形成し、その後、配線層の型として使用した犠牲酸化膜を除去してから、層間絶縁膜として再度ポーラスLow-k膜を堆積させる。これにより、ポーラスLow-k膜がプラズマ処理や洗浄に用いる薬液にさらされることが無く、従来技術の課題であった配線層形成時の空孔起因の問題をすべて回避することができる。
【００２４】
また、ポーラスLow-k膜は、空孔率や材料によってエッチング条件が大きく異なる。従来の製造方法では、ポーラスLow-k膜をエッチングする工程があるため、エッチング条件の検討が必要であった。この発明の製造方法によれば、ポーラスLow-k膜は、エッチングによって犠牲酸化膜１０４が取り除かれた領域へ充填して形成するためエッチング工程を必要としない。よって、種々のポーラスLow-k膜を用いても、その都度エッチングの条件設定をする必要がなく、開発時間を大幅に短縮することができる。すなわち、ポーラスLow-k膜の材料を変更しても、条件設定をせずにこのままこの発明の製造方法が適用できる。
【００２５】
さらに、配線層形成後にポーラスLow-k膜を形成しているため、ＣＭＰ（化学的機械的研磨）に対する機械的強度をあげるためのキャップ酸化膜などの保護膜を堆積する必要がない。このため、従来法にくらべるとキャップ酸化膜分も低誘電率膜に置き換えることが可能であり、より配線間容量を低減することができる。
【００２６】
工程数では、配線形成用の犠牲膜の成膜及び除去と新たに工程数が増えるものの、サイドウォール膜やプラズマ処理などポーラスLow-k膜の保護膜を形成する必要がないため、従来法と比較しても大幅な工程数の増加とはならない。
【００２７】
［第２の実施の形態］
この発明の第２の実施の形態では、犠牲酸化膜の除去の際に、配線層を保護する工程を含む方法について説明する。
【００２８】
図３及び図４は、この発明の第２の実施の形態による多層配線の製造工程の説明図である。配線層に相当する配線１１３を形成するまでの工程は、第１の実施の形態と同様であるので、説明を省略する。図３（Ａ）は、第１の実施の形態における配線１１３を形成した状態であり、図１（Ｄ）に相当する。次に、配線１１３形成に使用した配線溝パターンの反転マスクを用いて、配線１１３上のみにフォトリソグラフィー技術を用いてレジストパターン１１８をパターニングする（図３（Ｂ））。ここで反転したパターンのレジストパターン１１８の形成は、ネガ、ポジレジストを逆転させて形成してもよいし、また、配線層を形成した逆パターンのマスクで形成してもよい。また、マスクの位置合わせについても通常の合わせマークを用いて位置合わせ行うことで配線層上にのみレジストパターンを形成することが可能である。その後、犠牲酸化膜１０４のみをドライエッチングにより除去する（図３（Ｃ））。ドライエッチングに用いるガスとしては、酸素、水素、窒素ハロゲンのうち少なくともいずれか一つのガスと、Ａｒ、Ｘｅ、Ｋｒ、Ｈｅ等の不活性ガスとの混合ガスを用いるとよい。次に、配線１１３上のレジストパターン１１８をアッシングにより除去する（図４（Ａ））。この時、導電層に銅を用いた場合、アッシング中の酸素により銅配線が酸化してしまうため、Ｎ2／Ｈ2、ＮＨ3など酸素を含まないガスでアッシングしてレジストパターンを除去し、配線材料が酸化されないようにする。また、銅配線以外に本実施の形態を使用する際は、酸素などを用いてレジストパターンの除去を行っても問題無い。
【００２９】
次に、犠牲酸化膜１０４を除去した領域にポーラスLow-k膜１１４を第１の実施の形態と同様に充填する（図４（Ｂ））。次にキャップ層として、シリコン窒化膜１１６を堆積する（図４（Ｃ））。以降は、第１の実施の形態と同様に、犠牲酸化膜１０４を形成する工程からシリコン窒化膜１１６を形成する工程までを繰り返すことにより、多層配線を形成することができる。
【００３０】
第２の実施の形態では、配線層である配線１１３上にレジストパターン１１８をマスクとして形成することで、犠牲酸化膜１０４をウェット或いはドライエッチングで除去する時に直接金属配線がウェット液やプラズマに曝されないようにしている。このため、配線の酸化やスパッタ等による配線材料の損傷を防ぐことができ、より安定したプロセスの構築が可能となる。さらに、第１の実施の形態で説明した効果も同様に得ることができる。
【００３１】
［第３の実施の形態］
第３の実施の形態では、第１の実施の形態で説明した方法により、第１配線層を形成し、その上層に、犠牲膜をデュアルダマシン法で加工することにより、配線と接続プラグとの一体構造として第２配線層を形成する方法を説明する。犠牲膜をエッチングすることによりビアホール及び配線溝を形成する工程と、次いで配線と接続プラグとを一体構造として形成する工程とが、デュアルダマシン法による加工処理に相当する。
【００３２】
図５〜図８は第３の実施の形態による多層配線の製造工程の説明図である。第１配線層を形成する工程は、第１の実施の形態と同様であるので説明を省略する。図５（Ａ）は、図２（Ｃ）に示した断面図であり、配線１１３が第１配線層に相当する。
【００３３】
シリコン窒化膜１１６上に、ビアホール形成用の犠牲酸化膜１２０、第２配線溝のエッチングストップ用のシリコン窒化膜１２２、第２配線溝形成用の犠牲酸化膜１２４を、順次、例えばＣＶＤ法により堆積する（図５（Ｂ））。その後、フォトリソグラフィー技術を用いてビアホールパターンのレジストパターン１２６を形成する。第２配線溝形成用の犠牲酸化膜１２４、エッチングストップ用のシリコン窒化膜１２２、ビアホール形成用の犠牲酸化膜１２０をそれぞれエッチングし、ビアホール形成用の開口部１２８を形成する（図５（Ｃ））。次に、レジストパターン１２６を除去し、犠牲酸化膜１２４上に第２配線溝形成用のレジストパターン１３０をパターニングする。次に、第２配線溝形成用の犠牲酸化膜１２４のエッチングを行い、第２配線溝形成用の開口部１３２を形成する（図６（Ａ））。レジストパターン１３０を除去し、然る後、開口部１３２内の洗浄を行う。続いて、第２配線溝形成用の犠牲酸化膜１２４及びビアホール形成用の犠牲酸化膜１２０をマスクとして、第２配線溝形成のエッチストップに用いた窒化膜１２２、拡散防止の役割をするキャップ層であるシリコン窒化膜１１６をエッチングする（図６（Ｂ））。シリコン窒化膜１１６及び犠牲酸化膜１２０にビアホール１３４が形成され、シリコン窒化膜１２２及び犠牲酸化膜１２４に第２配線溝１３６が形成される。尚、ここでは第２配線溝１３６及びビアホール１３４を一括エッチングして形成する方法（デュアルダマシン法）の一例としてビアファースト法を用いたが、その他の手法を用いて配線溝、ビアホールを形成してもよい。
【００３４】
その後、ビアホール１３４及び第２配線溝１３６内にバリアメタル１３８、シード層（図示せず）、導線層１４０を順次に成膜して、これらのビアホール及び配線溝の埋め込みを行って、得られた成膜層の表面に対してＣＭＰによる平坦化を行う（図７（Ａ））。よって、バリアメタル１３８及び導電層１４０（シード層を含む）によって、第２配線層１４２が構成される。ビアホール内に形成された第２配線層１４２の部分が接続プラグとなり、第２配線溝内に形成された第２配線層の部分が第２層の配線となる。
【００３５】
次に、第２配線溝形成用のレジストパターンの反転マスクを用いて、配線層１４２上にレジストパターン１４４をパターニングする（図７（Ｂ））。次に、レジストパターン１４４をマスクとして、第２配線用の犠牲酸化膜１２４、第２配線溝形成のエッチストップに用いたシリコン窒化膜１２２をそれぞれドライエッチングにより除去し、レジストパターン１４４をＮ2／Ｈ2、ＮＨ3など酸素を含まない条件にて除去する（図８（Ａ））。次に、ビアホール形成用の犠牲酸化膜１２０をフッ酸を用いたウエットエッチングで除去する（図８（Ｂ））。その後、第２配線層用の層間絶縁膜としてポーラスLow-k膜１４６を第１の実施の形態と同様に堆積する。Low-k膜の形成方法は、接続プラグの側面まで確実にLow-k膜を形成するために、塗布によって形成するのが好適であるが、配線幅と接続プラグの幅との差が小さい場合等、成膜条件によって接続プラグの側面まで成膜できる場合には、ＣＶＤ法を用いて形成してもよい。
【００３６】
その後、キャップ層としてシリコン窒化膜１４８を堆積させる（図８（Ｃ））。
【００３７】
以上のように、この発明の第３の実施の形態を用いれば、デュアルダマシン法でもポーラスLow-k膜を劣化させることなく形成することができる。また、これまでのデュアルダマシン法では配線溝深さが配線抵抗に直接影響するため、溝（トレンチ）、ホール深さを一定にする高精度なエッチング技術が必要不可欠であり、エッチング時間による深さ制御が不十分であれば誘電率の高いエッチングストップ層を設ける必要があった。ここで、上記エッチングストップ層とは、所望の深さでエッチングを終了するため、被エッチング膜に対してエッチングレートが低い（数十分の１程度）材料を被エッチング膜の下層に設置することで、一定の深さでエッチングを停止させる役割を持った絶縁膜を指す。しかしながら、この発明の製造方法によれば配線形成後にポーラスLow-k膜を成膜している。すなわち、エッチングストップ層による深さ制御は、犠牲酸化膜１２４をエッチングする際に行われており、その際に用いたエッチングストップ層であるシリコン窒化膜１２２は、配線層の形成後除去される。よって、配線層の正確な深さ制御を行った後に、ポーラスLow-k膜によって層間絶縁膜が形成される。このことから、誘電率の高いエッチングストップ層を層間絶縁膜中に残留させることなくポーラスLow-k膜のみで層間絶縁膜が形成できる。よって、ポーラスLow-k膜を適用したエッチングストッパーレスデュアルダマシンを実現でき、誘電率が低いというポーラスLow-k膜の特徴を最大限に引き出すことが可能となる。
【００３８】
【発明の効果】
この発明の半導体装置の製造方法によれば、低誘電率膜で構成されている層間絶縁膜は、配線層の形成後に充填することにより形成される。よって、プラズマ処理や配線溝内の薬液洗浄にさらされることがなく、欠陥のない良好な層間絶縁膜を低誘電率膜で形成することができる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｄ）は、第１の実施の形態の多層配線の製造工程の説明図である。
【図２】（Ａ）〜（Ｃ）は、図１（Ｄ）に続く、第１の実施の形態の多層配線の製造工程の説明図である。
【図３】（Ａ）〜（Ｃ）は、第２の実施の形態の多層配線の製造工程の説明図である。
【図４】（Ａ）〜（Ｃ）は、図３（Ｃ）に続く、第２の実施の形態の多層配線の製造工程の説明図である。
【図５】（Ａ）〜（Ｃ）は、第３の実施の形態の多層配線の製造工程の説明図である。
【図６】（Ａ）〜（Ｂ）は、図５（Ｃ）に続く、第３の実施の形態の多層配線の製造工程の説明図である。
【図７】（Ａ）〜（Ｂ）は、図６（Ｂ）に続く、第３の実施の形態の多層配線の製造工程の説明図である。
【図８】（Ａ）〜（Ｃ）は、図７（Ｂ）第３の実施の形態の多層配線の製造工程の説明図である。
【図９】（Ａ）〜（Ｃ）は、従来の多層配線の製造工程の説明図である。
【図１０】（Ａ）〜（Ｂ）は、図９（Ｃ）に続く、従来の多層配線の製造工程の説明図である。
【符号の説明】
１００、２００：下層配線
１０２、１１６、１２２、１４８、２０２、２１６：シリコン窒化膜
１０４、１２０、１２４：犠牲酸化膜
１０６、１１８、１２６、１３０、１４４、２０８：レジストパターン
１０６ａ、１２８、１３２：開口部
１０８、２１０：配線溝
１１０、１３８、２１２：バリアメタル
１１２、１４０、２１４：導電層
１１３、２１５：配線
１１４、１４６、２０４：ポーラスLow-k膜
１３４：ビアホール
１３６：第２配線溝
１４２：第２配線層
２０６：シリコン酸化膜
Claims (3)
- 下層配線上の犠牲酸化膜にレジストパターンを用いて配線溝を形成する工程と、
前記レジストパターンを除去する工程と、
前記配線溝内にバリアメタルを形成する工程と、
前記バリアメタルが設けられている前記配線溝を埋め込む導電層を形成する工程と、
前記導電層及び前記犠牲酸化膜を、化学的機械的研磨法により平坦化する工程と、
前記犠牲酸化膜を除去する工程と、
前記犠牲酸化膜が形成されていた領域に、塗布により多孔性低誘電率膜を形成する工程と、
キャップ層を形成する工程と、
前記キャップ層上に第２犠牲酸化膜、エッチングストップ層、及び第３犠牲酸化膜を順次形成する工程と、
前記第２犠牲酸化膜、前記エッチングストップ層、及び前記第３犠牲酸化膜に、第２レジストパターンを用いて第１開口部を形成する工程と、
前記第２レジストパターンを除去する工程と、
前記第３犠牲酸化膜に第３レジストパターンを用いて第２開口部を形成する工程と、
前記第３レジストパターンを除去する工程と、
前記第１開口部内及び前記第２開口部内に第２バリアメタルを形成する工程と、
前記第２バリアメタル上に、前記第１開口部内及び前記第２開口部内を充填するのに十分な第２導電層を形成する工程と、
化学的機械的研磨法により前記第３犠牲酸化膜及び前記第２導電層を平坦化し、前記第２バリアメタルと前記第２導電層とからなる配線層を形成する工程と、
前記第３犠牲酸化膜、前記エッチングストップ層、及び前記第２犠牲酸化膜を除去する工程と、
前記第３犠牲酸化膜、前記エッチングストップ層、及び前記第２犠牲酸化膜が形成されていた領域に、塗布により第２多孔性低誘電率膜を形成する工程と
を具えることを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記配線層を形成する工程の後に、当該配線層上のみを覆う第４レジストパターンを形成する工程を具え、
前記第３犠牲酸化膜、前記エッチングストップ層、及び前記第２犠牲酸化膜を除去する工程は、前記第４レジストパターンを用いてドライエッチングにより前記第３犠牲酸化膜、前記エッチングストップ層を除去した後に、前記第２犠牲酸化膜を除去する工程であり、
前記第２犠牲酸化膜を除去した後に、前記第４レジストパターンを除去する工程
をさらに具えることを特徴とする半導体装置の製造方法。 - 請求項２に記載の半導体装置の製造方法において、
前記第４レジストパターンは、前記第３レジストパターンの作製に用いたマスクの反転マスクを用いて形成されることを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003183020A JP3992654B2 (ja) | 2003-06-26 | 2003-06-26 | 半導体装置の製造方法 |
| US10/747,148 US6930035B2 (en) | 2003-06-26 | 2003-12-30 | Semiconductor device fabrication method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003183020A JP3992654B2 (ja) | 2003-06-26 | 2003-06-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005019721A JP2005019721A (ja) | 2005-01-20 |
| JP3992654B2 true JP3992654B2 (ja) | 2007-10-17 |
Family
ID=33535288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003183020A Expired - Fee Related JP3992654B2 (ja) | 2003-06-26 | 2003-06-26 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6930035B2 (ja) |
| JP (1) | JP3992654B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050255642A1 (en) * | 2004-05-11 | 2005-11-17 | Chi-Wen Liu | Method of fabricating inlaid structure |
| US20060115981A1 (en) * | 2004-12-01 | 2006-06-01 | Jyu-Horng Shieh | Forming a dual damascene structure without ashing-damaged ultra-low-k intermetal dielectric |
| KR100690881B1 (ko) * | 2005-02-05 | 2007-03-09 | 삼성전자주식회사 | 미세 전자 소자의 듀얼 다마신 배선의 제조 방법 및 이에의해 제조된 듀얼 다마신 배선을 구비하는 미세 전자 소자 |
| JP5180426B2 (ja) * | 2005-03-11 | 2013-04-10 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4543385B2 (ja) * | 2005-03-15 | 2010-09-15 | 日本電気株式会社 | 液晶表示装置の製造方法 |
| JP5204370B2 (ja) * | 2005-03-17 | 2013-06-05 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US20060216924A1 (en) * | 2005-03-28 | 2006-09-28 | Zhen-Cheng Wu | BEOL integration scheme for etching damage free ELK |
| JP2006351731A (ja) * | 2005-06-14 | 2006-12-28 | Sumitomo Heavy Ind Ltd | 半導体装置の製造方法 |
| JP2007053133A (ja) * | 2005-08-15 | 2007-03-01 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP5141683B2 (ja) * | 2007-03-27 | 2013-02-13 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US20080284039A1 (en) | 2007-05-18 | 2008-11-20 | International Business Machines Corporation | Interconnect structures with ternary patterned features generated from two lithographic processes |
| JP5501586B2 (ja) * | 2008-08-22 | 2014-05-21 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US8227336B2 (en) * | 2009-01-20 | 2012-07-24 | International Business Machines Corporation | Structure with self aligned resist layer on an interconnect surface and method of making same |
| JPWO2011034089A1 (ja) * | 2009-09-18 | 2013-02-14 | 株式会社アルバック | 成膜方法 |
| US9029834B2 (en) * | 2010-07-06 | 2015-05-12 | International Business Machines Corporation | Process for forming a surrounding gate for a nanowire using a sacrificial patternable dielectric |
| AU2011338986B2 (en) * | 2010-12-06 | 2015-01-29 | Cooper-Atkins Corporation | System for verifying temperature measurement |
| KR101988522B1 (ko) * | 2012-09-11 | 2019-06-12 | 엘지디스플레이 주식회사 | 저저항 배선 형성방법 및 그를 이용한 박막 트랜지스터 제조방법 |
| FR3027449B1 (fr) * | 2014-10-21 | 2017-10-20 | Commissariat Energie Atomique | Procede ameliore de realisation d'interconnexions pour circuit integre 3d |
| KR102261169B1 (ko) * | 2014-11-14 | 2021-06-08 | 한국전자통신연구원 | 혈액 분석 장치 및 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10284600A (ja) | 1997-03-31 | 1998-10-23 | Sony Corp | 半導体装置及びその製造方法 |
| US6140167A (en) * | 1998-08-18 | 2000-10-31 | Advanced Micro Devices, Inc. | High performance MOSFET and method of forming the same using silicidation and junction implantation prior to gate formation |
| KR100335120B1 (ko) * | 1999-08-25 | 2002-05-04 | 박종섭 | 반도체 소자의 금속 배선 형성 방법 |
| JP2001077086A (ja) | 1999-08-31 | 2001-03-23 | Oki Electric Ind Co Ltd | 半導体装置のドライエッチング方法 |
| US6413827B2 (en) * | 2000-02-14 | 2002-07-02 | Paul A. Farrar | Low dielectric constant shallow trench isolation |
| JP3887175B2 (ja) | 2001-02-02 | 2007-02-28 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| US6777307B1 (en) * | 2001-12-04 | 2004-08-17 | Cypress Semiconductor Corp. | Method of forming semiconductor structures with reduced step heights |
-
2003
- 2003-06-26 JP JP2003183020A patent/JP3992654B2/ja not_active Expired - Fee Related
- 2003-12-30 US US10/747,148 patent/US6930035B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6930035B2 (en) | 2005-08-16 |
| US20040266169A1 (en) | 2004-12-30 |
| JP2005019721A (ja) | 2005-01-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050708 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050719 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050916 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070227 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070427 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070724 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070724 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
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