JP3970799B2 - 遅延同期ループの遅延ライン制御回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は遅延同期ループに係り、特に、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の内部に用いられる遅延同期ループの遅延ライン制御回路に関する。
【０００２】
【従来の技術】
高速動作をするＤＲＡＭにおいては、半導体チップ内部のクロックスキューが半導体システムの動作に影響を与えるために、ほとんどの場合、内部クロックスキューの補償回路である遅延同期ループ（以下、ＤＬＬ）回路を使用している。遅延同期ループの構造及び動作は、例えば、特許文献１〜１０に詳細に開示されている。ところで、遅延同期ループ回路が付加されるに伴い、電流消費が増えるといった問題が生じる。
【０００３】
そこで、ＤＲＡＭが活性化される前であるプリチャージモードやパワーダウンモードにおいては、ＤＬＬの電流消費を最小化するために、ＤＬＬをディスエーブルさせる。この時、ＤＬＬはロッキングされた位相情報をレジスタにラッチしているため、クロックが変わらない限りロッキング状態を保持する。
【０００４】
しかしながら、プリチャージモードやパワーダウンモードが終了する時に、レジスタに格納されている位相のロッキング情報に基づいて選択されるＤＬＬの遅延セルが同時にターンオンされる。この過程で瞬間的にＤＬＬの内部電源電圧から接地へと多量の電流が流れてしまい、ＤＬＬの内部電源電圧が不安定になる。選択された遅延セルのいずれもが同時にターンオンされた後に、クロックは選択された遅延セルを順次に通過しつつ遅延されるため、予め遅延セルをターンオンさせておく必要はなく、クロックの進行に影響しない程度に順次にターンオンさせれば、瞬間的に生じる電流消費を減らしてＤＬＬの内部電源電圧をさらに安定的に動作させられる。その結果、内部電源電圧の不安定によるジッターの影響を最小化させられる。
【０００５】
図１は、従来のＤＬＬの遅延ライン制御回路を示すブロック図であり、図２は、図１の単位遅延セルを制御する制御信号を発するロジックの概念図である。
【０００６】
図１を参照すると、従来のＤＬＬの遅延ライン制御回路１００は、単位遅延セルＤＣ１、ＤＣ２〜ＤＣ５、ＤＣ６と、スタンドバイ信号の反転信号ＢＳＴＢＹ及びシフトターンオン信号ＯＮＳＦＴ１、ＯＮＳＦＴ２〜ＯＮＳＦＴ５、ＯＮＳＦＴ６を受信して単位遅延セルＤＣ１、ＤＣ２〜ＤＣ５、ＤＣ６を制御する制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬ５、ＣＴＲＬ６を発するレジスタＲＥＧ１、ＲＥＧ２〜ＲＥＧ５、ＲＥＧ６を備える。図１には、単位遅延セルＤＣ１、ＤＣ２〜ＤＣ５、ＤＣ６やレジスタＲＥＧ１、ＲＥＧ２〜ＲＥＧ５、ＲＥＧ６が各々６つずつ示されているが、これに限定されることなく、その数が複数であればいかなる実施の形態も可能である。
【０００７】
図２を参照すると、スタンドバイ信号の反転信号ＢＳＴＢＹ及び遅延同期ループがロッキングされる前にレジスタＲＥＧに格納されていたシフトターンオン信号ＯＮＳＦＴｉに応答して単位遅延セルＤＣを制御する制御信号ＣＴＲＬが発せられる。図２によれば、スタンドバイ信号の反転信号ＢＳＴＢＹ及びシフトターンオン信号ＯＮＳＦＴｉがいずれも活性化されなければ、制御信号ＣＴＲＬも活性化されないということが分かる。
【０００８】
図１及び図２に基づき、従来のＤＬＬの遅延ライン制御回路１００の動作について説明する。
【０００９】
プリチャージモードやパワーダウンモードでは、スタンドバイ信号ＳＴＢＹが“ハイ”レベルとなり、スタンドバイ信号の反転信号ＢＳＴＢＹが“ロー”レベルとなるため、全てのレジスタＲＥＧ１、ＲＥＧ２〜ＲＥＧ５、ＲＥＧ６の制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬ５、ＣＴＲＬ６が“ロー”レベルとして発せられる。従って、全ての単位遅延セルＤＣ１、ＤＣ２〜ＤＣ５、ＤＣ６がターンオフされていることになる。しかし、この場合にも、レジスタＲＥＧ１、ＲＥＧ２〜ＲＥＧ５、ＲＥＧ６には、プリチャージモードやパワーダウンモードに切り換えられる前の単位遅延セルＤＣ１、ＤＣ２〜ＤＣ５、ＤＣ６の位相情報が格納されている。この後、プリチャージモードやパワーダウンモードが終了すると、スタンドバイ信号ＳＴＢＹが“ロー”レベルとなり、スタンドバイ信号の反転信号ＢＳＴＢＹは“ハイ”レベルとなる。そして、レジスタＲＥＧ１、ＲＥＧ２〜ＲＥＧ５、ＲＥＧ６に格納されているシフトターンオン信号ＯＮＳＦＴｉが“ハイ”レベルとなっているため、制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬ５、ＣＴＲＬ６が“ハイ”レベルとなって単位遅延セルＤＣ１、ＤＣ２〜ＤＣ５、ＤＣ６を活性化させる。
【００１０】
例えば、図１において、プリチャージモードやパワーダウンモードの以前に第１乃至第３の単位遅延セルＤＣ１、ＤＣ２、ＤＣ３が活性化されている場合には、プリチャージモードやパワーダウンモードが終了すると、第１乃至第３のレジスタＲＥＧ１、ＲＥＧ２、ＲＥＧ３において発せられる制御信号ＣＴＲＬ１、ＣＴＲＬ２、ＣＴＲＬ３が“ハイ”レベルとなり、第１乃至第３の単位遅延セルＤＣ１、ＤＣ２、ＤＣ３が同時に活性化（ターンオン）される。この時、第４の単位遅延セルＤＣ４までターンオンされるように調整されうる。このように、単位遅延セルＤＣ１、ＤＣ２、ＤＣ３が選択されると、内部クロック信号ＩＮＴＣＫは順次に第１乃至第３の単位遅延セルＤＣ１、ＤＣ２、ＤＣ３に送られる。
【００１１】
図３は、図１の単位遅延セルＤＣ１〜ＤＣ６の内部回路を示す回路図である。
【００１２】
図３を参照すると、単位遅延セルは、電源電圧ＶＣＣに接続される抵抗素子Ｒと、第１乃至第１０のＮＭＯＳトランジスタＭＮ１、ＭＮ２〜ＭＮ９、ＭＮ１０とを備える。
【００１３】
動作について説明すると、図１には不図示のバイアス信号ＶＢＩＡＳの“ハイ”レベルに応答して第５のＮＭＯＳトランジスタＭＮ５及び第１０のＮＭＯＳトランジスタＭＮ１０がターンオンされる。次に、単位遅延セルターンオン信号（制御信号）ＣＴＲＬが“ハイ”レベルで印加されると、第３のＮＭＯＳトランジスタＭＮ３、第４のＮＭＯＳトランジスタＭＮ４、第８のＮＭＯＳトランジスタＭＮ８及び第９のＮＭＯＳトランジスタＭＮ９がターンオンされる。そして、内部クロック信号ＩＮＴＣＫが“ハイ”レベルで印加されれば、第１のＮＭＯＳトランジスタＭＮ１がターンオンされ、これにより、接地電圧ＶＳＳが第６のＮＭＯＳトランジスタＭＮ６に印加されて、第６のＮＭＯＳトランジスタＭＮ６がターンオフされるので、電源電圧ＶＣＣの“ハイ”レベルが出力信号ＯＵＴＣＫとして出力される。なお、出力信号ＯＵＴＣＫは、次段の単位遅延セルの入力信号ＩＮＴＣＫとなる。内部クロック信号ＩＮＴＣＫが“ハイ”レベルであれば、内部クロック信号の反転信号ＢＩＮＴＣＫは当然のことながら“ロー”レベルであるため、第２のＮＭＯＳトランジスタＭＮ２及び第７のＮＭＯＳトランジスタＭＮ７はターンオフされる。
【００１４】
プリチャージモードやパワーダウンモードが終了する場合、第１乃至第３の単位遅延セルＤＣ１、ＤＣ２、ＤＣ３が同時にターンオンされると、内部クロック信号ＩＮＴＣＫが第３の単位遅延セルＤＣ３まで送られるためには、以前の第１及び第２の単位遅延セルＤＣ１、ＤＣ２を経なければならない。このため、時間遅延が起こり、第１乃至第３の単位遅延セルＤＣ１、ＤＣ２、ＤＣ３が同時にいずれもターンオンされるため、瞬間的に単位遅延セルにおける電流消費が大きくなる。その結果、ＤＬＬの内部電源電圧が不安定になる恐れがある。これは、図３の回路図から明らかである。このように、ＤＬＬの内部電源電圧が不安定になれば、これにより単位遅延セルの遅延時間が変わるため、データが出力される時点に影響を与えてジッタ特性に悪影響を及ぼしてしまうといった問題がある。
【特許文献１】
米国特許第６,４５９,３１４号
【特許文献２】
米国特許第６,４５２,４３２号
【特許文献３】
米国特許第６,４３４,０８３号
【特許文献４】
米国特許第６,３８８,４８５号
【特許文献５】
米国特許第６,３６６,１４８号
【特許文献６】
米国特許第６,２８５,２２５号
【特許文献７】
米国特許第６,２２２,８９４号
【特許文献８】
米国特許第６,１０１,１３７号
【特許文献９】
米国特許第５,９０１,１９０号
【特許文献１０】
米国特許第５,８８０,６１２号
【発明が解決しようとする課題】
本発明が解決しようとする技術的な課題は、ＤＲＡＭの待ち状態から活性化状態への切り換え時にＤＲＡＭ内部のＤＬＬにおいて瞬間的に多量の電流が流れることを防いでＤＬＬのジッタを最小化できるＤＬＬの遅延ライン制御回路を提供することである。
【００１５】
【課題を解決するための手段】
前記技術的な課題を達成するために、本発明の好適な実施の形態によるＤＬＬの遅延ライン制御回路は、遅延ライン部及び制御部を備えることを特徴とする。
【００１６】
遅延ライン部は、各々前段の出力を受信して一定時間遅延させ、前記遅延された値を出力する第１乃至第Ｎ（Ｎは自然数）の単位遅延セルを備える遅延ライン部であって、前記第１の単位遅延セルの入力として内部クロック信号が入力される。
【００１７】
制御部は、動作活性信号に応答して前記第１乃至第Ｎの単位遅延セルの活性及び非活性を制御する第１乃至第Ｎの制御信号を発する。前記第１乃至第Ｎの単位遅延セルは、前記動作活性信号に応答して順次に活性化されることを特徴とする。
【００１８】
前記制御部は、前記第１乃至第Ｎの単位遅延セルに対応し、所定の第１乃至第Ｎの入力信号及び第１乃至第Ｎのシフトターンオン信号に応答して前記第１乃至第Ｎの制御信号を各々発する第１乃至第Ｎの制御信号発生部を備えることを特徴とする。
【００１９】
前記第１の入力信号は前記動作活性信号であり、前記第２乃至第Ｎの制御信号発生部に入力される前記第２乃至第Ｎの入力信号は各々前段の制御信号発生部において発せられる制御信号である。
【００２０】
前記第１の制御信号発生部は、前記第１のシフトターンオン信号に応答してターンオンまたはターンオフされ、前記第２乃至第Ｎの制御信号発生部は各々前段の制御信号発生部から出力されるシフトターンオン信号に応答してターンオンまたはターンオフされることを特徴とする。
【００２１】
前記第１乃至第Ｎの制御信号は、各々に対応する前記シフトターンオン信号と前記制御信号とがいずれも活性化される場合に活性化されることを特徴とする。
【００２２】
前記第１乃至第Ｎの制御信号発生部は、レジスタであることを特徴とする。
【００２３】
前記技術的な課題を達成するために、本発明の実施の形態によるＤＬＬの遅延ライン制御回路は、第１乃至第Ｎの遅延部を備えることを特徴とする。
【００２４】
第１の遅延部は、内部クロック信号、所定の第１のシフトターンオン信号及び所定の第１の入力信号に応答して前記内部クロック信号を一定時間遅延させた第１の遅延信号及び第２のシフトターンオン信号を発する。
【００２５】
第２の遅延部は、前記第１の遅延信号、前記第２のシフトターンオン信号及び所定の第２の入力信号に応答して前記第１の遅延信号を一定時間遅延させた第２の遅延信号及び第３のシフトターンオン信号を発する。
【００２６】
第Ｎの遅延部は、第（Ｎ−１）（Ｎは３以上の自然数）の遅延信号、第Ｎのシフトターンオン信号及び所定の第Ｎの入力信号に応答して前記第（Ｎ−１）の遅延信号を一定時間遅延させた第Ｎの遅延信号及び第（Ｎ＋１）のシフトターンオン信号を発する。
【００２７】
前記第１乃至第Ｎの遅延部は順次に活性化されることを特徴とする。
【００２８】
前記第１乃至第Ｎの遅延部は各々に対応する前記入力信号及び前記シフトターンオン信号に応答して単位遅延セルの活性及び非活性を制御する制御信号を発する制御信号発生部及び前記制御信号に応答して入力される信号を一定時間遅延させて前記遅延信号として出力する単位遅延セルを備えることを特徴とする。
【００２９】
前記第１の遅延部の前記第１の制御信号発生部は前記第１のシフトターンオン信号に応答してターンオンまたはターンオフされ、前記第２乃至第Ｎの遅延部の前記第２乃至第Ｎの制御信号発生部は各々前段の制御信号発生部から出力されるシフトターンオン信号に応答してターンオンまたはターンオフされることを特徴とする。
【００３０】
前記第１乃至第Ｎの遅延部の前記第１乃至第Ｎの制御信号は、各々に対応する前記シフトターンオン信号と前記制御信号とがいずれも活性化される場合に活性化されることを特徴とする。
【００３１】
前記第１の遅延部は、前記内部クロック信号が前記単位遅延セルに入力され、前記第１の入力信号は所定の動作活性信号であることを特徴とする。前記第２乃至第Ｎの遅延部は各々前段の遅延部の制御信号発生部において発せられる制御信号を前記第２乃至第Ｎの入力信号として各々受信して前段の遅延部の単位遅延セルにおいて発せられる遅延信号が単位遅延セルに入力されることを特徴とする。前記第１乃至第Ｎの制御信号発生部は、レジスタであることを特徴とする。
【００３２】
これにより、本発明の好適な実施の形態によるＤＬＬの遅延ライン制御回路は、ＤＲＡＭの待ち状態から活性化状態への切り換え時にＤＲＡＭ内部のＤＬＬの単位遅延セルを順次にターンオンさせることにより、ＤＬＬに瞬間的に多量の電流が流れることを防いでＤＬＬのジッタを最小化できる長所がある。
【００３３】
他の好適な実施の形態による遅延同期ループの遅延ライン回路は、単位遅延セル及び制御部を備えることを特徴とする。
【００３４】
単位遅延セルは入力と出力とが直列接続され、前段の単位遅延セルの出力が次段の単位遅延セルの入力に直列接続される。制御部は活性信号に応答して前記単位遅延セルのうち少なくとも２つを連続的に活性化させる構成を有し、前記単位遅延セルに接続される。
【００３５】
前記各々の単位遅延セルは各々の制御入力を備え、前記制御部は第１及び第２の入力と第１及び第２の出力とを各々備えて直列接続される制御信号発生部を備え、前記各々の第１の出力は各々の前記制御入力に接続され、前段の制御信号発生部の第１の出力は次段の制御信号発生部の第１の入力に接続され、次段の制御信号発生部の第２の入力は前段の制御信号発生部の第２の出力に接続されることを特徴とする。
【００３６】
前記活性信号は、前記直列接続される制御信号発生部のうち第１の制御信号発生部に加えられることを特徴とする。前記各々の制御信号発生部は各々ロジック回路及びレジスタを備えることを特徴とする。
【００３７】
他の好適な実施の形態による遅延ラインの制御方法は、回路は入力と出力とが直列接続され、前段の単位遅延セルの出力が次段の単位遅延セルの入力に直列接続される単位遅延セルを備える遅延ラインを制御する方法であって、活性信号に応答して前記単位遅延セルのうち少なくとも２つを連続的に活性化させる工程を含むことを特徴とする。
【００３８】
他の好適な実施の形態による遅延同期ループの遅延ライン回路は、単位遅延セル及び活性化手段を備えることを特徴とする。単位遅延セルは入力と出力とが直列接続され、前段の単位遅延セルの出力が次段の単位遅延セルの入力に直列接続される。
【００３９】
活性化手段は活性信号に応答して前記単位遅延セルのうち少なくとも２つを連続的に活性化させる。前記各々の単位遅延セルは各々の制御入力を備え、前記連続的に活性化させる手段は、第１及び第２の入力と第１及び第２の出力とを各々備えて直列接続される制御信号発生部を備え、前記各々の第１の出力は各々の前記制御入力に接続され、前段の制御信号発生部の第１の出力は次段の制御信号発生部の第１の入力に接続され、次段の制御信号発生部の第２の入力は前段の制御信号発生部の第２の出力に接続されることを特徴とする。
【００４０】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の好ましい実施の形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
【００４１】
以下、添付した図面に基づき、本発明の好ましい実施の形態を説明することによって、本発明を詳細に説明する。図中、同じ参照符号は同様の要素を表わす。
【００４２】
図４は、本発明の好適な実施の形態によるＤＬＬの遅延ライン制御回路を示すブロック図であり、図５は、本発明の好適な実施の形態による単位遅延セルを制御する制御信号を発するロジックを示す図である。
【００４３】
図４及び図５を参照すると、本発明の好適な実施の形態によるＤＬＬの遅延ライン制御回路４００は、遅延ライン部４１０及び制御部４２０を備えることを特徴とする。
【００４４】
遅延ライン部４１０は、単位遅延セルの入力と出力とが直列接続され、前段の単位遅延セルの出力が次段の単位遅延セルの入力に直列接続される。
【００４５】
遅延ライン部４１０は各々前段の出力を受信して一定時間遅延させ、前記遅延された値を出力する第１乃至第Ｎ（Ｎは自然数）の単位遅延セルＤＣ１、ＤＣ２〜ＤＣＮを備える遅延ライン部４１０であって、第１の単位遅延セルＤＣ１の入力として内部クロック信号ＩＮＴＣＫが入力される。
【００４６】
第１乃至第Ｎの単位遅延セルＤＣ１、ＤＣ２〜ＤＣＮは動作活性信号ＢＳＴＢＹに応答して順次に活性化されることを特徴とする。
【００４７】
制御部４２０は、活性信号に応答して単位遅延セルＤＣ１〜ＤＣＮのうち少なくとも２つを連続的に活性化させる構成を有し、単位遅延セルＤＣ１〜ＤＣＮに接続される。
【００４８】
制御部４２０は、動作活性信号ＢＳＴＢＹに応答して第１乃至第Ｎの単位遅延セルＤＣ１、ＤＣ２〜ＤＣＮの活性化及び非活性化を制御する第１乃至第Ｎの制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮを発する。
【００４９】
より詳細に説明すると、制御部４２０は、第１乃至第Ｎの単位遅延セルＤＣ１、ＤＣ２〜ＤＣＮに対応し、所定の第１乃至第Ｎの入力信号ＩＮＳ１、ＩＮＳ２〜ＩＮＳＮ（または、第１の入力と呼ぶ。）及び第１乃至第Ｎのシフトターンオン信号ＯＮＳＦＴ１、ＯＮＳＦＴ２〜ＯＮＳＦＴＮ（または、第２の入力と呼ぶ。）に応答して第１乃至第Ｎの制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮ（または、制御入力と呼ぶ。）を各々発する第１乃至第Ｎの制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮ（または、制御信号発生器と呼ぶ。）を備えることを特徴とする。
【００５０】
好ましくは、第１の入力信号ＩＮＳ１は動作活性信号ＢＳＴＢＹであり、第２乃至第Ｎの制御信号発生部ＲＥＧ２、ＲＥＧ３〜ＲＥＧＮに入力される第２乃至第Ｎの入力信号ＩＮＳ２、ＩＮＳ２〜ＩＮＳＮは、各々前段の制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮにおいて発せられる制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮである。
【００５１】
第１の制御信号発生部ＲＥＧ１は、第１のシフトターンオン信号ＯＮＳＦＴ１に応答してターンオンまたはターンオフされ、第２乃至第Ｎの制御信号発生部ＲＥＧ２、ＲＥＧ３〜ＲＥＧＮは各々前段の制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮ−１から出力されるシフトターンオン信号ＯＮＳＦＴ１、ＯＮＳＦＴ２〜ＯＮＳＦＴＮに応答してターンオンまたはターンオフされることを特徴とする。
【００５２】
第１乃至第Ｎの制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮは対応するシフトターンオン信号ＯＮＳＦＴ１、ＯＮＳＦＴ２〜ＯＮＳＦＴＮと対応する制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮとがいずれも活性化される場合に活性化されることを特徴とする。
【００５３】
第１乃至第Ｎの制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮ−１はレジスタであることを特徴とする。
【００５４】
以下、図４に基づき、本発明の好適な実施の形態によるＤＬＬの遅延ライン制御回路の動作を詳細に説明する。
【００５５】
制御部４２０は、動作活性信号ＢＳＴＢＹに応答して第１乃至第Ｎの単位遅延セルＤＣ１、ＤＣ２〜ＤＣＮの活性化及び非活性化を制御する第１乃至第Ｎの制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮを発する。
【００５６】
動作活性信号ＢＳＴＢＹは、ＤＲＡＭがプリチャージモードやパワーダウンモードにあることを表わすスタンドバイ信号、またはその反転信号であっても良い。本発明の好適な実施の形態において、動作活性信号ＢＳＴＢＹは前記スタンドバイ信号の反転信号である。
【００５７】
制御部４２０は、第１乃至第Ｎの単位遅延セルＤＣ１、ＤＣ２〜ＤＣＮに対応し、所定の第１乃至第Ｎの入力信号ＩＮＳ１、ＩＮＳ２〜ＩＮＳＮ及び第１乃至第Ｎのシフトターンオン信号ＯＮＳＦＴ１、ＯＮＳＦＴ２〜ＯＮＳＦＴＮに応答して第１乃至第Ｎの制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮを各々発する第１乃至第Ｎの制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮを備える。第１乃至第Ｎの制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮ−１はレジスタであることを特徴とする。
【００５８】
シフトターンオン信号ＯＮＳＦＴは第１乃至第Ｎの制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮの動作をターンオンまたはターンオフさせる信号である。すなわち、シフトターンオン信号ＯＮＳＦＴが活性化状態である場合には、第１乃至第Ｎの制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮは第１乃至第Ｎの入力信号ＩＮＳ１、ＩＮＳ２〜ＩＮＳＮの活性化状態に応答して制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮを活性化できるが、シフトターンオン信号ＯＮＳＦＴが非活性化状態である場合には、第１乃至第Ｎの制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮは第１乃至第Ｎの入力信号ＩＮＳ１、ＩＮＳ２〜ＩＮＳＮが活性化状態であっても制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮを活性化できない。シフトターンオン信号ＯＮＳＦＴの活性化状態は回路の構成によって論理“ハイ”レベルである場合もあれば、論理“ロー”レベルである場合もあるが、本発明の実施の形態では、“ハイ”レベルを活性化状態とする。
【００５９】
制御信号ＣＴＲＬはシフトターンオン信号ＯＮＳＦＴ及び入力信号ＩＮＳがいずれも活性化状態にある場合に活性化される。
【００６０】
プリチャージモードやパワーダウンモードへ入る前に、第１乃至第３の単位遅延セルＤＣ１、ＤＣ２、ＤＣ３のみが活性化されて動作しているならば、プリチャージモードやパワーダウンモードへ入った後には遅延ライン回路４１０の動作が完全に止まるが、第１乃至第３の制御信号発生部ＲＥＧ１、ＲＥＧ２、ＲＥＧ３は“ハイ”レベルの第１乃至第３のシフトターンオン信号ＯＮＳＦＴ１、ＯＮＳＦＴ２、ＯＮＳＦＴ３を記憶する。
【００６１】
ＤＲＡＭがプリチャージモードやパワーダウンモードから抜け出すと、スタンドバイ信号が“ロー”レベルとして発せられ、これにより、スタンドバイ信号の反転信号である動作活性信号ＢＳＴＢＹは“ハイ”レベルとして発せられる。そして、動作活性信号ＢＳＴＢＹは第１の入力信号ＩＮＳ１であって、第１の制御信号発生部ＲＥＧ１に印加される。これにより、第１の制御信号発生部ＲＥＧ１は貯蔵されている第１のシフトターンオン信号ＯＮＳＦＴ１と第１の入力信号ＩＮＳ１とがいずれも“ハイ”レベルであるため、第１の制御信号ＣＴＲＬ１を“ハイ”レベルの活性化状態として第１の単位遅延セルＤＣ１に印加する。従って、第１の単位遅延セルＤＣ１は動作される。
【００６２】
“ハイ”レベルとして発せられた第１の制御信号ＣＴＲＬ１は、第２の入力信号ＩＮＳ２として第２の制御信号発生部ＲＥＧ２に入力される。これにより、第２の制御信号発生部ＲＥＧ２は貯蔵されていた“ハイ”レベルの第２のシフトターンオン信号ＯＮＳＦＴ２と“ハイ”レベルの第２の入力信号ＩＮＳ２とに応答して第２の制御信号ＣＴＲＬ２を“ハイ”レベルとして発し、第２の単位遅延セルＤＣ２に印加する。従って、第２の単位遅延セルＤＣ２は動作される。
【００６３】
このような方式により第３の単位遅延セルＤＣ３も“ハイ”レベルの第３の制御信号ＣＴＲＬ３に応答して活性化される。
【００６４】
各々の制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮのうち第１の制御信号発生部ＲＥＧ１のみを除いては、前段の制御信号発生部ＲＥＧにおいて発せられる制御信号ＣＴＲＬにより動作が決まる。前段の制御信号ＣＴＲＬにより現在の段の単位遅延セルＤＣの活性化の有無が決定され、また、現在の段の制御信号ＣＴＲＬにより次段の単位遅延セルＤＣの活性化の有無が決定されるので、単位遅延セルＤＣ１、ＤＣ２〜ＤＣＮは順次に活性化され、瞬間的に発する電流消費を緩和してＤＬＬの内部電源電圧の不安定化を最小限に抑えることができる。従って、プリチャージモードやパワーダウンモードから抜け出る場合、ＤＬＬから出力される内部クロック信号ＩＮＴＣＫの歪みを最小化できるという長所がある。
【００６５】
本発明の好適な実施の形態において、第２乃至第Ｎの入力信号ＩＮＳ２、ＩＮＳ３〜ＩＮＳＮとして第１乃至第（Ｎ−１）の制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮ−１が用いられたが、回路を構成する方法によっては、第１乃至第（Ｎ−１）の制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮ−１の反転信号が用いられる場合もある。
【００６６】
また、本発明の好適な実施の形態による遅延ライン制御回路は、下記のように表すことができる。すなわち、遅延ライン制御回路は第１乃至第Ｎの遅延部を備えることを特徴とする。
【００６７】
第１の遅延部は内部クロック信号ＩＮＴＣＫ、所定の第１のシフトターンオン信号ＯＮＳＦＴ１及び所定の第１の入力信号ＩＮＳ１に応答して内部クロック信号ＩＮＴＣＫを一定時間遅延させた第１の遅延信号ＤＥＳ１及び第２のシフトターンオン信号ＯＮＳＦＴ２を発する。
【００６８】
第２の遅延部は、第１の遅延信号ＤＥＳ１、第２のシフトターンオン信号ＯＮＳＦＴ２及び所定の第２の入力信号ＩＮＳ２に応答して第１の遅延信号ＤＥＳ１を一定時間遅延させた第２の遅延信号ＤＥＳ２及び第３のシフトターンオン信号ＯＮＳＦＴ３を発する。
【００６９】
第Ｎの遅延部は、第（Ｎ−１）（Ｎは３以上の自然数）の遅延信号ＤＥＳＮ−１、第Ｎのシフトターンオン信号（ＯＮＳＦ数）及び所定の第Ｎの入力信号ＩＮＳＮに応答して前記第（Ｎ−１）遅延信号ＤＥＳＮ−１を一定時間遅延させた第Ｎの遅延信号ＤＥＳＮ及び第（Ｎ＋１）のシフトターンオン信号（ＯＮＳＦ数＋１）を発する。第１乃至第Ｎの遅延部は順次に活性化されることを特徴とする。
【００７０】
第１乃至第Ｎの遅延部は各々対応する入力信号ＩＮＳ及びシフトターンオン信号ＯＮＳＦＴに応答して単位遅延セルＤＣの活性及び非活性を制御する制御信号ＣＴＲＬを発する制御信号発生部ＲＥＧ及び制御信号ＣＴＲＬに応答して入力される信号を一定時間遅延させて遅延信号ＤＥＳとして出力する単位遅延セルＤＣを備える。
【００７１】
第１の遅延部の第１の制御信号発生部ＲＥＧ１は第１のシフトターンオン信号ＯＮＳＦＴ１に応答してターンオンまたはターンオフされ、第２乃至第Ｎの遅延部の第２乃至第Ｎの制御信号発生部ＲＥＧ２、ＲＥＧ３〜ＲＥＧＮは各々前段の制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮ−１から出力されるシフトターンオン信号ＯＮＳＦＴに応答してターンオンまたはターンオフされることを特徴とする。
【００７２】
第１乃至第Ｎの遅延部の前記第１乃至第Ｎの制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮは対応するシフトターンオン信号ＯＮＳＦＴと対応する制御信号ＣＴＲＬとがいずれも活性化される場合に活性化されることを特徴とする。
【００７３】
第１の遅延部は、内部クロック信号ＩＮＴＣＫが単位遅延セルＤＣ１に入力され、第１の入力信号ＩＮＳ１は所定の動作活性信号ＢＳＴＢＹであることを特徴とする。第２乃至第Ｎの遅延部は各々前段の遅延部の制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮ−１において発せられる制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮ−１を第２乃至第Ｎの入力信号ＩＮＳ２、ＩＮＳ３〜ＩＮＳＮとして各々受信して前段の遅延部の単位遅延セルにおいて発せられる遅延信号が単位遅延セルに入力されることを特徴とする。前記第１乃至第Ｎの制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮはレジスタであることを特徴とする。
【００７４】
このように説明されるＤＬＬの遅延ライン制御回路は、図４の実施の形態を他の方法により表わしたものであり、従って、各々の構成要素の機能は図４の実施の形態と同様である。従って、動作についての詳細な説明は省略する。
【００７５】
以上、図面及び明細書において好適な実施の形態が開示された。ここで、特定の用語が用いられたが、これは単に本発明を説明するためのものであり、意味を限定したり特許請求の範囲上に記載された本発明の範囲を制限したりするために用いられたものではない。よって、当業者であれば、これらにより各種の変形及び均等な他の実施の形態が可能であるということが理解できよう。したがって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的な思想によって定まるべきである。
【００７６】
【発明の効果】
上述したように、本発明によるＤＬＬの遅延ライン制御回路は、ＤＲＡＭの待ち状態から活性化状態への切り換え時にＤＲＡＭ内部のＤＬＬの単位遅延セルを順次にターンオンさせることにより、ＤＲＡＭに瞬間的に多量の電流が流れることを防いでＤＬＬのジッタを最小化できる長所がある。
【図面の簡単な説明】
【図１】従来のＤＬＬの遅延ライン制御回路を示すブロック図である。
【図２】図１の単位遅延セルを制御する制御信号を発するロジック図である。
【図３】図１の単位遅延セルの内部回路を示す回路図である。
【図４】本発明の好適な実施の形態によるＤＬＬの遅延ライン制御回路を示すブロック図である。
【図５】本発明の好適な実施の形態による単位遅延セルを制御する制御信号を発するロジック図である。
【符号の説明】
ＢＳＴＢＹ 動作活性信号
ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮ 制御信号
ＤＣ１、ＤＣ２〜ＤＣＮ 単位遅延セル
ＩＮＴＣＫ 内部クロック信号
ＩＮＳ１、ＩＮＳ２〜ＩＮＳＮ 入力信号
ＯＮＳＦＴ１、ＯＮＳＦＴ２〜ＯＮＳＦＴＮ シフトターンオン信号
ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮ 制御信号発生部
【発明の属する技術分野】
本発明は遅延同期ループに係り、特に、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の内部に用いられる遅延同期ループの遅延ライン制御回路に関する。
【０００２】
【従来の技術】
高速動作をするＤＲＡＭにおいては、半導体チップ内部のクロックスキューが半導体システムの動作に影響を与えるために、ほとんどの場合、内部クロックスキューの補償回路である遅延同期ループ（以下、ＤＬＬ）回路を使用している。遅延同期ループの構造及び動作は、例えば、特許文献１〜１０に詳細に開示されている。ところで、遅延同期ループ回路が付加されるに伴い、電流消費が増えるといった問題が生じる。
【０００３】
そこで、ＤＲＡＭが活性化される前であるプリチャージモードやパワーダウンモードにおいては、ＤＬＬの電流消費を最小化するために、ＤＬＬをディスエーブルさせる。この時、ＤＬＬはロッキングされた位相情報をレジスタにラッチしているため、クロックが変わらない限りロッキング状態を保持する。
【０００４】
しかしながら、プリチャージモードやパワーダウンモードが終了する時に、レジスタに格納されている位相のロッキング情報に基づいて選択されるＤＬＬの遅延セルが同時にターンオンされる。この過程で瞬間的にＤＬＬの内部電源電圧から接地へと多量の電流が流れてしまい、ＤＬＬの内部電源電圧が不安定になる。選択された遅延セルのいずれもが同時にターンオンされた後に、クロックは選択された遅延セルを順次に通過しつつ遅延されるため、予め遅延セルをターンオンさせておく必要はなく、クロックの進行に影響しない程度に順次にターンオンさせれば、瞬間的に生じる電流消費を減らしてＤＬＬの内部電源電圧をさらに安定的に動作させられる。その結果、内部電源電圧の不安定によるジッターの影響を最小化させられる。
【０００５】
図１は、従来のＤＬＬの遅延ライン制御回路を示すブロック図であり、図２は、図１の単位遅延セルを制御する制御信号を発するロジックの概念図である。
【０００６】
図１を参照すると、従来のＤＬＬの遅延ライン制御回路１００は、単位遅延セルＤＣ１、ＤＣ２〜ＤＣ５、ＤＣ６と、スタンドバイ信号の反転信号ＢＳＴＢＹ及びシフトターンオン信号ＯＮＳＦＴ１、ＯＮＳＦＴ２〜ＯＮＳＦＴ５、ＯＮＳＦＴ６を受信して単位遅延セルＤＣ１、ＤＣ２〜ＤＣ５、ＤＣ６を制御する制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬ５、ＣＴＲＬ６を発するレジスタＲＥＧ１、ＲＥＧ２〜ＲＥＧ５、ＲＥＧ６を備える。図１には、単位遅延セルＤＣ１、ＤＣ２〜ＤＣ５、ＤＣ６やレジスタＲＥＧ１、ＲＥＧ２〜ＲＥＧ５、ＲＥＧ６が各々６つずつ示されているが、これに限定されることなく、その数が複数であればいかなる実施の形態も可能である。
【０００７】
図２を参照すると、スタンドバイ信号の反転信号ＢＳＴＢＹ及び遅延同期ループがロッキングされる前にレジスタＲＥＧに格納されていたシフトターンオン信号ＯＮＳＦＴｉに応答して単位遅延セルＤＣを制御する制御信号ＣＴＲＬが発せられる。図２によれば、スタンドバイ信号の反転信号ＢＳＴＢＹ及びシフトターンオン信号ＯＮＳＦＴｉがいずれも活性化されなければ、制御信号ＣＴＲＬも活性化されないということが分かる。
【０００８】
図１及び図２に基づき、従来のＤＬＬの遅延ライン制御回路１００の動作について説明する。
【０００９】
プリチャージモードやパワーダウンモードでは、スタンドバイ信号ＳＴＢＹが“ハイ”レベルとなり、スタンドバイ信号の反転信号ＢＳＴＢＹが“ロー”レベルとなるため、全てのレジスタＲＥＧ１、ＲＥＧ２〜ＲＥＧ５、ＲＥＧ６の制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬ５、ＣＴＲＬ６が“ロー”レベルとして発せられる。従って、全ての単位遅延セルＤＣ１、ＤＣ２〜ＤＣ５、ＤＣ６がターンオフされていることになる。しかし、この場合にも、レジスタＲＥＧ１、ＲＥＧ２〜ＲＥＧ５、ＲＥＧ６には、プリチャージモードやパワーダウンモードに切り換えられる前の単位遅延セルＤＣ１、ＤＣ２〜ＤＣ５、ＤＣ６の位相情報が格納されている。この後、プリチャージモードやパワーダウンモードが終了すると、スタンドバイ信号ＳＴＢＹが“ロー”レベルとなり、スタンドバイ信号の反転信号ＢＳＴＢＹは“ハイ”レベルとなる。そして、レジスタＲＥＧ１、ＲＥＧ２〜ＲＥＧ５、ＲＥＧ６に格納されているシフトターンオン信号ＯＮＳＦＴｉが“ハイ”レベルとなっているため、制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬ５、ＣＴＲＬ６が“ハイ”レベルとなって単位遅延セルＤＣ１、ＤＣ２〜ＤＣ５、ＤＣ６を活性化させる。
【００１０】
例えば、図１において、プリチャージモードやパワーダウンモードの以前に第１乃至第３の単位遅延セルＤＣ１、ＤＣ２、ＤＣ３が活性化されている場合には、プリチャージモードやパワーダウンモードが終了すると、第１乃至第３のレジスタＲＥＧ１、ＲＥＧ２、ＲＥＧ３において発せられる制御信号ＣＴＲＬ１、ＣＴＲＬ２、ＣＴＲＬ３が“ハイ”レベルとなり、第１乃至第３の単位遅延セルＤＣ１、ＤＣ２、ＤＣ３が同時に活性化（ターンオン）される。この時、第４の単位遅延セルＤＣ４までターンオンされるように調整されうる。このように、単位遅延セルＤＣ１、ＤＣ２、ＤＣ３が選択されると、内部クロック信号ＩＮＴＣＫは順次に第１乃至第３の単位遅延セルＤＣ１、ＤＣ２、ＤＣ３に送られる。
【００１１】
図３は、図１の単位遅延セルＤＣ１〜ＤＣ６の内部回路を示す回路図である。
【００１２】
図３を参照すると、単位遅延セルは、電源電圧ＶＣＣに接続される抵抗素子Ｒと、第１乃至第１０のＮＭＯＳトランジスタＭＮ１、ＭＮ２〜ＭＮ９、ＭＮ１０とを備える。
【００１３】
動作について説明すると、図１には不図示のバイアス信号ＶＢＩＡＳの“ハイ”レベルに応答して第５のＮＭＯＳトランジスタＭＮ５及び第１０のＮＭＯＳトランジスタＭＮ１０がターンオンされる。次に、単位遅延セルターンオン信号（制御信号）ＣＴＲＬが“ハイ”レベルで印加されると、第３のＮＭＯＳトランジスタＭＮ３、第４のＮＭＯＳトランジスタＭＮ４、第８のＮＭＯＳトランジスタＭＮ８及び第９のＮＭＯＳトランジスタＭＮ９がターンオンされる。そして、内部クロック信号ＩＮＴＣＫが“ハイ”レベルで印加されれば、第１のＮＭＯＳトランジスタＭＮ１がターンオンされ、これにより、接地電圧ＶＳＳが第６のＮＭＯＳトランジスタＭＮ６に印加されて、第６のＮＭＯＳトランジスタＭＮ６がターンオフされるので、電源電圧ＶＣＣの“ハイ”レベルが出力信号ＯＵＴＣＫとして出力される。なお、出力信号ＯＵＴＣＫは、次段の単位遅延セルの入力信号ＩＮＴＣＫとなる。内部クロック信号ＩＮＴＣＫが“ハイ”レベルであれば、内部クロック信号の反転信号ＢＩＮＴＣＫは当然のことながら“ロー”レベルであるため、第２のＮＭＯＳトランジスタＭＮ２及び第７のＮＭＯＳトランジスタＭＮ７はターンオフされる。
【００１４】
プリチャージモードやパワーダウンモードが終了する場合、第１乃至第３の単位遅延セルＤＣ１、ＤＣ２、ＤＣ３が同時にターンオンされると、内部クロック信号ＩＮＴＣＫが第３の単位遅延セルＤＣ３まで送られるためには、以前の第１及び第２の単位遅延セルＤＣ１、ＤＣ２を経なければならない。このため、時間遅延が起こり、第１乃至第３の単位遅延セルＤＣ１、ＤＣ２、ＤＣ３が同時にいずれもターンオンされるため、瞬間的に単位遅延セルにおける電流消費が大きくなる。その結果、ＤＬＬの内部電源電圧が不安定になる恐れがある。これは、図３の回路図から明らかである。このように、ＤＬＬの内部電源電圧が不安定になれば、これにより単位遅延セルの遅延時間が変わるため、データが出力される時点に影響を与えてジッタ特性に悪影響を及ぼしてしまうといった問題がある。
【特許文献１】
米国特許第６,４５９,３１４号
【特許文献２】
米国特許第６,４５２,４３２号
【特許文献３】
米国特許第６,４３４,０８３号
【特許文献４】
米国特許第６,３８８,４８５号
【特許文献５】
米国特許第６,３６６,１４８号
【特許文献６】
米国特許第６,２８５,２２５号
【特許文献７】
米国特許第６,２２２,８９４号
【特許文献８】
米国特許第６,１０１,１３７号
【特許文献９】
米国特許第５,９０１,１９０号
【特許文献１０】
米国特許第５,８８０,６１２号
【発明が解決しようとする課題】
本発明が解決しようとする技術的な課題は、ＤＲＡＭの待ち状態から活性化状態への切り換え時にＤＲＡＭ内部のＤＬＬにおいて瞬間的に多量の電流が流れることを防いでＤＬＬのジッタを最小化できるＤＬＬの遅延ライン制御回路を提供することである。
【００１５】
【課題を解決するための手段】
前記技術的な課題を達成するために、本発明の好適な実施の形態によるＤＬＬの遅延ライン制御回路は、遅延ライン部及び制御部を備えることを特徴とする。
【００１６】
遅延ライン部は、各々前段の出力を受信して一定時間遅延させ、前記遅延された値を出力する第１乃至第Ｎ（Ｎは自然数）の単位遅延セルを備える遅延ライン部であって、前記第１の単位遅延セルの入力として内部クロック信号が入力される。
【００１７】
制御部は、動作活性信号に応答して前記第１乃至第Ｎの単位遅延セルの活性及び非活性を制御する第１乃至第Ｎの制御信号を発する。前記第１乃至第Ｎの単位遅延セルは、前記動作活性信号に応答して順次に活性化されることを特徴とする。
【００１８】
前記制御部は、前記第１乃至第Ｎの単位遅延セルに対応し、所定の第１乃至第Ｎの入力信号及び第１乃至第Ｎのシフトターンオン信号に応答して前記第１乃至第Ｎの制御信号を各々発する第１乃至第Ｎの制御信号発生部を備えることを特徴とする。
【００１９】
前記第１の入力信号は前記動作活性信号であり、前記第２乃至第Ｎの制御信号発生部に入力される前記第２乃至第Ｎの入力信号は各々前段の制御信号発生部において発せられる制御信号である。
【００２０】
前記第１の制御信号発生部は、前記第１のシフトターンオン信号に応答してターンオンまたはターンオフされ、前記第２乃至第Ｎの制御信号発生部は各々前段の制御信号発生部から出力されるシフトターンオン信号に応答してターンオンまたはターンオフされることを特徴とする。
【００２１】
前記第１乃至第Ｎの制御信号は、各々に対応する前記シフトターンオン信号と前記制御信号とがいずれも活性化される場合に活性化されることを特徴とする。
【００２２】
前記第１乃至第Ｎの制御信号発生部は、レジスタであることを特徴とする。
【００２３】
前記技術的な課題を達成するために、本発明の実施の形態によるＤＬＬの遅延ライン制御回路は、第１乃至第Ｎの遅延部を備えることを特徴とする。
【００２４】
第１の遅延部は、内部クロック信号、所定の第１のシフトターンオン信号及び所定の第１の入力信号に応答して前記内部クロック信号を一定時間遅延させた第１の遅延信号及び第２のシフトターンオン信号を発する。
【００２５】
第２の遅延部は、前記第１の遅延信号、前記第２のシフトターンオン信号及び所定の第２の入力信号に応答して前記第１の遅延信号を一定時間遅延させた第２の遅延信号及び第３のシフトターンオン信号を発する。
【００２６】
第Ｎの遅延部は、第（Ｎ−１）（Ｎは３以上の自然数）の遅延信号、第Ｎのシフトターンオン信号及び所定の第Ｎの入力信号に応答して前記第（Ｎ−１）の遅延信号を一定時間遅延させた第Ｎの遅延信号及び第（Ｎ＋１）のシフトターンオン信号を発する。
【００２７】
前記第１乃至第Ｎの遅延部は順次に活性化されることを特徴とする。
【００２８】
前記第１乃至第Ｎの遅延部は各々に対応する前記入力信号及び前記シフトターンオン信号に応答して単位遅延セルの活性及び非活性を制御する制御信号を発する制御信号発生部及び前記制御信号に応答して入力される信号を一定時間遅延させて前記遅延信号として出力する単位遅延セルを備えることを特徴とする。
【００２９】
前記第１の遅延部の前記第１の制御信号発生部は前記第１のシフトターンオン信号に応答してターンオンまたはターンオフされ、前記第２乃至第Ｎの遅延部の前記第２乃至第Ｎの制御信号発生部は各々前段の制御信号発生部から出力されるシフトターンオン信号に応答してターンオンまたはターンオフされることを特徴とする。
【００３０】
前記第１乃至第Ｎの遅延部の前記第１乃至第Ｎの制御信号は、各々に対応する前記シフトターンオン信号と前記制御信号とがいずれも活性化される場合に活性化されることを特徴とする。
【００３１】
前記第１の遅延部は、前記内部クロック信号が前記単位遅延セルに入力され、前記第１の入力信号は所定の動作活性信号であることを特徴とする。前記第２乃至第Ｎの遅延部は各々前段の遅延部の制御信号発生部において発せられる制御信号を前記第２乃至第Ｎの入力信号として各々受信して前段の遅延部の単位遅延セルにおいて発せられる遅延信号が単位遅延セルに入力されることを特徴とする。前記第１乃至第Ｎの制御信号発生部は、レジスタであることを特徴とする。
【００３２】
これにより、本発明の好適な実施の形態によるＤＬＬの遅延ライン制御回路は、ＤＲＡＭの待ち状態から活性化状態への切り換え時にＤＲＡＭ内部のＤＬＬの単位遅延セルを順次にターンオンさせることにより、ＤＬＬに瞬間的に多量の電流が流れることを防いでＤＬＬのジッタを最小化できる長所がある。
【００３３】
他の好適な実施の形態による遅延同期ループの遅延ライン回路は、単位遅延セル及び制御部を備えることを特徴とする。
【００３４】
単位遅延セルは入力と出力とが直列接続され、前段の単位遅延セルの出力が次段の単位遅延セルの入力に直列接続される。制御部は活性信号に応答して前記単位遅延セルのうち少なくとも２つを連続的に活性化させる構成を有し、前記単位遅延セルに接続される。
【００３５】
前記各々の単位遅延セルは各々の制御入力を備え、前記制御部は第１及び第２の入力と第１及び第２の出力とを各々備えて直列接続される制御信号発生部を備え、前記各々の第１の出力は各々の前記制御入力に接続され、前段の制御信号発生部の第１の出力は次段の制御信号発生部の第１の入力に接続され、次段の制御信号発生部の第２の入力は前段の制御信号発生部の第２の出力に接続されることを特徴とする。
【００３６】
前記活性信号は、前記直列接続される制御信号発生部のうち第１の制御信号発生部に加えられることを特徴とする。前記各々の制御信号発生部は各々ロジック回路及びレジスタを備えることを特徴とする。
【００３７】
他の好適な実施の形態による遅延ラインの制御方法は、回路は入力と出力とが直列接続され、前段の単位遅延セルの出力が次段の単位遅延セルの入力に直列接続される単位遅延セルを備える遅延ラインを制御する方法であって、活性信号に応答して前記単位遅延セルのうち少なくとも２つを連続的に活性化させる工程を含むことを特徴とする。
【００３８】
他の好適な実施の形態による遅延同期ループの遅延ライン回路は、単位遅延セル及び活性化手段を備えることを特徴とする。単位遅延セルは入力と出力とが直列接続され、前段の単位遅延セルの出力が次段の単位遅延セルの入力に直列接続される。
【００３９】
活性化手段は活性信号に応答して前記単位遅延セルのうち少なくとも２つを連続的に活性化させる。前記各々の単位遅延セルは各々の制御入力を備え、前記連続的に活性化させる手段は、第１及び第２の入力と第１及び第２の出力とを各々備えて直列接続される制御信号発生部を備え、前記各々の第１の出力は各々の前記制御入力に接続され、前段の制御信号発生部の第１の出力は次段の制御信号発生部の第１の入力に接続され、次段の制御信号発生部の第２の入力は前段の制御信号発生部の第２の出力に接続されることを特徴とする。
【００４０】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の好ましい実施の形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
【００４１】
以下、添付した図面に基づき、本発明の好ましい実施の形態を説明することによって、本発明を詳細に説明する。図中、同じ参照符号は同様の要素を表わす。
【００４２】
図４は、本発明の好適な実施の形態によるＤＬＬの遅延ライン制御回路を示すブロック図であり、図５は、本発明の好適な実施の形態による単位遅延セルを制御する制御信号を発するロジックを示す図である。
【００４３】
図４及び図５を参照すると、本発明の好適な実施の形態によるＤＬＬの遅延ライン制御回路４００は、遅延ライン部４１０及び制御部４２０を備えることを特徴とする。
【００４４】
遅延ライン部４１０は、単位遅延セルの入力と出力とが直列接続され、前段の単位遅延セルの出力が次段の単位遅延セルの入力に直列接続される。
【００４５】
遅延ライン部４１０は各々前段の出力を受信して一定時間遅延させ、前記遅延された値を出力する第１乃至第Ｎ（Ｎは自然数）の単位遅延セルＤＣ１、ＤＣ２〜ＤＣＮを備える遅延ライン部４１０であって、第１の単位遅延セルＤＣ１の入力として内部クロック信号ＩＮＴＣＫが入力される。
【００４６】
第１乃至第Ｎの単位遅延セルＤＣ１、ＤＣ２〜ＤＣＮは動作活性信号ＢＳＴＢＹに応答して順次に活性化されることを特徴とする。
【００４７】
制御部４２０は、活性信号に応答して単位遅延セルＤＣ１〜ＤＣＮのうち少なくとも２つを連続的に活性化させる構成を有し、単位遅延セルＤＣ１〜ＤＣＮに接続される。
【００４８】
制御部４２０は、動作活性信号ＢＳＴＢＹに応答して第１乃至第Ｎの単位遅延セルＤＣ１、ＤＣ２〜ＤＣＮの活性化及び非活性化を制御する第１乃至第Ｎの制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮを発する。
【００４９】
より詳細に説明すると、制御部４２０は、第１乃至第Ｎの単位遅延セルＤＣ１、ＤＣ２〜ＤＣＮに対応し、所定の第１乃至第Ｎの入力信号ＩＮＳ１、ＩＮＳ２〜ＩＮＳＮ（または、第１の入力と呼ぶ。）及び第１乃至第Ｎのシフトターンオン信号ＯＮＳＦＴ１、ＯＮＳＦＴ２〜ＯＮＳＦＴＮ（または、第２の入力と呼ぶ。）に応答して第１乃至第Ｎの制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮ（または、制御入力と呼ぶ。）を各々発する第１乃至第Ｎの制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮ（または、制御信号発生器と呼ぶ。）を備えることを特徴とする。
【００５０】
好ましくは、第１の入力信号ＩＮＳ１は動作活性信号ＢＳＴＢＹであり、第２乃至第Ｎの制御信号発生部ＲＥＧ２、ＲＥＧ３〜ＲＥＧＮに入力される第２乃至第Ｎの入力信号ＩＮＳ２、ＩＮＳ２〜ＩＮＳＮは、各々前段の制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮにおいて発せられる制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮである。
【００５１】
第１の制御信号発生部ＲＥＧ１は、第１のシフトターンオン信号ＯＮＳＦＴ１に応答してターンオンまたはターンオフされ、第２乃至第Ｎの制御信号発生部ＲＥＧ２、ＲＥＧ３〜ＲＥＧＮは各々前段の制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮ−１から出力されるシフトターンオン信号ＯＮＳＦＴ１、ＯＮＳＦＴ２〜ＯＮＳＦＴＮに応答してターンオンまたはターンオフされることを特徴とする。
【００５２】
第１乃至第Ｎの制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮは対応するシフトターンオン信号ＯＮＳＦＴ１、ＯＮＳＦＴ２〜ＯＮＳＦＴＮと対応する制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮとがいずれも活性化される場合に活性化されることを特徴とする。
【００５３】
第１乃至第Ｎの制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮ−１はレジスタであることを特徴とする。
【００５４】
以下、図４に基づき、本発明の好適な実施の形態によるＤＬＬの遅延ライン制御回路の動作を詳細に説明する。
【００５５】
制御部４２０は、動作活性信号ＢＳＴＢＹに応答して第１乃至第Ｎの単位遅延セルＤＣ１、ＤＣ２〜ＤＣＮの活性化及び非活性化を制御する第１乃至第Ｎの制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮを発する。
【００５６】
動作活性信号ＢＳＴＢＹは、ＤＲＡＭがプリチャージモードやパワーダウンモードにあることを表わすスタンドバイ信号、またはその反転信号であっても良い。本発明の好適な実施の形態において、動作活性信号ＢＳＴＢＹは前記スタンドバイ信号の反転信号である。
【００５７】
制御部４２０は、第１乃至第Ｎの単位遅延セルＤＣ１、ＤＣ２〜ＤＣＮに対応し、所定の第１乃至第Ｎの入力信号ＩＮＳ１、ＩＮＳ２〜ＩＮＳＮ及び第１乃至第Ｎのシフトターンオン信号ＯＮＳＦＴ１、ＯＮＳＦＴ２〜ＯＮＳＦＴＮに応答して第１乃至第Ｎの制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮを各々発する第１乃至第Ｎの制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮを備える。第１乃至第Ｎの制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮ−１はレジスタであることを特徴とする。
【００５８】
シフトターンオン信号ＯＮＳＦＴは第１乃至第Ｎの制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮの動作をターンオンまたはターンオフさせる信号である。すなわち、シフトターンオン信号ＯＮＳＦＴが活性化状態である場合には、第１乃至第Ｎの制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮは第１乃至第Ｎの入力信号ＩＮＳ１、ＩＮＳ２〜ＩＮＳＮの活性化状態に応答して制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮを活性化できるが、シフトターンオン信号ＯＮＳＦＴが非活性化状態である場合には、第１乃至第Ｎの制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮは第１乃至第Ｎの入力信号ＩＮＳ１、ＩＮＳ２〜ＩＮＳＮが活性化状態であっても制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮを活性化できない。シフトターンオン信号ＯＮＳＦＴの活性化状態は回路の構成によって論理“ハイ”レベルである場合もあれば、論理“ロー”レベルである場合もあるが、本発明の実施の形態では、“ハイ”レベルを活性化状態とする。
【００５９】
制御信号ＣＴＲＬはシフトターンオン信号ＯＮＳＦＴ及び入力信号ＩＮＳがいずれも活性化状態にある場合に活性化される。
【００６０】
プリチャージモードやパワーダウンモードへ入る前に、第１乃至第３の単位遅延セルＤＣ１、ＤＣ２、ＤＣ３のみが活性化されて動作しているならば、プリチャージモードやパワーダウンモードへ入った後には遅延ライン回路４１０の動作が完全に止まるが、第１乃至第３の制御信号発生部ＲＥＧ１、ＲＥＧ２、ＲＥＧ３は“ハイ”レベルの第１乃至第３のシフトターンオン信号ＯＮＳＦＴ１、ＯＮＳＦＴ２、ＯＮＳＦＴ３を記憶する。
【００６１】
ＤＲＡＭがプリチャージモードやパワーダウンモードから抜け出すと、スタンドバイ信号が“ロー”レベルとして発せられ、これにより、スタンドバイ信号の反転信号である動作活性信号ＢＳＴＢＹは“ハイ”レベルとして発せられる。そして、動作活性信号ＢＳＴＢＹは第１の入力信号ＩＮＳ１であって、第１の制御信号発生部ＲＥＧ１に印加される。これにより、第１の制御信号発生部ＲＥＧ１は貯蔵されている第１のシフトターンオン信号ＯＮＳＦＴ１と第１の入力信号ＩＮＳ１とがいずれも“ハイ”レベルであるため、第１の制御信号ＣＴＲＬ１を“ハイ”レベルの活性化状態として第１の単位遅延セルＤＣ１に印加する。従って、第１の単位遅延セルＤＣ１は動作される。
【００６２】
“ハイ”レベルとして発せられた第１の制御信号ＣＴＲＬ１は、第２の入力信号ＩＮＳ２として第２の制御信号発生部ＲＥＧ２に入力される。これにより、第２の制御信号発生部ＲＥＧ２は貯蔵されていた“ハイ”レベルの第２のシフトターンオン信号ＯＮＳＦＴ２と“ハイ”レベルの第２の入力信号ＩＮＳ２とに応答して第２の制御信号ＣＴＲＬ２を“ハイ”レベルとして発し、第２の単位遅延セルＤＣ２に印加する。従って、第２の単位遅延セルＤＣ２は動作される。
【００６３】
このような方式により第３の単位遅延セルＤＣ３も“ハイ”レベルの第３の制御信号ＣＴＲＬ３に応答して活性化される。
【００６４】
各々の制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮのうち第１の制御信号発生部ＲＥＧ１のみを除いては、前段の制御信号発生部ＲＥＧにおいて発せられる制御信号ＣＴＲＬにより動作が決まる。前段の制御信号ＣＴＲＬにより現在の段の単位遅延セルＤＣの活性化の有無が決定され、また、現在の段の制御信号ＣＴＲＬにより次段の単位遅延セルＤＣの活性化の有無が決定されるので、単位遅延セルＤＣ１、ＤＣ２〜ＤＣＮは順次に活性化され、瞬間的に発する電流消費を緩和してＤＬＬの内部電源電圧の不安定化を最小限に抑えることができる。従って、プリチャージモードやパワーダウンモードから抜け出る場合、ＤＬＬから出力される内部クロック信号ＩＮＴＣＫの歪みを最小化できるという長所がある。
【００６５】
本発明の好適な実施の形態において、第２乃至第Ｎの入力信号ＩＮＳ２、ＩＮＳ３〜ＩＮＳＮとして第１乃至第（Ｎ−１）の制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮ−１が用いられたが、回路を構成する方法によっては、第１乃至第（Ｎ−１）の制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮ−１の反転信号が用いられる場合もある。
【００６６】
また、本発明の好適な実施の形態による遅延ライン制御回路は、下記のように表すことができる。すなわち、遅延ライン制御回路は第１乃至第Ｎの遅延部を備えることを特徴とする。
【００６７】
第１の遅延部は内部クロック信号ＩＮＴＣＫ、所定の第１のシフトターンオン信号ＯＮＳＦＴ１及び所定の第１の入力信号ＩＮＳ１に応答して内部クロック信号ＩＮＴＣＫを一定時間遅延させた第１の遅延信号ＤＥＳ１及び第２のシフトターンオン信号ＯＮＳＦＴ２を発する。
【００６８】
第２の遅延部は、第１の遅延信号ＤＥＳ１、第２のシフトターンオン信号ＯＮＳＦＴ２及び所定の第２の入力信号ＩＮＳ２に応答して第１の遅延信号ＤＥＳ１を一定時間遅延させた第２の遅延信号ＤＥＳ２及び第３のシフトターンオン信号ＯＮＳＦＴ３を発する。
【００６９】
第Ｎの遅延部は、第（Ｎ−１）（Ｎは３以上の自然数）の遅延信号ＤＥＳＮ−１、第Ｎのシフトターンオン信号（ＯＮＳＦ数）及び所定の第Ｎの入力信号ＩＮＳＮに応答して前記第（Ｎ−１）遅延信号ＤＥＳＮ−１を一定時間遅延させた第Ｎの遅延信号ＤＥＳＮ及び第（Ｎ＋１）のシフトターンオン信号（ＯＮＳＦ数＋１）を発する。第１乃至第Ｎの遅延部は順次に活性化されることを特徴とする。
【００７０】
第１乃至第Ｎの遅延部は各々対応する入力信号ＩＮＳ及びシフトターンオン信号ＯＮＳＦＴに応答して単位遅延セルＤＣの活性及び非活性を制御する制御信号ＣＴＲＬを発する制御信号発生部ＲＥＧ及び制御信号ＣＴＲＬに応答して入力される信号を一定時間遅延させて遅延信号ＤＥＳとして出力する単位遅延セルＤＣを備える。
【００７１】
第１の遅延部の第１の制御信号発生部ＲＥＧ１は第１のシフトターンオン信号ＯＮＳＦＴ１に応答してターンオンまたはターンオフされ、第２乃至第Ｎの遅延部の第２乃至第Ｎの制御信号発生部ＲＥＧ２、ＲＥＧ３〜ＲＥＧＮは各々前段の制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮ−１から出力されるシフトターンオン信号ＯＮＳＦＴに応答してターンオンまたはターンオフされることを特徴とする。
【００７２】
第１乃至第Ｎの遅延部の前記第１乃至第Ｎの制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮは対応するシフトターンオン信号ＯＮＳＦＴと対応する制御信号ＣＴＲＬとがいずれも活性化される場合に活性化されることを特徴とする。
【００７３】
第１の遅延部は、内部クロック信号ＩＮＴＣＫが単位遅延セルＤＣ１に入力され、第１の入力信号ＩＮＳ１は所定の動作活性信号ＢＳＴＢＹであることを特徴とする。第２乃至第Ｎの遅延部は各々前段の遅延部の制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮ−１において発せられる制御信号ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮ−１を第２乃至第Ｎの入力信号ＩＮＳ２、ＩＮＳ３〜ＩＮＳＮとして各々受信して前段の遅延部の単位遅延セルにおいて発せられる遅延信号が単位遅延セルに入力されることを特徴とする。前記第１乃至第Ｎの制御信号発生部ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮはレジスタであることを特徴とする。
【００７４】
このように説明されるＤＬＬの遅延ライン制御回路は、図４の実施の形態を他の方法により表わしたものであり、従って、各々の構成要素の機能は図４の実施の形態と同様である。従って、動作についての詳細な説明は省略する。
【００７５】
以上、図面及び明細書において好適な実施の形態が開示された。ここで、特定の用語が用いられたが、これは単に本発明を説明するためのものであり、意味を限定したり特許請求の範囲上に記載された本発明の範囲を制限したりするために用いられたものではない。よって、当業者であれば、これらにより各種の変形及び均等な他の実施の形態が可能であるということが理解できよう。したがって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的な思想によって定まるべきである。
【００７６】
【発明の効果】
上述したように、本発明によるＤＬＬの遅延ライン制御回路は、ＤＲＡＭの待ち状態から活性化状態への切り換え時にＤＲＡＭ内部のＤＬＬの単位遅延セルを順次にターンオンさせることにより、ＤＲＡＭに瞬間的に多量の電流が流れることを防いでＤＬＬのジッタを最小化できる長所がある。
【図面の簡単な説明】
【図１】従来のＤＬＬの遅延ライン制御回路を示すブロック図である。
【図２】図１の単位遅延セルを制御する制御信号を発するロジック図である。
【図３】図１の単位遅延セルの内部回路を示す回路図である。
【図４】本発明の好適な実施の形態によるＤＬＬの遅延ライン制御回路を示すブロック図である。
【図５】本発明の好適な実施の形態による単位遅延セルを制御する制御信号を発するロジック図である。
【符号の説明】
ＢＳＴＢＹ 動作活性信号
ＣＴＲＬ１、ＣＴＲＬ２〜ＣＴＲＬＮ 制御信号
ＤＣ１、ＤＣ２〜ＤＣＮ 単位遅延セル
ＩＮＴＣＫ 内部クロック信号
ＩＮＳ１、ＩＮＳ２〜ＩＮＳＮ 入力信号
ＯＮＳＦＴ１、ＯＮＳＦＴ２〜ＯＮＳＦＴＮ シフトターンオン信号
ＲＥＧ１、ＲＥＧ２〜ＲＥＧＮ 制御信号発生部
Claims (13)
- 各々前段の出力を受信して一定時間遅延させ、前記遅延された値を出力する第１乃至第Ｎ（Ｎは自然数）の単位遅延セルを備える遅延ライン部であって、前記第１の単位遅延セルの入力として内部クロック信号が入力される前記遅延ライン部と、
所定の動作活性信号に応答して前記第１乃至第Ｎの単位遅延セルの各々の活性化及び非活性化を制御する第１乃至第Ｎの制御信号をそれぞれ発する制御部と、
を備え、前記第１乃至第Ｎの単位遅延セルの各々は、前記動作活性信号に応答して順次に活性化されることを特徴とする遅延同期ループの遅延ライン制御回路。 - 前記制御部は、前記第１乃至第Ｎの単位遅延セルの各々に対応し、所定の第１乃至第Ｎの入力信号及び第１乃至第Ｎのシフトターンオン信号に応答して前記第１乃至第Ｎの制御信号を各々発する第１乃至第Ｎの制御信号発生部を備えることを特徴とする請求項１に記載の遅延同期ループの遅延ライン制御回路。
- 前記第１の入力信号は、前記動作活性信号であり、
前記第２乃至第Ｎの制御信号発生部に入力される前記第２乃至第Ｎの入力信号は各々、前段の制御信号発生部において発せられる制御信号であることを特徴とする請求項２に記載の遅延同期ループの遅延ライン制御回路。 - 前記第１の制御信号発生部は、前記第１のシフトターンオン信号に応答してターンオンまたはターンオフされ、
前記第２乃至第Ｎの制御信号発生部は各々、前段の制御信号発生部から出力されるシフトターンオン信号に応答してターンオンまたはターンオフされることを特徴とする請求項２に記載の遅延同期ループの遅延ライン制御回路。 - 前記第１乃至第Ｎの制御信号は、各々に対応する前記シフトターンオン信号と前記制御信号とがいずれも活性化される場合に活性化されることを特徴とする請求項２に記載の遅延同期ループの遅延ライン制御回路。
- 前記第１乃至第Ｎの制御信号発生部は、レジスタであることを特徴とする請求項２に記載の遅延同期ループの遅延ライン制御回路。
- 内部クロック信号、所定の第１シフトターンオン信号、及び所定の第１の入力信号に応答して前記内部クロック信号を一定時間遅延させた第１の遅延信号及び第２のシフトターンオン信号を発する第１の遅延部と、
前記第１の遅延信号、前記第２のシフトターンオン信号、及び所定の第２の入力信号に応答して前記第１の遅延信号を一定時間遅延させた第２の遅延信号及び第３のシフトターンオン信号を発する第２の遅延部と、
第（Ｎ−１）（Ｎは３以上の自然数）の遅延信号、第Ｎのシフトターンオン信号、及び所定の第Ｎの入力信号に応答して前記第Ｎ−１の遅延信号を一定時間遅延させた第Ｎの遅延信号及び第（Ｎ＋１）のシフトターンオン信号を発する第Ｎの遅延部と、
を備え、
前記第１乃至第Ｎの遅延部は、順次に活性化されることを特徴とする遅延同期ループの遅延ライン制御回路。 - 前記第１乃至第Ｎの遅延部は各々、
各々に対応する前記入力信号及び前記シフトターンオン信号に応答して単位遅延セルの活性化及び非活性化を制御する制御信号を発する制御信号発生部と、
前記制御信号に応答して入力される信号を一定時間遅延させて前記遅延信号として出力する単位遅延セルと、
を備えることを特徴とする請求項７に記載の遅延同期ループの遅延ライン制御回路。 - 前記第１の遅延部の前記第１の制御信号発生部は、前記第１のシフトターンオン信号に応答してターンオンまたはターンオフされ、
前記第２乃至第Ｎの遅延部の前記第２乃至第Ｎの制御信号発生部は各々、前段の制御信号発生部から出力されるシフトターンオン信号に応答してターンオンまたはターンオフされることを特徴とする請求項８に記載の遅延同期ループの遅延ライン制御回路。 - 前記第１乃至第Ｎの遅延部の前記第１乃至第Ｎの制御信号は、各々に対応する前記シフトターンオン信号と前記制御信号とがいずれも活性化される場合に活性化されることを特徴とする請求項８に記載の遅延同期ループの遅延ライン制御回路。
- 前記第１の遅延部は、前記内部クロック信号が前記単位遅延セルに入力され、
前記第１の入力信号は、遅延同期ループの動作が活性されることを表わす動作活性信号であることを特徴とする請求項７に記載の遅延同期ループの遅延ライン制御回路。 - 前記第２乃至第Ｎの遅延部は各々、
前段の遅延部の制御信号発生部において発せられる制御信号を前記第２乃至第Ｎの入力信号として各々受信し、
前段の遅延部の単位遅延セルにおいて発せられる遅延信号が単位遅延セルに入力されることを特徴とする請求項７に記載の遅延同期ループの遅延ライン制御回路。 - 前記第１乃至第Ｎの制御信号発生部は、レジスタであることを特徴とする請求項７に記載の遅延同期ループの遅延ライン制御回路。
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