-
Die
Erfindung betrifft eine Verzögerungsleitungsschaltung
mit seriell gekoppelten Verzögerungsmitteln
und ein zugehöriges
Steuerverfahren.
-
In
integrierten dynamischen Speicherbausteinen mit direktem Zugriff
(DRAM) kann ein Taktsignal mit versetztem oder schrägem Signalflankenverlauf
die Funktion des Speicherbausteins beeinflussen. Eine Verzögerungsregelschleife
(DLL) kann zur Kompensation der schrägen Flanken des internen Taktsignals
in einem DRAM-Baustein und/oder in anderen integrierten Schaltungsbausteinen
verwendet werden. Aufbau und Funktion der Verzögerungsregelschleifen sind
dem Fachmann aus dem Stand der Technik bekannt und werden beispielsweise
in den Patentschriften
US 6,459,314 ,
US 6,452,432 ,
US 6,434,083 ,
US 6,388,485 ,
US 6,366,148 ,
US 6,285,225 ,
US 6,222,894 ,
US 6,101,137 ,
US 5,901,190 und
US 5,880,612 der vorliegenden Anmelderin
beschrieben.
-
Unglücklicherweise
kann eine DLL zu einem Anstieg des Stromverbrauchs in einer integrierten Schaltung
führen.
Dementsprechend wird in einem Vorlademodus, bevor ein DRAM-Baustein
aktiviert wird, oder in einem Abschaltmodus die DLL gesperrt, um
den Stromverbrauch der DLL zu verringern oder zu minimieren. In
diesem Fall puffert die DLL eine festgesetzte, d. h. fixierte Phaseninformation
in einem Register, wodurch der festgesetzte Zustand erhalten bleibt.
-
Wenn
der DRAM-Baustein den Vorlademodus oder den Abschaltmodus verlässt, werden
alle Einheitsverzögerungszellen
der DLL gleichzeitig eingeschaltet, die von einer im Register zwischengespeicherten,
festgesetzten Phaseninformation ausgewählt werden. Bei diesem Vorgang
fließt
instantan ein hoher Strom von einer internen Versorgung zu einem
Massepotential der DLL, wodurch eine interne Versorgungsspannung
der DLL instabil werden kann. Nach dem gleichzeitigen Einschalten
aller ausgewählten
Einheitsverzögerungszellen
durchläuft
das Taktsignal die ausgewählten
Einheitsverzögerungszellen
sequentiell und eine Verzögerungszeit
stellt sich ein.
-
1 zeigt
ein Blockschaltbild einer herkömmlichen
Verzögerungsleitungssteuerschaltung 100 mit
einer Verzögerungsregelschleife
(DLL), 2 zeigt ein Logikdiagramm von Steuersignalen, die
für die
Steuerung von in 1 dargestellten Einheitsverzögerungszellen
benutzt werden.
-
Wie
aus 1 ersichtlich ist, umfasst die herkömmliche
Verzögerungsleitungssteuerschaltung 100 mit
einer DLL eine erste bis sechste Einheitsverzögerungszelle DC1, DC2, ...,
DC6 und ein erstes bis sechstes Register REG1, REG2, ..., REG6, die
jeweils ein invertiertes Signal BSTBY eines Bereitschaftssignals
und ein erstes bis sechstes Verschiebungseinschaltsignal ONSFT1,
ONSFT2, ..., ONSFT5 bzw. ONSFT6 empfangen und ein erstes bis sechstes
Steuersignal CTRL1, CTRL2, ..., CTRL5 bzw. CTRL6 erzeugen, die benutzt
werden, um die erste bis sechste Einheitsverzögerungszelle DC1, DC2, ...,
DC5 bzw. DC6 zu steuern. Obwohl in 1 sechs
Einheitsverzögerungszellen
DC1, DC2, ..., DC6 und sechs Register REG1, REG2, ..., REG6 dargestellt
sind, kann selbstverständlich
auch eine andere Anzahl von Einheitsverzögerungszellen und/oder von
Registern verwendet werden.
-
Wie
aus 2 ersichtlich ist, wird ein Steuersignal CTRL,
das zur Steuerung von Einheitsverzögerungszellen benutzt wird,
in Abhängigkeit
vom invertierten Signal BSTBY des Bereitschaftssignals und von einem
Verschiebungseinschaltsignal ONSFT(i – 1) erzeugt, das vor dem Sperren
der DLL in einem Register REG gespeichert wird. Wie aus 2 ersichtlich
ist, wird das Steuersignal CTRL nur aktiviert, wenn das invertierte
Signal BSTBY des Bereitschaftssignals und das Verschiebungseinschaltsignal
ONSFT(i – 1)
aktiviert sind.
-
Die
Funktionsweise der herkömmlichen Verzögerungsleitungssteuerschaltung 100 mit
DLL wird nachfolgend im Zusammenhang mit den 1 und 2 beschrieben.
-
In
einem Vorlademodus oder in einem Abschaltmodus ist ein Bereitschaftssignal
STBY auf einem hohen Pegel und das invertierte Signal BSTBY des
Bereitschaftssignals STBY ist auf einem niedrigen Pegel. Deshalb
werden das erste bis sechste Steuersignal CTRL1, CTRL2, ..., CTRL6
des ersten bis sechsten Registers REG1, REG2, ..., REG6 mit einem
niedrigen Pegel erzeugt. Dadurch werden die erste bis sechste Einheitsverzögerungszelle
DC1, DC2, ..., DC6 abgeschaltet. Jedoch wird Phaseninformation der
ersten bis sechsten Einheitsverzögerungszelle
DC1, DC2, ..., DC6 im ersten bis sechsten Register REG1, REG2, ...,
REG6 gespeichert, bevor der DRAM-Baustein im Vorlademodus oder im
Abschaltmodus betrieben wird. Wenn der DRAM-Baustein den Vorlademodus
oder den Abschaltmodus verlässt,
ist das Bereitschaftssignal STBY auf einem niedrigen Pegel und das
invertierte Signal BSTBY des Bereitschaftssignals STBY ist auf einem
hohen Pegel. Weil die im ersten bis sechsten Register REG1, REG2,
..., REG6 gespeicherten Verschiebungseinschaltsignale ONSFT(i – 1) auf
einem hohen Pegel sind, sind das erste bis sechste Steuersignal CTRL1,
CTRL2, ..., CTRL6 auf einem hohen Pegel und deshalb werden die erste
bis sechste Einheitsverzögerungszelle
DC1, DC2, ..., DC6 aktiviert.
-
Angenommen,
dass die erste bis dritte Einheitsverzögerungszelle DC1, DC2 und DC3
von 1 aktiviert waren, bevor der DRAM-Baustein den Vorlademodus
oder Abschaltmodus beginnt, werden das erste bis dritte Steuersignal
CTRL1, CTRL2 und CTRL3 von dem ersten bis dritten Register REG1, REG2
und REG3 mit einem hohen Pegel erzeugt, wenn der DRAM-Baustein den
Vorlademodus oder den Abschaltmodus verlässt, und dadurch werden die
erste bis dritte Einheitsverzögerungszelle
DC1, DC2 und DC3 gleichzeitig eingeschaltet. Wenn die erste bis
dritte Einheitsverzögerungszelle
DC1, DC2 und DC3 ausgewählt
sind, wird ein internes Taktsignal INTCK sequentiell zu der ersten
bis dritten Einheitsverzögerungszelle
DC1, DC2 und DC3 übertragen.
-
3 zeigt
eine interne Schaltung einer der in 1 dargestellten
Einheitsverzögerungszellen. Wie
aus 3 ersichtlich ist, umfasst die Einheitsverzögerungszelle
Widerstände
R, die mit einer Versorgungsspannung VCC verbunden sind, und einen
ersten bis zehnten NMOS-Transistor
MN1, MN2, ..., MN9 und MN10.
-
Beim
Betrieb der internen Schaltung werden der fünfte NMOS-Transistor MN5 und
der zehnte NMOS-Transistor MN10 in Abhängigkeit von einem hohen Pegel
eines Vorspannungssignals VBIAS leitend geschaltet. Wenn ein Einheitsverzögerungszellen-Einschaltsignal
DCON mit einem hohen Pegel angelegt wird, werden der dritte NMOS-Transistor MN3,
der vierte NMOS-Transistor MN4, der achte NMOS-Transistor MN8 und der
neunte NMOS-Transistor MN9 leitend geschaltet. Wenn das interne
Taktsignal INTCK mit einem hohen Pegel angelegt wird, werden der
erste NMOS-Transistor MN1 leitend geschaltet, die Versorgungsspannung
VCC an den sechsten NMOS-Transistor MN6 angelegt und der hohe Pegel
der Versorgungsspannung VCC als Ausgangssignal OUTCK ausgegeben.
Wenn das interne Taktsignal INTCK auf einem hohen Pegel ist, ist
ein invertiertes Signal BINTCK des internen Taktsignals INTCK natürlich auf
einem niedrigen Pegel und deshalb sind der zweite NMOS-Transistior
MN2 und der siebte NMOS-Transistor NM7 gesperrt.
-
Wenn
der DRAM-Baustein den Vorlademodus oder den Abschaltmodus verlässt und
die erste bis dritte Einheitsverzögerungszelle DC1, DC2 und DC3
gleichzeitig eingeschaltet werden, sollte das interne Taktsignal
INTCK durch die vorherigen Einheitsverzögerungszellen DC1 und DC2 geführt werden,
so dass das interne Taktsignal INTCK zu der dritten Einheitsverzögerungszelle übertragen
wird. Dadurch entsteht eine Zeitverzögerung und die erste bis dritte
Einheitsverzögerungszelle
DC1, DC2 und DC3 werden gleichzeitig eingeschaltet und der Stromverbrauch
in den Einheitsver zögerungszellen steigt
instantan an. Dadurch kann, wie aus 3 ersichtlich
ist, die interne Versorgungsspannung der DLL instabil werden. Wenn
die interne Versorgungsspannung der DLL instabil ist, kann die Verzögerungszeit
der Einheitsverzögerungszellen
schwanken. Dies kann eine Datenausgabezeit beeinflussen und zusätzlich einen
negativen Einfluss auf eine Jitter-Charakteristik haben.
-
In
der
DE 44 22 784 C2 wird
eine Schaltungsanordnung mit wenigstens einer Schaltungseinheit
beschrieben, die mehrere verkettete Elementarspeicher umfasst. Die
Takteingänge
der Elementarspeicher stehen mit einer gemeinsamen Taktleitung in
Verbindung, wobei die ihnen in Datenflussrichtung zugeführten Taktsignale
zumindest teilweise zeitlich so versetzt sind, dass eventuelle Zustandsänderungen
der betreffenden Elementarspeicher zeitversetzt ausgelöst werden.
Dem ersten Elementarspeicher ist ein serielles Dateneingangssignal
zuführbar,
und der letzte Elementarspeicher gibt ein verzögertes serielles Datenausgangssignal
ab.
-
In
der
DE 100 60 911
A1 wird eine Phasenregelschleife zur Rückgewinnung eines Taktsignals aus
einem Datensignal beschrieben, die eine Verzögerungsregelschleife mit einem
nichtlinearen Phasendetektor, einem Integrator, der an einen Ausgang des
Phasendetektors angeschlossen ist, und ein Verzögerungsglied umfasst, das an
einem Steuereingang vom Ausgangssignal des Integrators beaufschlagt
und ausgangsseitig mit einem der beiden Eingänge des Phasendetektors verbunden
ist. An den Ausgang des Integrators ist ein Schleifenfilter angeschlossen,
und ein das Taktsignal liefernder, spannungsgesteuerter Oszillator
ist eingangsseitig an einen Ausgang des Schleifenfilters angeschlossen.
Zur Anpassung der Phasenlage des Datensignals an die Phasenlage
des Taktsignals wird eine Anpass-Kaskadenschaltung mit mehreren
verketteten Verzögerungsgliedern
mit einstellbarer Verzögerungszeit
zur sukzessiven Verzögerung
des vom spannungsgesteuerten Oszillator abgegebenen Taktsignals
vorgeschlagen, wobei das Ausgangssignal je eines solchen Verzögerungsglie des über ein
zugeordnetes Verzögerungsglied
mit fester Verzögerungszeit
an einen Takteingang je eines einer Kette von Flip-Flops angelegt
wird. Die Flip-Flop-Kette ist eingangsseitig an einen Datenausgang
des Phasendetektors angeschlossen und gibt ein zugehöriges Datenausgangssignal
ab.
-
Es
ist Aufgabe der Erfindung, eine Verzögerungsleitungsschaltung und
ein zugehöriges
Steuerverfahren anzugeben, bei der ein instantaner hoher Wert eines
Stromflusses verkleinert oder verhindert wird und ein Taktzittern
(Jitter) reduziert oder minimiert wird.
-
Die
Erfindung löst
diese Aufgabe durch eine Verzögerungsleitungsschaltung
mit den Merkmalen des Patentanspruchs 1 und durch ein Steuerverfahren
mit den Merkmalen des Patentanspruchs 11.
-
Vorteilhafte
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
-
Erfindungsgemäß werden
bei der Verzögerungsleitungsschaltung
bei einem Übergang
eines integrierten Bausteins von einem Bereitschaftszustand in einen
aktiven Zustand Einheitsverzögerungszellen in
Abhängigkeit
von einem Aktivierungssignal nacheinander aktiviert. Dadurch wird
beim Übergang
in den aktiven Zustand ein hoher Stromfluss durch die DLL und ein
Taktzittern verkleinert oder vermieden.
-
Vorteilhafte,
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie die zu deren besserem Verständnis oben erläuterten,
herkömmlichen
Ausführungsbeispiele
sind in den Zeichnungen dargestellt. Es zeigen:
-
1 ein
Blockschaltbild einer herkömmlichen
Verzögerungsleitungssteuerschaltung
mit einer Verzögerungsregelschleife
(DLL);
-
2 ein
Logikdiagramm von Steuersignalen, die für die Steuerung von in 1 dargestellten Einheitsverzögerungszellen
benutzt werden;
-
3 eine
Schaltung einer in 1 dargestellten Einheitsverzögerungszelle;
-
4 ein
Blockschaltbild einer erfindungsgemäßen Verzögerungsleitungsschaltung mit
zugehörigem
Steuerverfahren und
-
5 ein
Logikdiagramm von Steuersignalen, die für eine erfindungsgemäße Steuerung
der Einheitsverzögerungszellen
benutzt werden.
-
Nachfolgend
werden praktische Ausführungsbeispiele
anhand der 4 und 5 näher beschrieben.
Unter den Begriffen „verbunden" und „gekoppelt" ist jeweils zu verstehen,
dass zwei betreffende Elemente direkt oder unter Zwischenschaltung einer
oder mehrerer anderer Elemente miteinander verbunden bzw. gekoppelt
sein können.
Demgegenüber
wird unter den Begriffen „direkt
verbunden" oder „direkt
gekoppelt" verstanden,
dass die betroffenen Elemente ohne Zwischenschaltung von anderen
Elementen miteinander verbunden bzw. gekoppelt sind.
-
4 zeigt
ein Blockschaltbild einer erfindungsgemäßen Verzögerungsleitungsschaltung 400. Wie
aus 4 ersichtlich ist, umfasst die erfindungsgemäße Verzögerungsleitungsschaltung 400 einen Verzögerungsleitungsteil 410 und
einen Steuerteil 420.
-
Der
Verzögerungsleitungsteil 410 umfasst eine
Reihe von Einheitsverzögerungszellen,
beispielsweise eine erste bis N-te Einheitsverzögerungszelle DC1, DC2, ...,
DCN, wobei N eine natürliche
Zahl ist. Jeweils eine Verzögerungszelle
umfasst einen Eingang und einen Ausgang, die sequentiell miteinander
verbunden sind, so dass der Ausgang einer vorherigen Einheitszelle
mit dem Eingang einer nachfolgenden Einheitszelle verbunden ist.
Genauer ausgedrückt,
empfängt
im dargestellten Ausführungsbeispiel
jede Einheitsverzögerungszelle
DC1, DC2, ..., DCN ein Ausgangssignal eines vorherigen Anschlusses,
verzögert
das Ausgangssignal des vorherigen Anschlusses um eine vorbestimmte
Zeitspanne und gibt den verzögerten
Wert aus. Ein internes Taktsignal INTCK wird in die erste Einheitsverzögerungszelle
DC1 eingegeben.
-
Die
erste bis N-te Einheitsverzögerungszelle DC1,
DC2, ..., DCN werden nacheinander in Abhängigkeit von einem Aktivierungssignal
BSTBY aktiviert.
-
Der
Steuerteil 420 ist mit der Reihe von Einheitsverzögerungszellen
verbunden und so ausgelegt, dass er die Einheitsverzögerungszellen
nacheinander in Abhängigkeit
von dem Aktivierungssignal aktiviert. Im dargestellten Ausführungsbeispiel
erzeugt der Steuerteil 420 ein erstes bis N-tes Steuersignal
CTRL1, CTRL2, ..., CTRLN, die benutzt werden, um die erste bis N-te
Einheitsverzögerungszelle DC1,
DC2, ..., DCN in Abhängigkeit
von dem Aktivierungssignal BSTBY zu aktivieren oder zu deaktivieren.
-
Genauer
ausgedrückt,
umfasst der Steuerteil 420 einen ersten bis N-ten Steuersignalerzeugungsteil
REG1, REG2, ..., REGN, die auch als Steuersignalgeneratoren bezeichnet
werden und jeweils mit einer der ersten bis N-ten Einheitsverzögerungszelle DC1,
DC2, ..., DCN korrespondieren und das erste bis N-te Steuersignal
CTRL1, CTRL2, ..., CTRLN aktivieren, die auch als Steuereingangssignale
bezeichnet werden, und zwar in Abhängigkeit von einem ersten bis
N-ten Eingangssignal INS1, INS2, ..., INSN, die auch als Ersteingangssignale
bezeichnet werden, und einem ersten bis N-ten Verschiebungseinschaltsignal
ONSFT1, ONSFT2, ..., ONSFTN, die auch als Zweiteingangssignale bezeichnet
werden.
-
Im
dargestellten Ausführungsbeispiel
ist das erste Eingangssignal INS1 das Aktivierungssignal BSTBY und
das zweite bis N-te Eingangssignal INS2, INS3, INSN, die in den
zweiten bis N-ten Steuersignalgenerator REG2, REG3, ..., REGN eingegeben
werden, sind das erste bis (N – 1)-te
Steuersignal CTRL1, ..., CTRL(N – 1), die durch den ersten
bis (N – 1)-ten
Steuersignalgenerator REG1, REG2, ... REG(N – 1) erzeugt werden.
-
Der
erste Steuersignalgenerator REG1 wird in Abhängigkeit vom ersten Verschiebungseinschaltsignal
ONSFT1 an- oder abgeschaltet und der zweite bis N-te Steuersignalgenerator
REG2, REG3, ..., REGN werden in Abhängigkeit vom zweiten bis N-ten Verschiebungseinschaltsignal
ONSFT2, ONSFT3, ..., ONSFTN an- oder abgeschaltet, die von dem ersten bis
(N – 1)-ten
Steuersignalgenerator REG1, REG2, ..., REG(N – 1) ausgegeben werden, siehe
auch das zugehörige
Logikdiagramm von 5.
-
Das
erste bis N-te Steuersignal CTRL1, CTRL2, ..., CTRLN, die auch als
Erstausgangssignale bezeichnet werden, werden jeweils aktiviert,
wenn das korrespondierende erste bis N-te Verschiebungseinschaltsignal
ONSFT1, ONSFT2, ..., ONSFTN, die auch als Zweitausgangssignale bezeichnet werden,
und die korrespondierenden Eingangssignale INS1, ..., INSN aktiviert
werden.
-
Im
dargestellten Ausführungsbeispiel
sind der erste bis N-te Steuersignalgenerator REG1, REG2,..., REGN
als Register ausgeführt.
-
Nachfolgend
wird die Funktion der erfindungsgemäßen Verzögerungsleitungsschaltung 400 unter
Bezugnahme auf die 4 im Detail beschrieben.
-
Der
Steuerteil 420 erzeugt das erste bis N-te Steuersignal
CTRL1, CTRL2, ..., CTRLN, die benutzt werden, um die erste bis N-te
Einheitsverzögerungszelle
DC1, DC2,..., DCN in Abhängigkeit
vom Aktivierungssignal BSTBY zu aktivieren oder zu deaktivieren.
-
Das
Aktivierungssignal BSTBY kann ein Bereitschaftssignal oder ein invertiertes
Signal des Bereitschaftssignals sein, das anzeigt, dass der DRAM-Baustein
in einem Vorlademodus oder in einem Abschaltmodus betrieben wird.
Im in 4 dargestellten Ausführungsbeispiel ist das Aktivierungssignal
BSTBY das invertierte Signal des Bereitschaftssignals.
-
Der
Steuerteil 420 umfasst den ersten bis N-ten Steuersignalgenerator
REG1, REG2, ..., REGN, die jeweils mit einer der ersten bis N-ten
Einheitsverzögerungszelle
DC1, DC2, ..., DCN korrespondieren und das erste bis N-te Steuersignal CTRL1,
CTRL2, ..., CTRLN in Abhängigkeit
von dem bestimmten ersten bis N-ten Eingangssignal INS1, INS2, ...,
INSN und dem ersten bis N-ten Verschiebungseinschaltsignal ONSFT1
bis ONSFTN erzeugen. Der erste bis N-te Steuersignalgenerator REG1, REG2,
..., REGN sind als Register ausgeführt.
-
Das
Verschiebungseinschaltsignal ONSFT wird benutzt, um den ersten bis
N-ten Steuersignalgenerator REG1, REG2, ..., REGN an- oder abzuschalten.
Das bedeutet, dass wenn das Verschiebungseinschaltsignal ONSFT aktiviert
ist, der erste bis N-te Steuersignalgenerator REG1, REG2, ..., REGN
in Abhängigkeit
vom Aktivierungszustand des ersten bis N-ten Eingangssignals INS1,
INS2, ..., INSN das erste bis N-te Steuersignal CTRL1, CNTRL2, ...,
CTRLN aktivieren können.
Wenn jedoch das Verschiebungseinschaltsignal ONSFT deaktiviert ist,
können
der erste bis N-te Steuersignalgenerator REG1, REG2, ..., REGN das
erste bis N-te Steuersignal CTRL1, CTRL2, ..., CTRLN nicht aktivieren,
dies gilt auch, wenn das erste bis N-te Eingangssignal INS1, INS2
..., INSN deaktiviert sind. Der Aktivierungszustand des Verschiebungseinschaltsignals ONSFT
kann ein logischer hoher Pegel oder ein logischer niedriger Pegel
sein, dies hängt
von der Konfiguration der Verzögerungsleitungssteuerschaltung 400 ab.
Im dargestellten Ausführungsbeispiel
ist eine logischer hoher Pegel der Aktivierungszustand des Verschiebungseinschaltsignals
ONSFT.
-
Das
Steuersignal CTRL wird aktiviert, wenn das Verschiebungseinschaltsignal
ONSFT und das Eingangssignal INS aktiviert sind.
-
Wenn
nur die erste bis dritte Einheitsverzögerungszelle DC1, DC2 und DC3
aktiviert sind und betrieben werden, bevor der DRAM-Baustein in
einen Vorlademodus oder einen Abschaltmodus übergeht, wird der Betrieb des
Verzögerungsleitungsteils 410 beendet,
aber der erste bis dritte Steuersignalgenerator REG1, REG2 und REG3
speichern das erste bis dritte Verschiebungseinschaltsignal ONSFT1, ONSFT2
und ONSFT3, die einen hohen Pegel haben, nachdem der DRAM-Baustein
in den Vorlademodus oder in den Abschaltmodus übergegangen ist.
-
Wenn
der DRAM-Baustein den Vorlademodus oder den Abschaltmodus verlässt, wird
das Bereitschaftssignal mit einem niedrigen Pegel erzeugt und das
Aktivierungssignal BSTBY, welches das invertierte Signal des Bereitschaftssignals
ist, wird mit einem hohen Pegel erzeugt. Das Aktivierungssignal BSTBY
wird als erstes Eingangssignal INS1 an den ersten Steuersignalgenerator
REG1 angelegt. Weil das erste Verschiebungseinschaltsignal ONSFT1 und
das erste Eingangssignal INS1 auf einem hohen Pegel sind, legt der
erste Steuersignalgenerator REG1 das erste Steuersignal mit einem
Aktivierungszustand von einem hohen Pegel an die erste Einheitsverzögerungszelle
DC1 an. Dadurch arbeitet die erste Einheitsverzögerungszelle DC1.
-
Das
mit einem hohen Pegel erzeugte erste Steuersignal CTRL1 wird als
zweites Eingangssignal INS2 an den zweiten Steuersignalgenerator
REG2 angelegt. Dann erzeugt der zweite Steuersignalgenerator REG2
in Abhängigkeit
vom zweiten Verschiebungseinschaltsignal ONSFT2 mit einem hohen
Pegel und vom zweiten Eingangssignal INS2 mit einem hohen Pegel
das zweite Steuersignal CTRL2 mit einem hohen Pegel und legt das
zweite Steuersignal CTRL2 an die zweite Einheitsverzögerungszelle
DC2 an.
-
Auf
die gleiche Weise wird die dritte Verzögerungszelle DC3 in Abhängigkeit
vom dritten Steuersignal CTRL3 mit einem hohen Pegel aktiviert.
-
Jeder
Betrieb des zweiten bis N-ten Steuersignalgenerators REG2, ...,
REGN wird im Gegensatz zum Betrieb des ersten Steuersignalgenerators REG1
von einem Steuersignal CTRL bestimmt, das vom vorhergehenden Steuersignalgenerator
REG erzeugt wird. Eine Aktivierung einer jeweils nachfolgenden Einheitsverzögerungszelle über deren
Anschluss wird somit durch das Steuersignal am Anschluss der vorhergehenden
Einheitsverzögerungszelle
bestimmt. Dadurch werden die erste bis N-te Einheitsverzögerungszelle
DC1, DC2, ..., DCN sequentiell aktiviert, so dass ein instantaner
Stromverbrauch verkleinert und eine Instabilität einer internen Versorgungsspannung
verkleinert oder minimiert werden können. Wenn der DRAM-Baustein
den Vorlademodus oder den Abschaltmodus verlässt, kann eine Verzerrung des
von der DLL ausgegebenen internen Taktsignals INTCK verkleinert
oder minimiert werden.
-
Im
dargestellten Ausführungsbeispiel
werden das erste bis (N – 1)-te
Steuersignal CTRL1, CTRL2, ..., CTRL(N – 1) als zweites bis N-tes
Eingangssignal INS2, INS3, ..., INSN benutzt. Jedoch können in
Abhängigkeit
von der Konfiguration der Verzögerungsleitungssteuerschaltung 400 auch
die invertierten Signale des ersten bis (N – 1)-ten Steuersignals CTRL1,
CTRL2, ..., CTRL(N – 1)
als zweites bis N-tes Eingangssignal INS2, INS3, ..., INSN benutzt
werden.
-
Zusätzlich können mögliche Ausführungsbeispiele
einer erfindungsgemäßen Verzögerungsleitungssteuerschaltung
einen vierten bis N-ten Verzögerungsteil
umfassen, wie nachfolgend beschrieben wird.
-
Die
erste Verzögerungsstufe
erzeugt ein erstes Verzögerungssignal
DES1, in dem das interne Taktsignal INTCK um eine vorbestimmte Zeitspanne verzögert ist,
und ein zweites Verschiebungseinschaltsignal ONSFT2 in Abhängigkeit
vom internen Taktsignal INTCK, von einem vorbestimmten ersten Verschiebungseinschaltsignal
ONSFT1 und von einem vorbestimmten ersten Eingangssignal INS1.
-
Die
zweite Verzögerungsstufe
erzeugt ein zweites Verzögerungssignal
DES2, in dem das erste Verzögerungssignal
DES1 um eine vorbestimmte Zeitspanne verzögert ist, und ein drittes Verschiebungseinschaltsignal
ONSFT3 in Abhängigkeit
vom ersten Verzögerungssignal
DES1, vom zweiten Verschiebungseinschaltsignal ONSFT2 und von einem vorbestimmten
zweiten Eingangssignal INS2.
-
Die
N-te Verzögerungsstufe
erzeugt ein N-tes Verzögerungssignal
DESN, in dem ein (N – 1)-tes
Verzögerungssignal
DES(N – 1)
um eine vorbestimmte Zeitspanne verzögert ist, und ein (N + 1)-tes
Verschiebungseinschaltsignal ONSFT(N + 1) in Abhängigkeit vom (N – 1)-ten
Verzögerungssignal DES(N – 1), vom
N-ten Verschiebungseinschaltsignal ONSFTN und von einem vorbestimmten
N-ten Eingangssignal INSN, wobei N eine natürliche Zahl gleich oder größer als
drei ist. Die erste bis N-te Verzögerungsstufe werden nacheinander
aktiviert.
-
Der
erste bis N-te Verzögerungsteil
umfassen jeweils einen Steuersignalgenerator REG, der in Abhängigkeit
von einem zugehörigen
Eingangssignal INS und einem zugehörigen Verschiebungseinschaltsignal
ONSFT ein Steuersignal CTRL zum Aktivieren oder Deaktivieren einer
Einheitsverzögerungszelle DC
erzeugt. Der erste bis N-te Verzögerungsteil
umfassen zudem jeweils die Einheitsverzögerungszelle DC, die in Abhängigkeit
vom Steuersignal CTRL ein eingegebenes Signal um eine vorbestimmte
Zeitspanne verzögert
und dann als Verzögerungssignal DES
ausgibt.
-
Der
erste Steuersignalgenerator REG1 des ersten Verzögerungsteils wird in Abhängigkeit
vom ersten Verschiebungseinschaltsignal ONSFT1 an- oder abgeschaltet.
Der zweite bis N-te Steuersignalgenerator REG2, REG3, ..., REGN
des zweiten bis N-ten Verzögerungsteils
werden in Abhängigkeit
von dem Verschiebungseinschaltsignal ONSFT an- oder abgeschaltet,
das von dem vorherigen ersten bis (N – 1)-ten Steuersignalgenerator
REG1, REG2, ..., REG(N – 1)
ausgegeben wird.
-
Das
erste bis N-te Steuersignal CTRL1, CTRL2, ..., CTRLN des ersten
bis N-ten Verzögerungsteils
werden aktiviert, wenn das zugehörige Verschiebungseinschaltsignal
ONSFT und das zugehörige
Steuersignal CTRL aktiviert sind.
-
Im
ersten Verzögerungsteil
wird das interne Taktsignal INTCK in die erste Einheitsverzögerungszelle
DC1 eingegeben und das erste Eingangssignal INS! ist ein vorbestimmtes
Aktivierungssignal BSTBY. Der zweite bis N-te Verzögerungsteil
empfangen das erste bis (N – 1)-te
Steuersignal CTRL1, CTRL2, ..., CTRL(N – 1), die jeweils von dem vorherigen
ersten bis (N – 1)-ten
Steuersignalgenerator REG1, REG2, ..., REG(N – 1) erzeugt werden, und das
Verzögerungssignal,
das von einer Einheitsverzögerungszelle
im vorherigen Verzögerungsteil
erzeugt wird, wird in eine Einheitsverzögerungszelle des nachfolgenden
Verzögerungsteils
eingegeben. Der erste bis N-te Steuersignalgenerator REG1, REG2, ...,
REGN sind als Register ausgeführt.
-
Die
oben erwähnten
Varianten der Verzögerungsleitung
entsprechen im übrigen
dem in 4 dargestellten Ausführungsbeispiel und die Funktionen
der Elemente entsprechen den Funktionen der in 4 dargestellten
Elemente, so dass auf eine detaillierte Beschreibung verzichtet
werden kann.
-
Wie
oben beschrieben, werden bei einer erfindungsgemäßen Verzögerungsleitung beispielsweise
bei einem Übergang
von einem Bereitschaftszustand in einen aktiven Zustand die Einheitsverzögerungszellen nacheinander
angeschaltet, so dass ein instantaner hoher Stromfluss durch die
Verzögerungsleitung
verkleinert oder verhindert wird, wodurch ein Signalzittern der
Verzögerungsleitung
verkleinert oder minimiert wird.