JP3968954B2 - 基板装置の製造方法及び電気光学装置の製造方法 - Google Patents
基板装置の製造方法及び電気光学装置の製造方法 Download PDFInfo
- Publication number
- JP3968954B2 JP3968954B2 JP2000158352A JP2000158352A JP3968954B2 JP 3968954 B2 JP3968954 B2 JP 3968954B2 JP 2000158352 A JP2000158352 A JP 2000158352A JP 2000158352 A JP2000158352 A JP 2000158352A JP 3968954 B2 JP3968954 B2 JP 3968954B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- substrate
- etching
- front side
- patterning
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【発明の属する技術分野】
本発明は、TFTアレイ基板装置、半導体基板装置等の基板装置の製造方法及びこれを含む電気光学装置の製造方法の技術分野に属し、特に液晶装置等の電気光学装置を構成する基板装置を製造するのに好適な基板装置の製造方法及びこれを含む電気光学装置の製造方法の技術分野に属する。
【0002】
【従来の技術】
従来、この種の基板装置の製造方法として、例えば薄膜トランジスタ(以下適宜、TFTと称す)を備えたTFTアレイ基板装置を製造する方法では、石英基板等の基板上に、CVD(化学蒸着)によりチャネル領域を有する半導体層となるポリシリコン膜を形成し、レジストを用いてのフォトリソグラフィ及びエッチングにより、所定パターンとする。次に、その上にゲート酸化膜としての酸化膜を熱酸化等により形成する。更にその上にゲート電極となるポリシリコン膜をCVDにより形成し、レジストを用いてのフォトリソグラフィ及びエッチングにより、所定パターンとする。
【0003】
上述の製造方法によれば、ポリシリコン膜をCVDで成膜する際に、基板の表面だけでなく裏面にも同様にポリシリコン膜が形成される。しかるに、電気光学装置用の基板装置等の場合、当該基板装置の透過率が問題とされるため、このように裏面に形成されると共に透過率を低める要因となる不要なポリシリコン膜を是非取り除かねばならない。
【0004】
ここで、基板の表面に形成されたポリシリコン膜をパターニングする際のエッチングにより裏面に形成されたポリシリコン膜も除去することが考えられる。しかし、基板の表面に形成されたポリシリコン膜を配線や素子の一部とするようにパターニングする場合、高いパターン精度が要求されるので、指向性の高いドライエッチングを用いる必要がある。従って、このような基板の表側に対するエッチングでは、裏面に形成されたポリシリコン膜を除去することはできない。
【0005】
そこで現状では、裏面にポリシリコン膜が形成される都度に(即ち、表面に形成されたポリシリコン膜上で、次の成膜等を行う以前に)、これを専用の(即ち、裏面に形成されたポリシリコン膜を除去するために専用の)エッチングにより除去している。
【0006】
【発明が解決しようとする課題】
しかしながら、CVDにより裏面に形成される不要なポリシリコン膜が形成される都度に、これを除去するために専用の(基板表面へのレジストの塗布、焼成、剥離等を含む)フォトリソグラフィ及びエッチングを行っているのでは、工程数削減や製造工程の単純化、或いは製造コストの削減等の一般的な要請に沿うのは困難であるという問題点がある。更に、TFTの半導体層やゲート電極となる有用なポリシリコン膜が表面に露出した状態における裏面の不要なポリシリコンを除去する作業は、当該表面にある有用なポリシリコン膜にダメージを与える原因となる。更に裏面に形成されるポリシリコン膜等はその都度除去されるため、当該基板装置の一連の製造プロセスの大半において、石英基板等の基板の裏面は、露出した状態とされるので、いずれかの工程で基板の裏面にキズが付く可能性が基本的に高い。この結果、上述の製造方法によれば製造される基板装置或いはこれを備えた電気光学装置における装置信頼性を高めるのが困難であるという問題点もある。
【0007】
本発明は上述した問題点に鑑みなされたものであり、製造工程の効率化を図ることができ、しかも製造された装置の信頼性を高めることも可能である基板装置の製造方法及びこれを含む電気光学装置の製造方法を提供することを課題とする。
【0008】
【課題を解決するための手段】
本発明の基板装置の製造方法では、基板の表側及び裏側から、該基板の表面及び裏面にCVDにより第1膜を形成する第1膜形成工程と、
前記基板の表側から、前記基板の表面に形成された第1膜をエッチングによりパターニングする第1膜パターニング工程と、
前記基板の表側及び裏側から、前記パターニングされた第1膜を含む前記基板の表面に形成された積層体上及び前記第1膜を含む前記基板の裏面に形成された積層体上に、CVDにより第2膜を形成する第2膜形成工程と、
前記基板の表側から、前記表側の最表面に形成されている前記第2膜をレジストで覆って保護する工程と、
前記第2膜が前記レジストで覆われた状態で、前記第2膜及び前記第1膜を含む前記基板の裏面に形成された積層体をエッチングにより一括して除去する一括除去工程と
前記一括除去工程の後に、前記基板の表側から、前記基板の表面に形成された第2膜をエッチングによりパターニングする第2膜パターニング工程と、
を含むことを特徴とする。
また、本発明の基板装置の製造方法では、基板の表側及び裏側から、該基板の表面及び裏面にCVDにより第1膜を形成する第1膜形成工程と、
前記基板の表側から、前記基板の表面に形成された第1膜をエッチングによりパターニングする第1膜パターニング工程と、
前記基板の表側及び裏側から、前記パターニングされた第1膜を含む前記基板の表面に形成された積層体上及び前記第1膜を含む前記基板の裏面に形成された積層体上に、CVDにより第2膜を形成する第2膜形成工程と、
前記基板の表側から、前記基板の表面に形成された第2膜をエッチングによりパターニングする第2膜パターニング工程と、
前記基板の表側及び裏側から、前記パターニングされた第2膜を含む前記基板の表面に形成された積層体上及び前記第2膜を含む前記基板の裏面に形成された積層体上に、CVDにより第3膜を形成する第3膜形成工程と、
前記基板の表側から、前記表側の最表面に形成されている前記第3膜をレジストで覆って保護する工程と、
前記第3膜が前記レジストで覆われた状態で、前記第3膜、前記第2膜及び前記第1膜を含む前記基板の裏面に形成された積層体をエッチングにより一括して除去する一括除去工程と、
前記一括除去工程の後に、前記基板の表側から、前記基板の表面に形成された第3膜をエッチングによりパターニングする第3膜パターニング工程と、
を備えることを特徴とする。
【0009】
本発明の基板装置の製造方法によれば、先ず石英基板、半導体基板等の基板が用意され、第1膜形成工程で、CVDにより、基板の表面に第1膜が形成される。この際、CVDは、スパッタリング等の技術と異なり指向性が殆ど無いため、基板の表側及び裏側から作用する。このため、基板の裏面にも、第1膜が形成される。このように裏面に形成された第1膜はこの時点では除去されず、第1膜で基板の裏面が覆われた状態のまま、引き続いて基板の表面におけるパターニング工程或いは成膜工程が行われることになる。即ち次に、第1膜パターニング工程で、基板の表側からのエッチングにより、基板の表面に形成された第1膜はパターニングされ、製造すべき基板装置の仕様に応じた所定パターンとされる。更に、製造すべき基板装置の仕様に応じて、パターニングされた第1膜上に直接或いは該第1膜を含む積層体上における酸化膜や絶縁膜の成膜等を経た後に、第2膜形成工程で、CVDにより、第1膜を含む基板の表面に形成された積層体上に第2膜が形成される。この際、CVDで成膜を行っているので、第1膜を含む基板の裏面に形成された積層体上にも第2膜が形成される。次に、製造すべき基板装置の仕様に応じて基板の表側で第1膜を含む積層体上における酸化膜や絶縁膜の成膜等を経た後に、若しくは第2膜の成膜直後又は第2膜のパターニング後に、一括除去工程で、第2膜のみならず第1膜形成工程後に除去されていない第1膜を含む基板の裏面に形成された積層体が、エッチングにより一括して除去される。ここに、「一括して除去」とは、他の成膜処理やパターニング処理を、第2膜及び第1膜をエッチングにより除去する間に介在させること無く、これらの第2膜及び第1膜を連続或いは一連のエッチングにより除去する意味であり、同一のエッチング装置内で同一のエッチングガス又は液により除去する場合の他、エッチングガス又は液を途中で(第2膜用から第1膜用に)交換する場合や、途中で異なるエッチング装置に移してエッチングを続ける場合も含む。また、基板の裏側で第2膜と第1膜との間に他の膜(例えば、酸化膜や絶縁膜)が存在する場合には、当該他の膜並びに第2膜及び第1膜を連続的に或いは一連のエッチングにより除去する意味である。
【0010】
このように本発明の基板装置の製造方法によれば、一括して第2膜及び第1膜をエッチングにより除去するので、第1膜や第2膜を形成する都度にこれら裏面に形成された膜を一々専用のエッチング(表面におけるレジスト塗布、焼成、剥離等を含むプロセス)により除去する場合と比べて、製造工程を単純化できる。
【0011】
また、このように裏面に形成された膜を一々専用のエッチングにより除去する場合と比べて、基板の表面に形成された積層体上にレジストを塗布し、焼成し、後にこれを剥離するプロセスを含むエッチングを、裏面に形成された膜を除去するために行う回数が、1/2以下に減る。従って、基板の表面に形成された積層体が当該専用エッチングの過程でダメージを受ける可能性が低減される。このため、最終的に基板の表面に形成された積層体からなる配線や素子が不良化する可能性を低減でき、製造される基板装置における装置信頼性を高めることが可能となる。
【0012】
更に、第1膜を形成してから、第1膜を第2膜と共にエッチングにより除去するまでの間は、基板の裏面は、少なくとも第1膜により覆われている。このため、当該第1膜が基板の裏面用の保護膜として機能し、最終的に基板の裏面にキズ等のダメージが付くの効果的に防止できる(即ち、裏面を覆う第1膜にキズ等がついてもその後の一括除去工程で除去されてしまうので問題とならない)。従って、この意味からも、最終的に製造される装置における装置信頼性及び性能を高めることが可能となる。
【0013】
これに加えて、第1膜を形成してから、第1膜を第2膜と共にエッチングにより除去するまでの間は、基板の裏面に形成されている第1膜等を利用して静電チャックを用いることも可能となるので一層有利である(即ち、石英基板では、絶縁性が高いため、静電チャックを用いることができず、製造装置内における基板の搬送や固定には、専らクランプ等を用いなくてはならず、ハイパフォーマンスの装置は使用できない)。
【0014】
但し、本発明の基板装置の製造方法では、一括除去工程があまり遅くなったのでは(例えば、基板の裏面において、第1膜形成工程後に行われる複数の工程を経て、第1膜上に第2膜以外に複数の膜や特に厚い膜が形成されたのでは)、その後にエッチングにより一括して除去するのは困難である。例えば、第2膜上にCVDによる層間絶縁膜(NSG、BSG等)を膜厚800nm程度に形成した後では、一括除去は非常に困難となる(時間がかかる)。このため個々の基板装置を製造する上での、個別具体的な一括除去工程の容易性(エッチング時間)、一括除去により得られる製造上の利益、第1膜等を保護膜として機能させる期間、第1膜により静電チャックの利用を可能ならしめる期間等を総合的に勘案して、適当と考えられる工程後に、当該一括除去工程を入れるのが好ましい。
【0015】
本発明の基板装置の製造方法の一態様では、前記一括除去工程の前に、前記基板の表側から、前記第2膜及び前記第1膜を含む前記基板の表面に形成された積層体をレジストで覆って保護する工程を更に含み、前記一括除去工程は、前記第2膜及び前記第1膜を含む前記基板の表面に形成された積層体が前記レジストで覆われた状態のまま終始行われる。
【0016】
この態様によれば、第2膜及び第1膜を含む基板の表面に形成された積層体はレジストで覆われ保護された状態のままで、一括除去工程が開始され、終了される。従って、一括除去工程に用いられるエッチング装置の種類や数や、エッチングガス又は液の種類や数によらず、裏面に形成された第2膜及び第1膜を除去するためには、基板の表側には一つのレジストを夫々1回だけ塗布・焼成・剥離すれば足る。この結果、製造工程の簡略化を図ることができると共にレジストの塗布から剥離に至る過程で基板の表面側におけるダメージを最小限に抑えられる。
【0017】
本発明の基板装置の製造方法の他の態様では、前記一括除去工程の後に、前記基板の表側から、前記基板の表面に形成された第2膜をエッチングによりパターニングする第2膜パターニング工程を更に含む。
【0018】
この態様によれば、一括除去工程の後に、基板の裏側で第2膜が除去された状態で、基板の表側で第2膜が第2膜パターニング工程によりエッチングによりパターニングされる。従って、基板の表側では、パターニング前の均一な第2膜上に、一括除去工程におけるエッチング用のレジストを塗布できる。この結果、当該レジストを良好に塗布、焼成及び剥離可能となり、当該レジストの塗布、焼成及び剥離に起因する第2膜のダメージを低減できる。
【0019】
或いは本発明の基板装置の製造方法の他の態様では、前記一括除去工程の前に、前記基板の表側から、前記基板の表面に形成された第2膜をエッチングによりパターニングする第2膜パターニング工程を更に含む。
【0020】
この態様によれば、基板の表側で第2膜が第2膜パターニング工程によりエッチングによりパターニングされ、その後、一括除去工程により基板の裏側で第2膜及び第1膜が除去される。従って、第2パターニング工程の間も、基板の裏面は第2膜及び第1膜により保護されている。即ち、比較的長期に亘って基板の裏面を第2膜及び第1膜により保護できるので、当該基板の裏面がキズ等のダメージを受ける可能性を一層低減できる。
【0021】
或いは本発明の基板装置の製造方法の他の態様では、前記一括除去工程の前に、前記基板の表側から、前記基板の表面に形成された第2膜をエッチングによりパターニングする第2膜パターニング工程と、前記基板の表側及び裏側から、前記パターニングされた第2膜を含む前記基板の表面に形成された積層体上及び前記第2膜を含む前記基板の裏面に形成された積層体上に、CVDにより第3膜を形成する第3膜形成工程とを更に含み、前記一括除去工程では、前記第3膜、前記第2膜及び前記第1膜を含む前記基板の裏面に形成された積層体をエッチングにより一括して除去する。
【0022】
この態様によれば、基板の表側で第2膜が第2膜パターニング工程でエッチングによりパターニングされ、その後、第3成膜工程で、このようにパターニングされた第2膜を含む基板の表面に形成された積層体(第1膜と第2膜との間や、第2膜上に酸化膜や絶縁膜が形成されているものも含む)上に、CVDにより第3膜が形成される。この際、CVDは指向性が殆ど無く、基板の表側及び裏側から作用するため、基板の裏面にも第3膜が形成される。更にその後、一括除去工程により基板の裏側で第3膜、第2膜及び第1膜が一括して除去される。従って、3つの膜を一括して除去するので、これら第1〜第3膜を形成する都度にこれら基板の裏面に形成された膜を一々専用のエッチングにより除去する場合と比べて、製造工程を遥かに単純化できる。
【0023】
尚、エッチングにより一括して除去可能な程度において、第3膜の上に更にCVDにより形成された複数の膜(例えば、第4膜、第5膜、第6膜、…)を含めて一括して除去してもよい。或いは、これら複数の膜(第1膜、第2膜、第3膜、…)を2つ以上ずつ一括してエッチングにより除去してもよい。
【0024】
この態様では、前記一括除去工程の後に、前記基板の表側から、前記基板の表面に形成された第3膜をエッチングによりパターニングする第3膜パターニング工程を更に含んでもよい。
【0025】
この態様によれば、一括除去工程の後に、基板の裏側で第3膜が除去された状態で、基板の表側で第3膜が第3膜パターニング工程によりエッチングによりパターニングされる。従って、基板の表側では、パターニング前の均一な第3膜上に、一括除去工程におけるエッチング用のレジストを塗布できる。
【0026】
或いはこの態様では、前記一括除去工程の前に、前記基板の表側から、前記基板の表面に形成された第3膜をエッチングによりパターニングする第3膜パターニング工程を更に含んでもよい。
【0027】
この態様によれば、基板の表側で第3膜が第3膜パターニング工程によりエッチングによりパターニングされ、その後、一括除去工程により基板の裏側で第3膜、第2膜及び第1膜が除去される。従って、第3パターニング工程の間も、基板の裏面は第3膜、第2膜及び第1膜により保護されている。
【0028】
本発明の基板装置の製造方法の他の態様では、前記一括除去工程は、ウエットエッチングを行う工程を含む。
この態様によれば、ウエットエッチングにより一括除去工程の少なくとも一部が行われる。一般に、ウエットエッチングでは指向性がなくパターン精度を出すことが困難であるが、一括除去工程ではパターン精度を出す必要は全く無い(即ち、表側は全く除去せず、裏側は全面的に除去すればよい)。このため、例えば低品位のエッチング液を用いて簡易なウエットエッチング環境でも当該一括除去処理を問題なく行える。更に、大量の基板装置をバッチ処理によりまとめて行っても特に問題無く行えるので実用上便利である。但し、酸化膜を除去するに、ポリシリコン除去用のウエットエッチング液では困難であり、酸化膜除去用のエッチング液で処理が可能である。また、同一装置内のポリシリコン用と酸化膜用のエッチング液を貯蔵した二層式であれば同時に処理が可能である。例えば第2膜と第3膜との間に酸化膜がある場合等には、一括除去工程の中で、第3膜除去用のウエットエッチングを行った後に、酸化膜除去用のドライエッチングを行い、続いて第2膜除去用のウエットエッチングを行い、更に第1膜除去用のウエットエッチングを行うようにすればよい。また、第1膜と第2膜との間に酸化膜がある場合には、一括除去工程の中で、第2膜をドライエッチングし、酸化膜をウエットエッチング、第1膜をドライエッチングするとよい。
【0029】
本発明の基板装置の製造方法の他の態様では、前記一括除去工程は、エッチングガスを少なくとも1回交換して同一エッチング装置によりドライエッチングを行う工程を含む。
【0030】
この態様によれば、エッチングガスを少なくとも1回交換しての、同一エッチング装置によるドライエッチングにより、一括除去工程が行われる。一般に、基板の表側で配線や素子の一部となるように第1膜や第2膜をパターニングするためには、高いパターン精度でドライエッチングを行う必要があるが、一括除去工程ではパターン精度を出す必要は全く無い。このため、例えば低品位のエッチングガスを用いて簡易なドライエッチング環境でも当該一括除去処理を問題なく行える。更に、例えばウエットエッチングでは除去困難な酸化膜が、第1膜と第2膜との間にある場合等には、同一エッチング装置内における一括除去工程の中で、第2膜除去用のエッチングガス(例えば、CF4、O2等を含むガス)を用いてドライエッチングを行った後に、酸化膜除去用のエッチングガス(例えば、CF4、O2等に加えてSF6+CHF3等のガスを含むガス)に交換してドライエッチングを行い、更に第1膜除去用のエッチングガスに交換してドライエッチングを行うようにすればよい。このように、比較的効率良く複数の膜を一括して除去できる。尚、エッチングガスを交換するだけでなく、一括除去工程の中で、各膜毎に専用のエッチング装置に交換しつつ複数の膜を一括して除去してよいことは言うまでもない。
【0031】
本発明の基板装置の製造方法の他の態様では、前記第1膜及び前記第2膜は、ポリシリコン膜からなる。
【0032】
この態様によれば、第1膜形成工程及び第2膜形成工程で、ポリシリコン膜からなる第1膜及び第2膜が基板の裏側と表側とに夫々形成され、その後、基板の裏側に形成された第1膜及び第2膜については、一括除去工程により一括して除去される。従って、例えばTFTなどの、ポリシリコン膜からなる半導体層や電極を備えた基板装置を比較的簡単に製造できる。
【0033】
本発明の基板装置の製造方法の他の態様では、前記第1膜パターンニング工程と前記一括除去工程との間に、前記基板の表側及び裏側から、酸化膜を形成する酸化膜形成工程を更に含み、前記一括除去工程では、前記酸化膜、前記第2膜及び前記第1膜を含む前記基板の裏面に形成された積層体を一括して除去する。
【0034】
この態様によれば、基板の表側では、第1膜及び第2膜の間に酸化膜が配置された積層構造を用いて、例えばTFTを製造することが可能となる。そして、この製造に伴って裏側に形成されるこれら3つの膜については一括除去工程で一括して除去できるので、係るTFT等を比較的簡単に製造できる。尚、この場合の一括除去工程では、酸化膜を除去する際には、フッ素を含んだエッチングガスを用いればよい。
【0035】
本発明の基板装置の製造方法の他の態様では、前記一括除去工程で用いられるレジストは、前記第1膜パターニング工程で用いられるレジストよりも感度が低い。
【0036】
この態様によれば、感度の低いレジストで基板の表側の積層体の全体を覆ってのエッチングにより裏側の第2膜及び第1膜を一括して除去できる。ここで特に、一括除去工程では、表側は全く除去せず、裏側は全面的に除去すればよいのでパターン精度は要求されない。このため、感度の低いレジストを用いても何ら問題はないため、一般に安価なレジストを用いることができ、コスト削減に繋がる。
【0037】
本発明の基板装置の製造方法の他の態様では、前記一括除去工程で用いられるレジストは、前記第1膜パターニング工程で用いられるレジストよりも膜厚が厚い。
【0038】
この態様によれば、膜厚が厚い(例えば、パターニングを行う際のレジストの膜厚が約1.0μmであるのに対して、約1.8μm程度に厚い)レジストで基板の表側全体を覆ってのエッチングにより裏側の第2膜及び第1膜を一括して除去できる。ここで特に、一括除去工程では、表側は全く除去せず、裏側は全面的に除去すればよいのでパターン精度は要求されないため、膜厚の厚いレジストを用いても何ら問題はない。逆に、レジストの膜厚を厚くすることで、その焼成から剥離に至る過程で、基板の表側に対する保護膜としての機能が向上する。従って、この機能向上に応じて、基板の表側に形成された第2膜や第1膜がキズ等のダメージを受ける可能性が低まり、最終的に製造される基板装置の装置信頼性が高まる。
【0039】
本発明の基板装置の製造方法の他の態様では、前記一括除去工程で用いられるレジストは、前記第1膜パターニング工程で用いられるレジストよりもポストベーク温度が高い。
【0040】
この態様によれば、ポストベーク温度を高くして(例えば、パターニングを行う際のレジストのポストベーク温度が約115℃であるのに対して、約150℃程度に高くして)焼成したレジストで、基板の表側全体を覆ってのエッチングにより裏側の第2膜及び第1膜を一括して除去できる。ここで特に、一括除去工程では、表側は全く除去せず、裏側は全面的に除去すればよいのでパターン精度は要求されないため、ポストベーク温度を高めて、硬度の高いレジストを用いても、何ら問題はない。逆に、レジストの硬度を高めることで、その焼成から剥離に至る過程で、基板の表側に対する保護膜としての機能が向上する。従って、この機能向上に応じて、基板の表側に形成された第2膜や第1膜がキズ等のダメージを受ける可能性が低まり、最終的に製造される基板装置の装置信頼性が高まる。
【0041】
本発明の電気光学装置の製造方法は上記課題を解決するために、上述した本発明の基板装置の製造方法(各種態様も含む)を含み、前記第1膜形成工程及び前記第1膜パターニング工程により、前記基板上で各画素に構築される電子素子及び該電子素子に接続された配線の少なくとも一部を前記第1膜から形成する。
【0042】
本発明の電気光学装置の製造方法によれば、上述した本発明の基板装置の製造方法における第1膜形成工程及び第1膜パターニング工程により、電子素子や配線が第1膜から形成される。従って、信頼性の高い電子素子や配線を備えた電気光学装置を比較的容易に製造できる。
【0043】
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにされる。
【0044】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【0045】
(基板装置の製造方法の第1実施形態)
先ず、本発明の基板装置の製造方法の第1実施形態について、図1を参照して説明する。図1は、第1実施形態に係る基板装置の製造方法を各工程における断面図により順を追って示す工程図である。
【0046】
図1において、先ず工程(1)では、半導体基板、TFT基板(例えば、石英基板、ガラス基板など)等の基板800が用意される。基板800が半導体基板であれば、本実施形態の製造方法により各種半導体基板装置を製造可能である。或いは、TFT基板であれば、本実施形態の製造方法により各種TFT基板装置を製造可能である。
【0047】
次に工程(2)では、基板800の表面(図1で上面)上に、減圧CVD、常圧CVD、プラズマCVD等のCVDにより、第1膜の一例たる第1ポリシリコン膜801aを形成する。この際、CVDを用いているため、基板800の裏面(図1で下面)上にも、第1ポリシリコン膜801bが同様に形成される。
【0048】
次に工程(3)では、第1ポリシリコン膜801aに対し、フォトリソグラフィ工程、エッチング工程等を施すことにより、所定の平面形状にパターニングして、第1ポリシリコン膜801とする。より具体的には、先ず第1ポリシリコン膜801a上にレジスト804を形成し、これをマスクを介しての露光又は電子ビーム露光によりパターニングした後に、特にパターン精度を高めるべく、図中矢印で示すべく上側から指向性を持たせたエッチングガスによりレジスト804を介してのドライエッチングを行う。これにより、レジスト804と同一パターンの第1ポリシリコン膜801が形成される。その後、レジスト804は、剥離される。他方、基板800の裏側に位置する第1ポリシリコン膜801bは、従来のようにこの段階でエッチングにより除去することなく、そのまま残しておく。
【0049】
次に工程(4)では、第1ポリシリコン膜801及び基板800の上に、減圧CVD、常圧CVD、プラズマCVD等のCVDにより、第2膜の一例たる第2ポリシリコン膜802aを形成する。この際、CVDを用いているため、基板800の裏面(図1で下面)の第1ポリシリコン膜801b上にも、第2ポリシリコン膜802bが同様に形成される。
【0050】
次に工程(5)では、第2ポリシリコン膜802aに対し、フォトリソグラフィ工程、エッチング工程等を施すことにより、所定の平面形状にパターンニングする。より具体的には、先ず第2ポリシリコン膜802a上にレジスト806を形成し、これをマスクを介しての露光又は電子ビーム露光によりパターニングした後に、特にパターン精度を高めるべく、図中矢印で示すべく上側から指向性を持たせたエッチングガスによりレジスト806を介してのドライエッチングを行う。これにより、レジスト806と同一パターンの第2ポリシリコン膜802が形成される。その後、レジスト806は、剥離される。
【0051】
次に工程(6)では、先ず、基板800の表側から、第2ポリシリコン膜802及び第1ポリシリコン膜801からなる基板800の表面に形成された積層体を、レジスト808で全面的に覆う。そして、この状態で、基板800の裏側に位置する第2ポリシリコン膜802b及び第1ポリシリコン膜801aを一括してエッチングにより除去する。その後、レジスト808を剥離する。
【0052】
以上の結果、所定の平面形状に夫々パターンニングされた第1ポリシリコン膜801及び第2ポリシリコン膜802が基板800上に形成されてなる基板装置が製造される。
【0053】
このように第1実施形態によれば、工程(2)で基板800の裏面に形成された第1ポリシリコン膜801bはこの時点では除去されず、第1ポリシリコン膜801bで基板800の裏面が覆われた状態のまま、引き続いて工程(3)から工程(5)が行われることになる。そして、工程(6)で第2ポリシリコン膜802bのみならず第1ポリシリコン膜801bを含む基板800の裏面に形成された積層体が、エッチングにより一括して除去されるので、第1ポリシリコン膜801aや第2ポリシリコン膜802aを表側に形成する都度に裏側に形成された第1ポリシリコン膜801bや第2ポリシリコン膜802bを一々専用のエッチングにより除去する場合と比べて、製造工程を単純化できる。
【0054】
また、このように裏面に形成された第1ポリシリコン膜801bや第2ポリシリコン膜802bを一々専用のエッチングにより除去する場合と比べて、基板800の表面に形成された積層体上にレジスト808を塗布し、焼成し、後にこれを剥離する一連のプロセスを、裏面に形成された第1ポリシリコン膜801bや第2ポリシリコン膜802b膜を除去するために行う回数が、1/2に減る。従って、基板800の表面に形成された積層体(即ち、第1ポリシリコン膜801及び第2ポリシリコン膜802)が当該専用エッチングの過程でダメージを受ける可能性が低減される。
【0055】
更に、第1ポリシリコン膜801a及び801bを形成してから、第1ポリシリコン膜801bを第2ポリシリコン膜802bと共にエッチングにより除去するまでの工程(2)から工程(5)の間は、基板800の裏面は、少なくとも第1ポリシリコン膜801bにより覆われている。このため、第1ポリシリコン膜801b(これに加えて工程(4)及び工程(5)では、第2ポリシリコン膜802b)が基板800の裏面用の保護膜として機能し、最終的に基板の裏面にキズ等のダメージが付くの効果的に防止できる。
【0056】
これに加えて、第1ポリシリコン膜801a及び801bを形成してから、第1ポリシリコン膜801bを第2ポリシリコン膜802bと共にエッチングにより一括除去するまでの工程(2)から工程(5)の間は、基板800の裏面に形成されている第1ポリシリコン膜801b又は第2ポリシリコン膜802b膜を利用して静電チャックを用いることも可能となる。
【0057】
尚、このような本実施形態の基板装置の製造方法は、一般には、マザー基板上に多数の基板装置が作り込まれる、例えば8インチ程度の大型のマザー基板上で行われるものである。
【0058】
上述した第1実施形態では特に、工程(6)において、一括除去前に、レジスト808で基板800の上側を全面的に覆って保護するので、一括除去に用いられるエッチング装置の種類や数や、エッチングガス又は液の種類や数によらず、裏面に形成された第2ポリシリコン膜802b及び第1ポリシリコン膜801bを除去するためには、基板800の表側に一つのレジスト808を夫々1回だけ塗布・焼成・剥離すれば足りる。この結果、製造工程の簡略化を図ることができると共にレジスト808の塗布から剥離に至る過程で基板800の表面側におけるダメージを最小限に抑えられる。
【0059】
更に第1実施形態では、工程(6)における一括除去前に、工程(5)におけるパターニングを行うので、該パターニングの最中も、基板800の裏面は第2ポリシリコン膜802b及び第1ポリシリコン膜801bにより保護されている。従って、基板800の裏面がキズ等のダメージを受けるのを阻止できる。
【0060】
第1実施形態では、好ましくは工程(6)で、ウエットエッチングを行う。工程(6)におけるエッチングでは、パターン精度は要求されないので、例えば低品位のエッチング液を用いて簡易なウエットエッチング環境でも当該一括除去を行える。更に大量の基板装置をバッチ処理によりまとめて行ってもよい。
【0061】
また、第1実施形態では、工程(6)の一括除去で用いられるレジスト808は、工程(3)或いは工程(5)のパターニングで用いられるレジスト804或いは806よりも感度が低くてよい。即ち、一括除去では、基板800の表側は全く除去せず且つ裏側は全面的に除去すればよいのでパターン精度は要求されない。従って、感度が低く均一性に優れておらず、より安価なレジスト808を用いることでコスト削減を図れる。また、工程(6)の一括除去で用いられるレジスト808は、工程(3)或いは工程(5)のパターニングで用いられるレジスト804或いは806よりも膜厚を厚くすることが好ましい。例えば、レジスト804やレジスト806の膜厚が約1.0μmであれば、レジスト808を、約1.8μm程度に厚く形成するのが好ましい。これにより、レジスト808の焼成から剥離に至る過程で、基板800の表側に対するレジスト808の保護膜としての機能が向上する。更に、工程(6)の一括除去で用いられるレジスト808は、工程(3)或いは工程(5)のパターニングで用いられるレジスト804或いは806よりもポストベーク温度を高くするのが好ましい。即ち、より硬く焼成するのが好ましい。例えば、レジスト804や806のポストベーク温度が約115℃であれば、レジスト808を約150℃程度の高いポストベーク温度で硬く焼成するのが好ましい。これにより、レジスト808のの焼成から剥離に至る過程で、基板800の表側に対するレジスト808の保護膜としての機能が向上する。
【0062】
(基板装置の製造方法の第2実施形態)
次に本発明の基板装置の製造方法の第2実施形態について、図2を参照して説明する。図2は、第2実施形態に係る基板装置の製造方法を各工程における断面図により順を追って示す工程図である。尚、図1と同様の構成要素には、同様の参照符号を付し、その説明は省略する。
【0063】
図2において、第2実施形態の工程(1)から工程(4)までは、図1に示した第1実施形態の工程(1)から工程(5)と同じである。
【0064】
次に工程(5)では先ず、基板800の表側から、第2ポリシリコン膜802a及び第1ポリシリコン膜801からなる基板800の表面に形成された積層体を、レジスト808で全面的に覆う。そして、この状態で、基板800の裏側に位置する第2ポリシリコン膜802b及び第1ポリシリコン膜801bを一括してエッチングにより除去する。その後、レジスト808を剥離する。
【0065】
次に工程(6)では、ポリシリコン膜802aに対し、フォトリソグラフィ工程、エッチング工程等を施すことにより、所定の平面形状にパターンニングする。より具体的には、先ず第2ポリシリコン膜802a上にレジスト806を形成し、これをマスクを介しての露光又は電子ビーム露光によりパターニングした後に、特にパターン精度を高めるべく、図中矢印で示すべく上側から指向性を持たせたエッチングガスによりレジスト806を介してのドライエッチングを行う。これにより、レジスト806と同一パターンの第2ポリシリコン膜802が形成される。その後、レジスト806は、剥離される。
【0066】
以上の結果、所定の平面形状に夫々パターンニングされた第1ポリシリコン膜801及び第2ポリシリコン膜802が基板800上に形成されてなる基板装置が製造される。
【0067】
このように第2実施形態によれば、工程(5)の一括除去の後に、工程(6)のパターニングにより、基板800の表面に形成された第2ポリシリコン膜802aをエッチングする。従って、基板800の表側では、パターニング前の比較的均一な第2ポリシリコン膜802a上に、一括除去におけるエッチング用のレジスト808を塗布できる。この結果、レジスト808を良好に塗布、焼成及び剥離可能となり、レジスト808の塗布、焼成及び剥離に起因する第2ポリシリコン膜801や第1ポリシリコン膜802のダメージを低減できる。
【0068】
(基板装置の製造方法の第3実施形態)
次に本発明の基板装置の製造方法の第3実施形態について、図3を参照して説明する。図3は、第3実施形態に係る基板装置の製造方法を各工程における断面図により順を追って示す工程図である。尚、図1と同様の構成要素には、同様の参照符号を付し、その説明は省略する。
【0069】
図3において、先ず工程(1)では、半導体基板、TFT基板等の基板800が用意される。
【0070】
次に工程(2)では、基板800の表面上に、減圧CVD、常圧CVD、プラズマCVD等のCVDにより、第1膜の一例たる第1ポリシリコン膜901aを形成する。この際、CVDを用いているため、基板800の裏面上にも、第1ポリシリコン膜901bが同様に形成される。
【0071】
次に工程(3)では、第1ポリシリコン膜901aに対し、フォトリソグラフィ工程、エッチング工程等を施すことにより、所定の平面形状にパターニングして、第1ポリシリコン膜901とする。他方、基板800の裏側に位置する第1ポリシリコン膜901bは、従来のようにこの段階でエッチングにより除去することなく、そのまま残しておく。
【0072】
次に、工程(4)では、熱酸化すること等により、第1ポリシリコン膜901の表面に絶縁薄膜902を形成する。この際、熱酸化を用いているため、基板800の裏面の第1ポリシリコン膜901b上にも、絶縁薄膜902bが同様に形成される。なお、絶縁薄膜902はCVD、あるいは熱酸化とCVDにより形成してもよい。
【0073】
次に工程(5)では、第1ポリシリコン膜901及び基板800の上に、減圧CVD、常圧CVD、プラズマCVD等のCVDにより、第2膜の一例たる第2ポリシリコン膜903aを形成する。この際、CVDを用いているため、基板800の裏面側にも、絶縁薄膜902b上に第2ポリシリコン膜903bが同様に形成される。なお、ポリシリコン膜903aはα−Siを成膜後、アニール処理によりポリシリコン化してもよい。
【0074】
次に工程(6)では、第2ポリシリコン膜903aに対し、フォトリソグラフィ工程、エッチング工程等を施すことにより、所定の平面形状にパターンニングする。これにより、レジスト806と同一パターンの第2ポリシリコン膜903が形成される。
【0075】
次に工程(7)では、先ず、基板800の表側から、第2ポリシリコン膜903、絶縁薄膜902及び第1ポリシリコン膜901からなる基板800の表面に形成された積層体を、レジスト808で全面的に覆う。そして、この状態で、基板800の裏側に位置する第2ポリシリコン膜903b、絶縁薄膜902b及び第1ポリシリコン膜801bを一括してエッチングにより除去する。その後、レジスト808を剥離する。
【0076】
なお、前記工程(6)と工程(7)を逆にして、基板の裏面エッチング後に、第2ポリシリコン膜を形成してもよい。
【0077】
以上の結果、所定の平面形状に夫々パターンニングされた第1ポリシリコン膜901、絶縁薄膜902及び第2ポリシリコン膜903が基板800上に形成されてなる基板装置が製造される。
【0078】
特に第3実施形態では、工程(7)の一括除去で、酸化膜たる絶縁薄膜903bをもエッチング除去する必要があるが、このためには基本的に、フッ素を含んだエッチングガスを用いてドライエッチングを行えばよい。また、ウエットエッチングでも可能である。
【0079】
従って、このような一括除去工程では例えば、第2ポリシリコン膜903b除去用のウエットエッチング又はドライエッチングを行った後に、酸化膜除去用のドライエッチングを行い、続いて第1ポリシリコン膜901b除去用のウエットエッチング又はドライエッチングを行うようにすればよい。
【0080】
或いは、一括除去工程では例えば、エッチングガスを少なくとも1回交換して、同一エッチング装置によりドライエッチングを行ってもよい。例えば同一エッチング装置内における一括除去工程の中で、第2ポリシリコン膜903b除去用のCF4、O2等を含むエッチングガスを用いてドライエッチングを行った後に、酸化膜除去用のCF4、O2等に加えてSF6+CHF3等のガスを含むエッチングガスに交換してドライエッチングを行い、更に第1ポリシリコン膜901B膜除去用のCF4、O2等を含むエッチングガスに交換してドライエッチングを行うようにすればよい。
【0081】
以上説明したように第3実施形態によれば、工程(2)で基板800の裏面に形成された第1ポリシリコン膜901bはこの時点では除去されず、第1ポリシリコン膜901bで基板800の裏面が覆われた状態のまま、引き続いて工程(3)から工程(6)が行われることになる。そして、工程(7)で第2ポリシリコン膜903bのみならず、絶縁薄膜902b及び第1ポリシリコン膜901bを含む基板800の裏面に形成された積層体が、エッチングにより一括して除去される。このため、第1ポリシリコン膜901aや第2ポリシリコン膜902aを表側に形成する都度に裏側に形成された第1ポリシリコン膜901bや第2ポリシリコン膜903bを一々専用のエッチングにより除去する場合と比べて、製造工程を単純化できる。
【0082】
(電気光学装置)
次に上述した実施形態に係る基板装置を備えた電気光学装置の実施形態について図4から図8を参照して説明する。本実施形態は、上述した実施形態に係る基板装置をTFTアレイ基板上にTFTが形成された基板装置として具現化したものであり、該TFTアレイ基板と対向基板とを対向配置して、両者間に液晶等の電気光学物質を挟持してなる電気光学装置に係る実施形態である。
【0083】
先ず図4から図6を参照して、本実施形態の電気光学装置の画像表示領域における構成についてその動作と共に説明する。ここに、図4は、電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。図5は、データ線、走査線、画素電極等が形成されたTFTアレイ基板の相隣接する複数の画素群の平面図であり、図6は、図5のA−A’断面図である。尚、図6においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【0084】
図4において、本実施形態の電気光学装置では、その画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極9aと当該画素電極9aを制御するためのTFT30とがマトリクス状に複数形成されており、画像信号が供給されるデータ線6aが当該TFT30のソースに電気的に接続されている。また、TFT30のゲートに走査線3aが電気的に接続されており、所定のタイミングで、走査線3aにパルス的に走査信号G1、G2、…、Gmを、この順に線順次で印加するように構成されている。画素電極9aは、TFT30のドレインに電気的に接続されており、スイッチング素子であるTFT30を一定期間だけそのスイッチを閉じることにより、データ線6aから供給される画像信号S1、S2、…、Snを所定のタイミングで書き込む。画素電極9aを介して電気光学物質に書き込まれた所定レベルの画像信号S1、S2、…、Snは、対向基板(後述する)に形成された対向電極(後述する)との間で一定期間保持される。電気光学物質は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ここで、保持された画像信号がリークするのを防ぐために、画素電極9aと対向電極との間に形成される電気光学物質容量と並列に蓄積容量70を付加する。
【0085】
図5において、本実施形態の電気光学装置においては、TFTアレイ基板上に、マトリクス状に複数の透明な画素電極9a(点線部9a’により輪郭が示されている)が設けられており、画素電極9aの縦横の境界に各々沿ってデータ線6a、走査線3a及び容量線3bが設けられている。データ線6aは、コンタクトホール5を介してポリシリコン膜等からなる半導体層1aのうち後述のソース領域に電気的接続されており、画素電極9aは、コンタクトホール8を介して半導体層1aのうち後述のドレイン領域に電気的接続されている。また、半導体層1aのうちチャネル領域(図中右下がりの斜線の領域)に対向するように走査線3aが配置されており、走査線3aはゲート電極として機能する。容量線3bは、走査線3aに沿ってほぼ直線状に伸びる本線部と、データ線6aと交差する箇所からデータ線6aに沿って前段側(図中、上向き)に突出した突出部とを有する。また、図中太線で示した矩形の島状領域には夫々、各TFTの少なくともチャネル領域をTFTアレイ基板側から見て一画素毎に夫々覆う位置に、島状の第1遮光膜11aが設けられている。
【0086】
次に図6の断面図に示すように、電気光学装置は、透明なTFTアレイ基板10と、これに対向配置される透明な対向基板20とを備えている。TFTアレイ基板10は、例えば石英基板からなり、対向基板20は、例えばガラス基板や石英基板からなる。TFTアレイ基板10には、画素電極9aが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜16が設けられている。画素電極9aは例えば、ITO膜(Indium Tin Oxide膜)などの透明導電性薄膜からなる。また配向膜16は例えば、ポリイミド薄膜などの有機薄膜からなる。他方、対向基板20には、その全面に渡って対向電極(共通電極)21が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜22が設けられている。TFTアレイ基板10には、図6に示すように、各画素電極9aに隣接する位置に、各画素電極9aをスイッチング制御する画素スイッチング用TFT30が設けられている。対向基板20には、更に図6に示すように、各画素の開口領域(即ち、画像表示領域内において実際に入射光が透過して表示に有効に寄与する領域)以外の領域に、第2遮光膜23が設けられている。
【0087】
このように構成され、画素電極9aと対向電極21とが対面するように配置されたTFTアレイ基板10と対向基板20との間には、後述のシール材(図7及び図8参照)により囲まれた空間に液晶等の電気光学物質が封入され、電気光学物質層50が形成される。電気光学物質層50は、画素電極9aからの電界が印加されていない状態で配向膜16及び22により所定の配向状態をとる。電気光学物質層50は、例えば一種又は数種類のネマティック液晶を混合した電気光学物質からなる。シール材は、TFT基板10及び対向基板20をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のスペーサが混入されている。
【0088】
図5及び図6において本実施の形態では、データ線6a、走査線3a及び容量線3b並びにTFT30を含む図5中右上がりの斜線が引かれた網目状の領域においては、TFTアレイ基板10が凹状に窪んでおり、画像表示領域の平坦化用の溝が形成されている。
【0089】
図6に示すように、画素スイッチング用TFT30に各々対向する位置においてTFTアレイ基板10と各画素スイッチング用TFT30との間には、一画素毎に島状に第1遮光膜11aが設けられている。第1遮光膜11aは、好ましくは不透明な高融点金属であるTi、Cr、W、Ta、Mo及びPbのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成される。
【0090】
更に、第1遮光膜11aと複数の画素スイッチング用TFT30との間には、第1層間絶縁膜12が設けられている。第1層間絶縁膜12は、画素スイッチング用TFT30を構成する半導体層1aを第1遮光膜11aから電気的絶縁するために設けられるものである。更に、第1層間絶縁膜12は、TFTアレイ基板10の全面に形成されることにより、画素スイッチング用TFT30のための下地膜としての機能をも有する。
【0091】
本実施の形態では、ゲート絶縁膜2を走査線3aに対向する位置から延設して誘電体膜として用い、半導体層1aを延設して第1蓄積容量電極1fとし、更にこれらに対向する容量線3bの一部を第2蓄積容量電極とすることにより、蓄積容量70が構成されている。
【0092】
図6において、画素スイッチング用TFT30は、LDD(Lightly Doped Drain)構造を有しており、走査線3a、当該走査線3aからの電界によりチャネルが形成される半導体層1aのチャネル領域1a’、走査線3aと半導体層1aとを絶縁するゲート絶縁膜2、データ線6a、半導体層1aの低濃度ソース領域1b及び低濃度ドレイン領域1c、半導体層1aの高濃度ソース領域1d並びに高濃度ドレイン領域1eを備えている。高濃度ドレイン領域1eには、複数の画素電極9aのうちの対応する一つが接続されている。本実施の形態では特にデータ線6aは、Al等の低抵抗な金属膜や金属シリサイド等の合金膜などの遮光性の薄膜から構成されている。また、走査線3a、ゲート絶縁膜2及び第1層間絶縁膜12の上には、高濃度ソース領域1dへ通じるコンタクトホール5及び高濃度ドレイン領域1eへ通じるコンタクトホール8が各々形成された第2層間絶縁膜4が形成されている。更に、データ線6a及び第2層間絶縁膜4の上には、高濃度ドレイン領域1eへのコンタクトホール8が形成された第3層間絶縁膜7が形成されている。
【0093】
画素スイッチング用TFT30は、好ましくは上述のようにLDD構造を持つが、低濃度ソース領域1b及び低濃度ドレイン領域1cに不純物イオンの打ち込みを行わないオフセット構造を持ってよいし、走査線3aの一部であるゲート電極をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソース及びドレイン領域を形成するセルフアライン型のTFTであってもよい。また本実施の形態では、画素スイッチング用TFT30のゲート電極をソース−ドレイン領域間に1個のみ配置したシングルゲート構造としたが、これらの間に2個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。
【0094】
尚、本実施形態では特に、図6に示したように、半導体層1aのソース側及びドレイン側のコンタクトホール5及び8を開孔する領域における半導体層1aの直下には、コンタクトマージン層801が夫々島状に形成されている。コンタクトマージン層801は、半導体層1aと同じくポリシリコン膜から形成されており、コンタクトホール5及び8を開孔する際のエッチングの突き抜け防止のために設けられており、これにより比較的長いコンタクトホールであっても容易に開孔できる。なお、コンタクトマージン層801はドレイン側だけでもよい。
【0095】
次に図7及び図8を参照して、以上のように構成された電気光学装置の全体構成を説明する。尚、図7は、TFTアレイ基板10をその上に形成された各構成要素と共に対向基板20の側から見た平面図であり、図8は、対向基板20を含めて示す図7のH−H’断面図である。
【0096】
図7において、TFTアレイ基板10の上には、シール材52がその縁に沿って設けられており、その内側に並行して、例えば第2遮光膜23と同じ或いは異なる材料から成る額縁としての第3遮光膜53が設けられている。シール材52の外側の領域には、データ線駆動回路101及び外部回路接続端子102がTFTアレイ基板10の一辺に沿って設けられており、走査線駆動回路104が、この一辺に隣接する2辺に沿って設けられている。更にTFTアレイ基板10の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路104間をつなぐための複数の配線105が設けられている。また、対向基板20のコーナー部の少なくとも1箇所においては、TFTアレイ基板10と対向基板20との間で電気的導通をとるための上下導通材106が設けられている。そして、図8に示すように、図7に示したシール材52とほぼ同じ輪郭を持つ対向基板20が当該シール材52によりTFTアレイ基板10に固着されている。
【0097】
以上図4から図8を参照して説明した電気光学装置の実施形態では、データ線駆動回路101及び走査線駆動回路104をTFTアレイ基板10の上に設ける代わりに、例えばTAB(テープオートメイテッドボンディング基板)上に実装された駆動用LSIに、TFTアレイ基板10の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、本願発明をTFTアクティブマトリクス駆動方式以外の、TFD(薄膜ダイオード)アクティブマトリクス方式、パッシブマトリクス駆動方式などいずれの方式に適用しても高品位の画像表示が可能な電気光学装置を実現できる。更にまた、上述の電気光学装置では、対向基板20の外面及びTFTアレイ基板10の外面には各々、例えば、TN(Twisted Nematic)モード、VA(Vertically Aligned)モード、PDLC(Polymer Dispersed Liquid Crystal)モード等の動作モードや、ノーマリーホワイトモード/ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【0098】
(電気光学装置の製造プロセス)
次に、図4から図8に示した如き構成を持つ電気光学装置を構成するTFTアレイ基板側の製造プロセスについて、図9を参照して説明する。図9は、このようなTFTアレイ基板側の製造プロセスにおける各工程を順を追って示すプロセスチャートである。
【0099】
先ず図9のステップS1では、先ず石英基板、ハードガラス基板、シリコン基板等のTFTアレイ基板10を用意し、ウエットエッチング又はドライエッチングにより、図6に示した如きデータ線6a等を形成すべき領域に溝を掘る。
【0100】
続いてステップS2では、TFTアレイ基板10の全面に、Ti、Cr、W、Ta、Mo等の高融点金属から、スパッタリング工程又は蒸着工程等により遮光膜を形成し、その後フォトリソグラフィ工程、エッチング工程等により図5に示した如き平面パターンを持つ第1遮光膜11aを形成する。
【0101】
次にステップS3では、第1遮光膜11aが形成されたTFTアレイ基板10上に、例えば、常圧又は減圧CVD法等によりTEOS(テトラ・エチル・オルソ・シリケート)ガス、TEB(テトラ・エチル・ボートレート)ガス、TMOP(テトラ・メチル・オキシ・フォスレート)ガス等を用いて、NSG、PSG、BSG、BPSGなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなり、膜厚が約500〜2000nmの下地絶縁膜である第1層間絶縁膜12を形成する。
【0102】
次に、ステップS4では、下地絶縁膜12の上に、減圧CVD等によりアモルファスシリコン膜を形成しアニール処理を施すことにより、ポリシリコン膜を固相成長させる。或いは、アモルファスシリコン膜を経ないで、減圧CVD法等によりポリシリコン膜を直接形成する。次に、このポリシリコン膜に対し、フォトリソグラフィ工程、エッチング工程等を施すことにより、コンタクトホール5及び8に対向する予定の領域にコンタクトマージン層801を形成する。
【0103】
次に、ステップS5では、コンタクトマージン層801及び下地絶縁膜12の上に、減圧CVD等によりアモルファスシリコン膜を形成しアニール処理を施すことにより、ポリシリコン膜を固相成長させる。或いは、アモルファスシリコン膜を経ないで、減圧CVD法等によりポリシリコン膜を直接形成する。次に、このポリシリコン膜に対し、フォトリソグラフィ工程、エッチング工程等を施すことにより、図5に示した如き第1蓄積容量電極1fを含む所定パターンを有する半導体層1aを形成する。
【0104】
次に、ステップS6では、熱酸化、あるいはCVD、熱酸化+CVDを行い、TFT30のゲート絶縁膜と共に蓄積容量形成用の第1誘電体膜を含む絶縁薄膜2を形成する。この結果、半導体層1aの厚さは、約30〜150nmの厚さ、好ましくは約35〜50nmの厚さとなり、絶縁薄膜2の厚さは、約20〜150nmの厚さ、好ましくは約30〜100nmの厚さとなる。
【0105】
次に、ステップS7では、半導体層1aのチャネル領域1a’及び第1蓄積容量電極1fに不純物イオン打ち込みを行ってこれらの領域で所定の抵抗値を得る。
【0106】
次に、ステップS8では、減圧CVD法等によりポリシリコン膜を約100〜500nmの厚さに堆積し、更にP(リン)を熱拡散して、このポリシリコン膜を導電化した後、フォトリソグラフィ工程、エッチング工程等により、図5に示した如き所定パターンの走査線3a及び容量線3bを形成する。尚、走査線3a及び容量線3bは、高融点金属や金属シリサイド等の金属合金膜で形成しても良いし、ポリシリコン膜等と組み合わせた多層配線としても良い。
【0107】
次に、ステップS9では、ステップS4でTFTアレイ基板10の裏側に形成された第1膜の一例としてのコンタクトマージン層801と同一膜、ステップS5でTFTアレイ基板10の裏側に形成された第2膜の一例としての半導体層1aと同一膜、ステップS6でTFTアレイ基板10の裏側に形成された酸化膜の一例であるゲート絶縁膜2と同一膜、並びにステップS8でTFTアレイ基板10の裏側に形成された第3膜の一例としての走査線3a及び容量線3bと同一膜を、上述した実施形態に係る基板装置の製造方法における一括除去工程を用いて一括除去する。
【0108】
但し、この例においてはステップS8及びS9の処理で、図1に示した第1実施形態の如くステップS8の走査線3a及び容量線3bのパターニング後に4つの層(即ち、コンタクトマージン層801、半導体層1a、ゲート絶縁膜2並びに走査線3a及び容量線3bと夫々同一膜から形成された、TFTアレイ基板10の裏側に積層された4つの膜)の一括除去を行っているが、図2に示した第2実施形態の如くステップS8の走査線3a及び容量線3bのパターニング前(且つ、走査線3a及び容量線3bを形成するためのポリシリコン膜の形成後)に、このような一括除去を行ってもよい。
【0109】
或いは、このように4つの層を一括除去する代りに、ステップS4及びステップS5でTFTアレイ基板10の裏側に形成される2つの層(即ち、コンタクトマージン層801及び半導体層1aと夫々同一膜から形成された、TFTアレイ基板10の裏側に積層された2つの膜)を、ステップS6より前に、一旦一括除去しておき、その後、ステップS6及びステップS8でTFTアレイ基板10の裏側に形成される2つの層(即ち、走査線3a及び容量線3bと夫々同一膜から形成された、TFTアレイ基板10の裏側に積層された2つの膜)を、一括除去してもよい。
【0110】
次に、ステップS10では、低濃度及び高濃度の2段階で不純物イオンをドープすることにより、低濃度ソース領域1b及び低濃度ドレイン領域1c、高濃度ソース領域1d及び高濃度ドレイン領域1eを含む、LDD構造の画素スイッチング用TFT30を形成する。
【0111】
尚、以上のステップS1からS10と並行して、TFTから構成されるデータ線駆動回路、走査線駆動回路等の周辺回路をTFTアレイ基板10上の周辺部に形成してもよい。
【0112】
次に、ステップS11では、走査線3a及び容量線3bが形成された第1層間絶縁膜91上に、例えば、常圧又は減圧CVD法やTEOSガス等を用いて、NSG、PSG、BSG、BPSGなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第2層間絶縁膜4を形成する。第2層間絶縁膜4は、例えば500〜2000nm程度の膜厚とされる。尚、この熱焼成と並行して或いは相前後して、半導体層1aを活性化するために約1000℃のアニール処理を行ってもよい。
【0113】
次に、ステップS12では、データ線6aと半導体層1aの高濃度ソース領域1dを電気的に接続するためのコンタクトホール5を第2層間絶縁膜4及び絶縁薄膜2に開孔する。また、走査線3aや容量線3bを基板周辺領域において図示しない配線と接続するためのコンタクトホールも、コンタクトホール5と同一の工程により開孔することができる。
【0114】
次に、ステップS13では、第2層間絶縁膜4の上に、スパッタリング処理等により、Al等の低抵抗金属膜や金属シリサイド膜を約100〜500nmの厚さに堆積した後、フォトリソグラフィ工程及びエッチング工程等により、図5に示した如き平面パターンを持つデータ線6aを形成する。
【0115】
次に、ステップS14では、データ線6aが形成された第2層間絶縁膜4上に、例えば、常圧又は減圧CVD法やTEOSガス等を用いて、NSG、PSG、BSG、BPSGなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第3層間絶縁膜7を形成する。第3層間絶縁膜7は、例えば500〜2000nm程度の膜厚とされる。
【0116】
次に、ステップS15では、画素電極9aと高濃度ドレイン領域1eとを電気的に接続するためのコンタクトホール8を、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチング或いはウエットエッチングにより形成する。
【0117】
次に、ステップS16では、第3層間絶縁膜7の上に、スパッタリング処理等により、ITO膜等の透明導電性薄膜を、約50〜200nmの厚さに堆積し、更にフォトリソグラフィ工程及びエッチング工程等により、画素電極9aを形成する。
【0118】
次に、ステップS17では、TFTアレイ基板10の周辺領域に、図7及び図8に示した如き外部回路接続端子102を形成する。
【0119】
尚、ステップS16又はS17の後には、画素電極9aを含む全表面に、配向膜16をスピンコート等によりポリイミド薄膜などの有機薄膜から形成した後、所定のラビング処理を施す。
【0120】
以上説明したステップS1からS17により電気光学装置のTFTアレイ基板側の製造が完了するが、本実施形態の電気光学装置の製造方法は特に、ステップS4〜ステップS9において、図1から図3を参照して説明した基板装置の製造方法を含んでいる。従って、本実施形態の電気光学装置の製造方法によれば、信頼性の高いTFT30、走査線3a、容量線3bを備えた電気光学装置を比較的容易に製造できる。
【0121】
本発明は、上述した各実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴なう基板装置の製造方法及び電気光学装置の製造方法もまた本発明の技術的範囲に含まれるものである。
【0122】
【発明の効果】
以上詳細に説明したように本発明によれば、信頼性が高く且つ配線抵抗が低い配線を比較的容易に製造することが可能となる。また、このような配線を備えることにより装置信頼性が高く且つ高品位の画像表示が可能な電気光学装置を実現できる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係る基板装置の製造方法を各工程における断面図により順を追って示す工程図である。
【図2】本発明の第2実施形態に係る基板装置の製造方法を各工程における断面図により順を追って示す工程図である。
【図3】本発明の第3実施形態に係る基板装置の製造方法を各工程における断面図により順を追って示す工程図である。
【図4】本発明の電気光学装置の実施形態における画像表示領域を構成するマトリクス状の複数の画素に設けられた各種素子、配線等の等価回路である。
【図5】図4の電気光学装置におけるデータ線、走査線、画素電極等が形成されたTFTアレイ基板の相隣接する複数の画素群の平面図である。
【図6】図5のA−A’断面図である。
【図7】本発明の電気光学装置の実施形態におけるTFTアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図8】図7のH−H’断面図である。
【図9】本発明の実施形態に係る電気光学装置のTFTアレイ基板側の製造工程を順を追って示すプロセスチャートである。
【符号の説明】
1a…半導体層
2…ゲート絶縁膜
3a…走査線
3b…容量線
5…コンタクトホール
6a…データ線
8…コンタクトホール
9a…画素電極
10…TFTアレイ基板
11a…第1遮光膜
20…対向基板
21…対向電極
23…第2遮光膜
30…画素スイッチング用TFT
50…電気光学物質層
52…シール材
70…蓄積容量
101…データ線駆動回路
104…走査線駆動回路
800…基板
801、801a、801b…第1膜
802、802a,802b…第2膜
901、901a、901b…第1膜
902、902b…酸化膜
903、903a,903b…第2膜
804…レジスト
806…レジスト
808…レジスト
Claims (10)
- 基板の表側及び裏側から、該基板の表面及び裏面にCVDにより第1膜を形成する第1膜形成工程と、
前記基板の表側から、前記基板の表面に形成された第1膜をエッチングによりパターニングする第1膜パターニング工程と、
前記基板の表側及び裏側から、前記パターニングされた第1膜を含む前記基板の表面に形成された積層体上及び前記第1膜を含む前記基板の裏面に形成された積層体上に、CVDにより第2膜を形成する第2膜形成工程と、
前記基板の表側から、前記表側の最表面に形成されている前記第2膜を、パターニングする前にレジストで覆って保護する工程と、
前記第2膜が前記レジストで覆われた状態で、前記第2膜及び前記第1膜を含む前記基板の裏面に形成された積層体をエッチングにより一括して除去する一括除去工程と
前記一括除去工程の後に、前記基板の表側から、前記基板の表面に形成された第2膜をエッチングによりパターニングする第2膜パターニング工程と、
を含むことを特徴とする基板装置の製造方法。 - 基板の表側及び裏側から、該基板の表面及び裏面にCVDにより第1膜を形成する第1膜形成工程と、
前記基板の表側から、前記基板の表面に形成された第1膜をエッチングによりパターニングする第1膜パターニング工程と、
前記基板の表側及び裏側から、前記パターニングされた第1膜を含む前記基板の表面に形成された積層体上及び前記第1膜を含む前記基板の裏面に形成された積層体上に、CVDにより第2膜を形成する第2膜形成工程と、
前記基板の表側から、前記基板の表面に形成された第2膜をエッチングによりパターニングする第2膜パターニング工程と、
前記基板の表側及び裏側から、前記パターニングされた第2膜を含む前記基板の表面に形成された積層体上及び前記第2膜を含む前記基板の裏面に形成された積層体上に、CVDにより第3膜を形成する第3膜形成工程と、
前記基板の表側から、前記表側の最表面に形成されている前記第3膜を、パターニングする前にレジストで覆って保護する工程と、
前記第3膜が前記レジストで覆われた状態で、前記第3膜、前記第2膜及び前記第1膜を含む前記基板の裏面に形成された積層体をエッチングにより一括して除去する一括除去工程と、
前記一括除去工程の後に、前記基板の表側から、前記基板の表面に形成された第3膜をエッチングによりパターニングする第3膜パターニング工程と、
を備えることを特徴とする基板装置の製造方法。 - 前記一括除去工程は、ウエットエッチングを行う工程を含むことを特徴とする請求項1又は2に記載の基板装置の製造方法。
- 前記一括除去工程は、エッチングガスを少なくとも1回交換して同一エッチング装置によりドライエッチングを行う工程を含むことを特徴とする請求項1から3のいずれか一項に記載の基板装置の製造方法。
- 前記第1膜及び前記第2膜は、ポリシリコン膜からなることを特徴とする請求項1から4のいずれか一項に記載の基板装置の製造方法。
- 前記第1膜パターンニング工程と前記一括除去工程との間に、前記基板の表側及び裏側から、酸化膜を形成する酸化膜形成工程を更に含み、
前記一括除去工程では、前記酸化膜、前記第2膜及び前記第1膜を含む前記基板の裏面に形成された積層体を一括して除去することを特徴とする請求項1から5のいずれか一項に記載の基板装置の製造方法。 - 前記一括除去工程で用いられるレジストは、前記第1膜パターニング工程で用いられるレジストよりも感度が低いことを特徴とする請求項1から6のいずれか一項に記載の基板装置の製造方法。
- 前記一括除去工程で用いられるレジストは、前記第1膜パターニング工程で用いられるレジストよりも膜厚が厚いことを特徴とする請求項1から7に記載の基板装置の製造方法。
- 前記一括除去工程で用いられるレジストは、前記第1膜パターニング工程で用いられるレジストよりもポストベーク温度が高いことを特徴とする請求項1から8に記載の基板装置の製造方法。
- 請求項1から9のいずれか一項に記載の基板装置の製造方法を含み、
前記第1膜形成工程及び前記第1膜パターニング工程により、前記基板上で各画素に構築される電子素子及び該電子素子に接続された配線の少なくとも一部を前記第1膜から形成することを特徴とする電気光学装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000158352A JP3968954B2 (ja) | 2000-05-29 | 2000-05-29 | 基板装置の製造方法及び電気光学装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000158352A JP3968954B2 (ja) | 2000-05-29 | 2000-05-29 | 基板装置の製造方法及び電気光学装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001339069A JP2001339069A (ja) | 2001-12-07 |
JP3968954B2 true JP3968954B2 (ja) | 2007-08-29 |
Family
ID=18662834
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000158352A Expired - Fee Related JP3968954B2 (ja) | 2000-05-29 | 2000-05-29 | 基板装置の製造方法及び電気光学装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3968954B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100362413C (zh) * | 2004-09-29 | 2008-01-16 | 财团法人工业技术研究院 | 一种制作电子装置的方法 |
JP2007249175A (ja) | 2006-02-20 | 2007-09-27 | Seiko Epson Corp | 電気光学装置の製造方法 |
-
2000
- 2000-05-29 JP JP2000158352A patent/JP3968954B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001339069A (ja) | 2001-12-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9786687B2 (en) | Semiconductor device and manufacturing method thereof | |
JP4118485B2 (ja) | 半導体装置の作製方法 | |
JP5372900B2 (ja) | 液晶表示装置 | |
JP5528475B2 (ja) | アクティブマトリクス基板及びその製造方法 | |
US20050227399A1 (en) | Method of fabricating liquid crystal display device | |
JP2001318626A (ja) | 半導体装置およびその作製方法 | |
CN100364044C (zh) | 半导体装置及制造方法、电光装置及制造方法和电子设备 | |
JP2001264804A (ja) | 液晶表示装置およびその作製方法 | |
JP2002182243A (ja) | 液晶表示装置用トランジスタ基板及びその製造方法 | |
US20040155244A1 (en) | Transistor and method of manufacturing the same, electro-optical device, semiconductor device, and electronic apparatus | |
JP3968954B2 (ja) | 基板装置の製造方法及び電気光学装置の製造方法 | |
US8435722B2 (en) | Method for fabricating liquid crystal display device | |
JP4128588B2 (ja) | 液晶表示装置 | |
JP4118705B2 (ja) | 半導体装置の作製方法 | |
JP3377003B2 (ja) | アクティブ素子アレイ基板の製造方法 | |
US20230367166A1 (en) | Method of manufacturing active matrix substrate and liquid crystal display device | |
JP2007248890A (ja) | 液晶表示装置及び液晶表示装置製造方法 | |
KR100697368B1 (ko) | 박막트랜지스터-액정표시패널의 제조방법 | |
JP2004241617A (ja) | 電気光学基板、電気光学装置、電気光学装置の製造方法、電子機器 | |
JP2012053467A (ja) | 液晶表示装置 | |
JP2005084197A (ja) | 電気光学装置の製造方法 | |
JP2004309848A (ja) | 基板の製造方法、電気光学装置用基板の製造方法及び液晶装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041220 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050105 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050201 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060314 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060512 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070515 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070528 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130615 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130615 Year of fee payment: 6 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |