JP2001339069A - 基板装置の製造方法及び電気光学装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＴＦＴアレイ基板装置等の製造方法におい
て、製造工程の効率化を図り且つ製造される装置の信頼
性を高める。 【解決手段】 基板装置の製造方法は、基板（８００）
の表面及び裏面にＣＶＤにより第１膜（８０１ａ，８０
１ｂ）を形成する第１膜形成工程と、基板の表面に形成
された第１膜をエッチングによりパターニングする第１
膜パターニング工程と、このパターニングされた第１膜
を含む基板の表面に形成された積層体上及び第１膜を含
む基板の裏面に形成された積層体上に、ＣＶＤにより第
２膜（８０２ａ，８０２ｂ）を形成する第２膜形成工程
と、第２膜及び第１膜を含む基板の裏面に形成された積
層体をエッチングにより一括して除去する一括除去工程
とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＴＦＴアレイ基板
装置、半導体基板装置等の基板装置の製造方法及びこれ
を含む電気光学装置の製造方法の技術分野に属し、特に
液晶装置等の電気光学装置を構成する基板装置を製造す
るのに好適な基板装置の製造方法及びこれを含む電気光
学装置の製造方法の技術分野に属する。

【０００２】

【従来の技術】従来、この種の基板装置の製造方法とし
て、例えば薄膜トランジスタ（以下適宜、ＴＦＴと称
す）を備えたＴＦＴアレイ基板装置を製造する方法で
は、石英基板等の基板上に、ＣＶＤ（化学蒸着）により
チャネル領域を有する半導体層となるポリシリコン膜を
形成し、レジストを用いてのフォトリソグラフィ及びエ
ッチングにより、所定パターンとする。次に、その上に
ゲート酸化膜としての酸化膜を熱酸化等により形成す
る。更にその上にゲート電極となるポリシリコン膜をＣ
ＶＤにより形成し、レジストを用いてのフォトリソグラ
フィ及びエッチングにより、所定パターンとする。

【０００３】上述の製造方法によれば、ポリシリコン膜
をＣＶＤで成膜する際に、基板の表面だけでなく裏面に
も同様にポリシリコン膜が形成される。しかるに、電気
光学装置用の基板装置等の場合、当該基板装置の透過率
が問題とされるため、このように裏面に形成されると共
に透過率を低める要因となる不要なポリシリコン膜を是
非取り除かねばならない。

【０００４】ここで、基板の表面に形成されたポリシリ
コン膜をパターニングする際のエッチングにより裏面に
形成されたポリシリコン膜も除去することが考えられ
る。しかし、基板の表面に形成されたポリシリコン膜を
配線や素子の一部とするようにパターニングする場合、
高いパターン精度が要求されるので、指向性の高いドラ
イエッチングを用いる必要がある。従って、このような
基板の表側に対するエッチングでは、裏面に形成された
ポリシリコン膜を除去することはできない。

【０００５】そこで現状では、裏面にポリシリコン膜が
形成される都度に（即ち、表面に形成されたポリシリコ
ン膜上で、次の成膜等を行う以前に）、これを専用の
（即ち、裏面に形成されたポリシリコン膜を除去するた
めに専用の）エッチングにより除去している。

【０００６】

【発明が解決しようとする課題】しかしながら、ＣＶＤ
により裏面に形成される不要なポリシリコン膜が形成さ
れる都度に、これを除去するために専用の（基板表面へ
のレジストの塗布、焼成、剥離等を含む）フォトリソグ
ラフィ及びエッチングを行っているのでは、工程数削減
や製造工程の単純化、或いは製造コストの削減等の一般
的な要請に沿うのは困難であるという問題点がある。更
に、ＴＦＴの半導体層やゲート電極となる有用なポリシ
リコン膜が表面に露出した状態における裏面の不要なポ
リシリコンを除去する作業は、当該表面にある有用なポ
リシリコン膜にダメージを与える原因となる。更に裏面
に形成されるポリシリコン膜等はその都度除去されるた
め、当該基板装置の一連の製造プロセスの大半におい
て、石英基板等の基板の裏面は、露出した状態とされる
ので、いずれかの工程で基板の裏面にキズが付く可能性
が基本的に高い。この結果、上述の製造方法によれば製
造される基板装置或いはこれを備えた電気光学装置にお
ける装置信頼性を高めるのが困難であるという問題点も
ある。

【０００７】本発明は上述した問題点に鑑みなされたも
のであり、製造工程の効率化を図ることができ、しかも
製造された装置の信頼性を高めることも可能である基板
装置の製造方法及びこれを含む電気光学装置の製造方法
を提供することを課題とする。

【０００８】

【課題を解決するための手段】本発明の基板装置の製造
方法では、基板の表側及び裏側から、該基板の表面及び
裏面にＣＶＤにより第１膜を形成する第１膜形成工程
と、前記基板の表側から、前記基板の表面に形成された
第１膜をエッチングによりパターニングする第１膜パタ
ーニング工程と、前記基板の表側及び裏側から、前記パ
ターニングされた第１膜を含む前記基板の表面に形成さ
れた積層体上及び前記第１膜を含む前記基板の裏面に形
成された積層体上に、ＣＶＤにより第２膜を形成する第
２膜形成工程と、前記第２膜及び前記第１膜を含む前記
基板の裏面に形成された積層体をエッチングにより一括
して除去する一括除去工程とを含む。

【０００９】本発明の基板装置の製造方法によれば、先
ず石英基板、半導体基板等の基板が用意され、第１膜形
成工程で、ＣＶＤにより、基板の表面に第１膜が形成さ
れる。この際、ＣＶＤは、スパッタリング等の技術と異
なり指向性が殆ど無いため、基板の表側及び裏側から作
用する。このため、基板の裏面にも、第１膜が形成され
る。このように裏面に形成された第１膜はこの時点では
除去されず、第１膜で基板の裏面が覆われた状態のま
ま、引き続いて基板の表面におけるパターニング工程或
いは成膜工程が行われることになる。即ち次に、第１膜
パターニング工程で、基板の表側からのエッチングによ
り、基板の表面に形成された第１膜はパターニングさ
れ、製造すべき基板装置の仕様に応じた所定パターンと
される。更に、製造すべき基板装置の仕様に応じて、パ
ターニングされた第１膜上に直接或いは該第１膜を含む
積層体上における酸化膜や絶縁膜の成膜等を経た後に、
第２膜形成工程で、ＣＶＤにより、第１膜を含む基板の
表面に形成された積層体上に第２膜が形成される。この
際、ＣＶＤで成膜を行っているので、第１膜を含む基板
の裏面に形成された積層体上にも第２膜が形成される。
次に、製造すべき基板装置の仕様に応じて基板の表側で
第１膜を含む積層体上における酸化膜や絶縁膜の成膜等
を経た後に、若しくは第２膜の成膜直後又は第２膜のパ
ターニング後に、一括除去工程で、第２膜のみならず第
１膜形成工程後に除去されていない第１膜を含む基板の
裏面に形成された積層体が、エッチングにより一括して
除去される。ここに、「一括して除去」とは、他の成膜
処理やパターニング処理を、第２膜及び第１膜をエッチ
ングにより除去する間に介在させること無く、これらの
第２膜及び第１膜を連続或いは一連のエッチングにより
除去する意味であり、同一のエッチング装置内で同一の
エッチングガス又は液により除去する場合の他、エッチ
ングガス又は液を途中で（第２膜用から第１膜用に）交
換する場合や、途中で異なるエッチング装置に移してエ
ッチングを続ける場合も含む。また、基板の裏側で第２
膜と第１膜との間に他の膜（例えば、酸化膜や絶縁膜）
が存在する場合には、当該他の膜並びに第２膜及び第１
膜を連続的に或いは一連のエッチングにより除去する意
味である。

【００１０】このように本発明の基板装置の製造方法に
よれば、一括して第２膜及び第１膜をエッチングにより
除去するので、第１膜や第２膜を形成する都度にこれら
裏面に形成された膜を一々専用のエッチング（表面にお
けるレジスト塗布、焼成、剥離等を含むプロセス）によ
り除去する場合と比べて、製造工程を単純化できる。

【００１１】また、このように裏面に形成された膜を一
々専用のエッチングにより除去する場合と比べて、基板
の表面に形成された積層体上にレジストを塗布し、焼成
し、後にこれを剥離するプロセスを含むエッチングを、
裏面に形成された膜を除去するために行う回数が、１／
２以下に減る。従って、基板の表面に形成された積層体
が当該専用エッチングの過程でダメージを受ける可能性
が低減される。このため、最終的に基板の表面に形成さ
れた積層体からなる配線や素子が不良化する可能性を低
減でき、製造される基板装置における装置信頼性を高め
ることが可能となる。

【００１２】更に、第１膜を形成してから、第１膜を第
２膜と共にエッチングにより除去するまでの間は、基板
の裏面は、少なくとも第１膜により覆われている。この
ため、当該第１膜が基板の裏面用の保護膜として機能
し、最終的に基板の裏面にキズ等のダメージが付くの効
果的に防止できる（即ち、裏面を覆う第１膜にキズ等が
ついてもその後の一括除去工程で除去されてしまうので
問題とならない）。従って、この意味からも、最終的に
製造される装置における装置信頼性及び性能を高めるこ
とが可能となる。

【００１３】これに加えて、第１膜を形成してから、第
１膜を第２膜と共にエッチングにより除去するまでの間
は、基板の裏面に形成されている第１膜等を利用して静
電チャックを用いることも可能となるので一層有利であ
る（即ち、石英基板では、絶縁性が高いため、静電チャ
ックを用いることができず、製造装置内における基板の
搬送や固定には、専らクランプ等を用いなくてはなら
ず、ハイパフォーマンスの装置は使用できない）。

【００１４】但し、本発明の基板装置の製造方法では、
一括除去工程があまり遅くなったのでは（例えば、基板
の裏面において、第１膜形成工程後に行われる複数の工
程を経て、第１膜上に第２膜以外に複数の膜や特に厚い
膜が形成されたのでは）、その後にエッチングにより一
括して除去するのは困難である。例えば、第２膜上にＣ
ＶＤによる層間絶縁膜（ＮＳＧ、ＢＳＧ等）を膜厚８０
０ｎｍ程度に形成した後では、一括除去は非常に困難と
なる（時間がかかる）。このため個々の基板装置を製造
する上での、個別具体的な一括除去工程の容易性（エッ
チング時間）、一括除去により得られる製造上の利益、
第１膜等を保護膜として機能させる期間、第１膜により
静電チャックの利用を可能ならしめる期間等を総合的に
勘案して、適当と考えられる工程後に、当該一括除去工
程を入れるのが好ましい。

【００１５】本発明の基板装置の製造方法の一態様で
は、前記一括除去工程の前に、前記基板の表側から、前
記第２膜及び前記第１膜を含む前記基板の表面に形成さ
れた積層体をレジストで覆って保護する工程を更に含
み、前記一括除去工程は、前記第２膜及び前記第１膜を
含む前記基板の表面に形成された積層体が前記レジスト
で覆われた状態のまま終始行われる。

【００１６】この態様によれば、第２膜及び第１膜を含
む基板の表面に形成された積層体はレジストで覆われ保
護された状態のままで、一括除去工程が開始され、終了
される。従って、一括除去工程に用いられるエッチング
装置の種類や数や、エッチングガス又は液の種類や数に
よらず、裏面に形成された第２膜及び第１膜を除去する
ためには、基板の表側には一つのレジストを夫々１回だ
け塗布・焼成・剥離すれば足る。この結果、製造工程の
簡略化を図ることができると共にレジストの塗布から剥
離に至る過程で基板の表面側におけるダメージを最小限
に抑えられる。

【００１７】本発明の基板装置の製造方法の他の態様で
は、前記一括除去工程の後に、前記基板の表側から、前
記基板の表面に形成された第２膜をエッチングによりパ
ターニングする第２膜パターニング工程を更に含む。

【００１８】この態様によれば、一括除去工程の後に、
基板の裏側で第２膜が除去された状態で、基板の表側で
第２膜が第２膜パターニング工程によりエッチングによ
りパターニングされる。従って、基板の表側では、パタ
ーニング前の均一な第２膜上に、一括除去工程における
エッチング用のレジストを塗布できる。この結果、当該
レジストを良好に塗布、焼成及び剥離可能となり、当該
レジストの塗布、焼成及び剥離に起因する第２膜のダメ
ージを低減できる。

【００１９】或いは本発明の基板装置の製造方法の他の
態様では、前記一括除去工程の前に、前記基板の表側か
ら、前記基板の表面に形成された第２膜をエッチングに
よりパターニングする第２膜パターニング工程を更に含
む。

【００２０】この態様によれば、基板の表側で第２膜が
第２膜パターニング工程によりエッチングによりパター
ニングされ、その後、一括除去工程により基板の裏側で
第２膜及び第１膜が除去される。従って、第２パターニ
ング工程の間も、基板の裏面は第２膜及び第１膜により
保護されている。即ち、比較的長期に亘って基板の裏面
を第２膜及び第１膜により保護できるので、当該基板の
裏面がキズ等のダメージを受ける可能性を一層低減でき
る。

【００２１】或いは本発明の基板装置の製造方法の他の
態様では、前記一括除去工程の前に、前記基板の表側か
ら、前記基板の表面に形成された第２膜をエッチングに
よりパターニングする第２膜パターニング工程と、前記
基板の表側及び裏側から、前記パターニングされた第２
膜を含む前記基板の表面に形成された積層体上及び前記
第２膜を含む前記基板の裏面に形成された積層体上に、
ＣＶＤにより第３膜を形成する第３膜形成工程とを更に
含み、前記一括除去工程では、前記第３膜、前記第２膜
及び前記第１膜を含む前記基板の裏面に形成された積層
体をエッチングにより一括して除去する。

【００２２】この態様によれば、基板の表側で第２膜が
第２膜パターニング工程でエッチングによりパターニン
グされ、その後、第３成膜工程で、このようにパターニ
ングされた第２膜を含む基板の表面に形成された積層体
（第１膜と第２膜との間や、第２膜上に酸化膜や絶縁膜
が形成されているものも含む）上に、ＣＶＤにより第３
膜が形成される。この際、ＣＶＤは指向性が殆ど無く、
基板の表側及び裏側から作用するため、基板の裏面にも
第３膜が形成される。更にその後、一括除去工程により
基板の裏側で第３膜、第２膜及び第１膜が一括して除去
される。従って、３つの膜を一括して除去するので、こ
れら第１〜第３膜を形成する都度にこれら基板の裏面に
形成された膜を一々専用のエッチングにより除去する場
合と比べて、製造工程を遥かに単純化できる。

【００２３】尚、エッチングにより一括して除去可能な
程度において、第３膜の上に更にＣＶＤにより形成され
た複数の膜（例えば、第４膜、第５膜、第６膜、…）を
含めて一括して除去してもよい。或いは、これら複数の
膜（第１膜、第２膜、第３膜、…）を２つ以上ずつ一括
してエッチングにより除去してもよい。

【００２４】この態様では、前記一括除去工程の後に、
前記基板の表側から、前記基板の表面に形成された第３
膜をエッチングによりパターニングする第３膜パターニ
ング工程を更に含んでもよい。

【００２５】この態様によれば、一括除去工程の後に、
基板の裏側で第３膜が除去された状態で、基板の表側で
第３膜が第３膜パターニング工程によりエッチングによ
りパターニングされる。従って、基板の表側では、パタ
ーニング前の均一な第３膜上に、一括除去工程における
エッチング用のレジストを塗布できる。

【００２６】或いはこの態様では、前記一括除去工程の
前に、前記基板の表側から、前記基板の表面に形成され
た第３膜をエッチングによりパターニングする第３膜パ
ターニング工程を更に含んでもよい。

【００２７】この態様によれば、基板の表側で第３膜が
第３膜パターニング工程によりエッチングによりパター
ニングされ、その後、一括除去工程により基板の裏側で
第３膜、第２膜及び第１膜が除去される。従って、第３
パターニング工程の間も、基板の裏面は第３膜、第２膜
及び第１膜により保護されている。

【００２８】本発明の基板装置の製造方法の他の態様で
は、前記一括除去工程は、ウエットエッチングを行う工
程を含む。この態様によれば、ウエットエッチングによ
り一括除去工程の少なくとも一部が行われる。一般に、
ウエットエッチングでは指向性がなくパターン精度を出
すことが困難であるが、一括除去工程ではパターン精度
を出す必要は全く無い（即ち、表側は全く除去せず、裏
側は全面的に除去すればよい）。このため、例えば低品
位のエッチング液を用いて簡易なウエットエッチング環
境でも当該一括除去処理を問題なく行える。更に、大量
の基板装置をバッチ処理によりまとめて行っても特に問
題無く行えるので実用上便利である。但し、酸化膜を除
去するに、ポリシリコン除去用のウエットエッチング液
では困難であり、酸化膜除去用のエッチング液で処理が
可能である。また、同一装置内のポリシリコン用と酸化
膜用のエッチング液を貯蔵した二層式であれば同時に処
理が可能である。例えば第２膜と第３膜との間に酸化膜
がある場合等には、一括除去工程の中で、第３膜除去用
のウエットエッチングを行った後に、酸化膜除去用のド
ライエッチングを行い、続いて第２膜除去用のウエット
エッチングを行い、更に第１膜除去用のウエットエッチ
ングを行うようにすればよい。また、第１膜と第２膜と
の間に酸化膜がある場合には、一括除去工程の中で、第
２膜をドライエッチングし、酸化膜をウエットエッチン
グ、第１膜をドライエッチングするとよい。

【００２９】本発明の基板装置の製造方法の他の態様で
は、前記一括除去工程は、エッチングガスを少なくとも
１回交換して同一エッチング装置によりドライエッチン
グを行う工程を含む。

【００３０】この態様によれば、エッチングガスを少な
くとも１回交換しての、同一エッチング装置によるドラ
イエッチングにより、一括除去工程が行われる。一般
に、基板の表側で配線や素子の一部となるように第１膜
や第２膜をパターニングするためには、高いパターン精
度でドライエッチングを行う必要があるが、一括除去工
程ではパターン精度を出す必要は全く無い。このため、
例えば低品位のエッチングガスを用いて簡易なドライエ
ッチング環境でも当該一括除去処理を問題なく行える。
更に、例えばウエットエッチングでは除去困難な酸化膜
が、第１膜と第２膜との間にある場合等には、同一エッ
チング装置内における一括除去工程の中で、第２膜除去
用のエッチングガス（例えば、ＣＦ₄、Ｏ₂等を含むガ
ス）を用いてドライエッチングを行った後に、酸化膜除
去用のエッチングガス（例えば、ＣＦ ₄、Ｏ₂等に加えて
ＳＦ₆+ＣＨＦ₃等のガスを含むガス）に交換してドライ
エッチングを行い、更に第１膜除去用のエッチングガス
に交換してドライエッチングを行うようにすればよい。
このように、比較的効率良く複数の膜を一括して除去で
きる。尚、エッチングガスを交換するだけでなく、一括
除去工程の中で、各膜毎に専用のエッチング装置に交換
しつつ複数の膜を一括して除去してよいことは言うまで
もない。

【００３１】本発明の基板装置の製造方法の他の態様で
は、前記第１膜及び前記第２膜は、ポリシリコン膜から
なる。

【００３２】この態様によれば、第１膜形成工程及び第
２膜形成工程で、ポリシリコン膜からなる第１膜及び第
２膜が基板の裏側と表側とに夫々形成され、その後、基
板の裏側に形成された第１膜及び第２膜については、一
括除去工程により一括して除去される。従って、例えば
ＴＦＴなどの、ポリシリコン膜からなる半導体層や電極
を備えた基板装置を比較的簡単に製造できる。

【００３３】本発明の基板装置の製造方法の他の態様で
は、前記第１膜パターンニング工程と前記一括除去工程
との間に、前記基板の表側及び裏側から、酸化膜を形成
する酸化膜形成工程を更に含み、前記一括除去工程で
は、前記酸化膜、前記第２膜及び前記第１膜を含む前記
基板の裏面に形成された積層体を一括して除去する。

【００３４】この態様によれば、基板の表側では、第１
膜及び第２膜の間に酸化膜が配置された積層構造を用い
て、例えばＴＦＴを製造することが可能となる。そし
て、この製造に伴って裏側に形成されるこれら３つの膜
については一括除去工程で一括して除去できるので、係
るＴＦＴ等を比較的簡単に製造できる。尚、この場合の
一括除去工程では、酸化膜を除去する際には、フッ素を
含んだエッチングガスを用いればよい。

【００３５】本発明の基板装置の製造方法の他の態様で
は、前記一括除去工程で用いられるレジストは、前記第
１膜パターニング工程で用いられるレジストよりも感度
が低い。

【００３６】この態様によれば、感度の低いレジストで
基板の表側の積層体の全体を覆ってのエッチングにより
裏側の第２膜及び第１膜を一括して除去できる。ここで
特に、一括除去工程では、表側は全く除去せず、裏側は
全面的に除去すればよいのでパターン精度は要求されな
い。このため、感度の低いレジストを用いても何ら問題
はないため、一般に安価なレジストを用いることがで
き、コスト削減に繋がる。

【００３７】本発明の基板装置の製造方法の他の態様で
は、前記一括除去工程で用いられるレジストは、前記第
１膜パターニング工程で用いられるレジストよりも膜厚
が厚い。

【００３８】この態様によれば、膜厚が厚い（例えば、
パターニングを行う際のレジストの膜厚が約１．０μｍ
であるのに対して、約１．８μｍ程度に厚い）レジスト
で基板の表側全体を覆ってのエッチングにより裏側の第
２膜及び第１膜を一括して除去できる。ここで特に、一
括除去工程では、表側は全く除去せず、裏側は全面的に
除去すればよいのでパターン精度は要求されないため、
膜厚の厚いレジストを用いても何ら問題はない。逆に、
レジストの膜厚を厚くすることで、その焼成から剥離に
至る過程で、基板の表側に対する保護膜としての機能が
向上する。従って、この機能向上に応じて、基板の表側
に形成された第２膜や第１膜がキズ等のダメージを受け
る可能性が低まり、最終的に製造される基板装置の装置
信頼性が高まる。

【００３９】本発明の基板装置の製造方法の他の態様で
は、前記一括除去工程で用いられるレジストは、前記第
１膜パターニング工程で用いられるレジストよりもポス
トベーク温度が高い。

【００４０】この態様によれば、ポストベーク温度を高
くして（例えば、パターニングを行う際のレジストのポ
ストベーク温度が約１１５℃であるのに対して、約１５
０℃程度に高くして）焼成したレジストで、基板の表側
全体を覆ってのエッチングにより裏側の第２膜及び第１
膜を一括して除去できる。ここで特に、一括除去工程で
は、表側は全く除去せず、裏側は全面的に除去すればよ
いのでパターン精度は要求されないため、ポストベーク
温度を高めて、硬度の高いレジストを用いても、何ら問
題はない。逆に、レジストの硬度を高めることで、その
焼成から剥離に至る過程で、基板の表側に対する保護膜
としての機能が向上する。従って、この機能向上に応じ
て、基板の表側に形成された第２膜や第１膜がキズ等の
ダメージを受ける可能性が低まり、最終的に製造される
基板装置の装置信頼性が高まる。

【００４１】本発明の電気光学装置の製造方法は上記課
題を解決するために、上述した本発明の基板装置の製造
方法（各種態様も含む）を含み、前記第１膜形成工程及
び前記第１膜パターニング工程により、前記基板上で各
画素に構築される電子素子及び該電子素子に接続された
配線の少なくとも一部を前記第１膜から形成する。

【００４２】本発明の電気光学装置の製造方法によれ
ば、上述した本発明の基板装置の製造方法における第１
膜形成工程及び第１膜パターニング工程により、電子素
子や配線が第１膜から形成される。従って、信頼性の高
い電子素子や配線を備えた電気光学装置を比較的容易に
製造できる。

【００４３】本発明のこのような作用及び他の利得は次
に説明する実施の形態から明らかにされる。

【００４４】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。

【００４５】（基板装置の製造方法の第１実施形態）先
ず、本発明の基板装置の製造方法の第１実施形態につい
て、図１を参照して説明する。図１は、第１実施形態に
係る基板装置の製造方法を各工程における断面図により
順を追って示す工程図である。

【００４６】図１において、先ず工程（１）では、半導
体基板、ＴＦＴ基板（例えば、石英基板、ガラス基板な
ど）等の基板８００が用意される。基板８００が半導体
基板であれば、本実施形態の製造方法により各種半導体
基板装置を製造可能である。或いは、ＴＦＴ基板であれ
ば、本実施形態の製造方法により各種ＴＦＴ基板装置を
製造可能である。

【００４７】次に工程（２）では、基板８００の表面
（図１で上面）上に、減圧ＣＶＤ、常圧ＣＶＤ、プラズ
マＣＶＤ等のＣＶＤにより、第１膜の一例たる第１ポリ
シリコン膜８０１ａを形成する。この際、ＣＶＤを用い
ているため、基板８００の裏面（図１で下面）上にも、
第１ポリシリコン膜８０１ｂが同様に形成される。

【００４８】次に工程（３）では、第１ポリシリコン膜
８０１ａに対し、フォトリソグラフィ工程、エッチング
工程等を施すことにより、所定の平面形状にパターニン
グして、第１ポリシリコン膜８０１とする。より具体的
には、先ず第１ポリシリコン膜８０１ａ上にレジスト８
０４を形成し、これをマスクを介しての露光又は電子ビ
ーム露光によりパターニングした後に、特にパターン精
度を高めるべく、図中矢印で示すべく上側から指向性を
持たせたエッチングガスによりレジスト８０４を介して
のドライエッチングを行う。これにより、レジスト８０
４と同一パターンの第１ポリシリコン膜８０１が形成さ
れる。その後、レジスト８０４は、剥離される。他方、
基板８００の裏側に位置する第１ポリシリコン膜８０１
ｂは、従来のようにこの段階でエッチングにより除去す
ることなく、そのまま残しておく。

【００４９】次に工程（４）では、第１ポリシリコン膜
８０１及び基板８００の上に、減圧ＣＶＤ、常圧ＣＶ
Ｄ、プラズマＣＶＤ等のＣＶＤにより、第２膜の一例た
る第２ポリシリコン膜８０２ａを形成する。この際、Ｃ
ＶＤを用いているため、基板８００の裏面（図１で下
面）の第１ポリシリコン膜８０１ｂ上にも、第２ポリシ
リコン膜８０２ｂが同様に形成される。

【００５０】次に工程（５）では、第２ポリシリコン膜
８０２ａに対し、フォトリソグラフィ工程、エッチング
工程等を施すことにより、所定の平面形状にパターンニ
ングする。より具体的には、先ず第２ポリシリコン膜８
０２ａ上にレジスト８０６を形成し、これをマスクを介
しての露光又は電子ビーム露光によりパターニングした
後に、特にパターン精度を高めるべく、図中矢印で示す
べく上側から指向性を持たせたエッチングガスによりレ
ジスト８０６を介してのドライエッチングを行う。これ
により、レジスト８０６と同一パターンの第２ポリシリ
コン膜８０２が形成される。その後、レジスト８０６
は、剥離される。

【００５１】次に工程（６）では、先ず、基板８００の
表側から、第２ポリシリコン膜８０２及び第１ポリシリ
コン膜８０１からなる基板８００の表面に形成された積
層体を、レジスト８０８で全面的に覆う。そして、この
状態で、基板８００の裏側に位置する第２ポリシリコン
膜８０２ｂ及び第１ポリシリコン膜８０１ａを一括して
エッチングにより除去する。その後、レジスト８０８を
剥離する。

【００５２】以上の結果、所定の平面形状に夫々パター
ンニングされた第１ポリシリコン膜８０１及び第２ポリ
シリコン膜８０２が基板８００上に形成されてなる基板
装置が製造される。

【００５３】このように第１実施形態によれば、工程
（２）で基板８００の裏面に形成された第１ポリシリコ
ン膜８０１ｂはこの時点では除去されず、第１ポリシリ
コン膜８０１ｂで基板８００の裏面が覆われた状態のま
ま、引き続いて工程（３）から工程（５）が行われるこ
とになる。そして、工程（６）で第２ポリシリコン膜８
０２ｂのみならず第１ポリシリコン膜８０１ｂを含む基
板８００の裏面に形成された積層体が、エッチングによ
り一括して除去されるので、第１ポリシリコン膜８０１
ａや第２ポリシリコン膜８０２ａを表側に形成する都度
に裏側に形成された第１ポリシリコン膜８０１ｂや第２
ポリシリコン膜８０２ｂを一々専用のエッチングにより
除去する場合と比べて、製造工程を単純化できる。

【００５４】また、このように裏面に形成された第１ポ
リシリコン膜８０１ｂや第２ポリシリコン膜８０２ｂを
一々専用のエッチングにより除去する場合と比べて、基
板８００の表面に形成された積層体上にレジスト８０８
を塗布し、焼成し、後にこれを剥離する一連のプロセス
を、裏面に形成された第１ポリシリコン膜８０１ｂや第
２ポリシリコン膜８０２ｂ膜を除去するために行う回数
が、１／２に減る。従って、基板８００の表面に形成さ
れた積層体（即ち、第１ポリシリコン膜８０１及び第２
ポリシリコン膜８０２）が当該専用エッチングの過程で
ダメージを受ける可能性が低減される。

【００５５】更に、第１ポリシリコン膜８０１ａ及び８
０1ｂを形成してから、第１ポリシリコン膜８０1ｂを第
２ポリシリコン膜８０２ｂと共にエッチングにより除去
するまでの工程（２）から工程（５）の間は、基板８０
０の裏面は、少なくとも第１ポリシリコン膜８０１ｂに
より覆われている。このため、第１ポリシリコン膜８０
１ｂ（これに加えて工程（４）及び工程（５）では、第
２ポリシリコン膜８０２ｂ）が基板８００の裏面用の保
護膜として機能し、最終的に基板の裏面にキズ等のダメ
ージが付くの効果的に防止できる。

【００５６】これに加えて、第１ポリシリコン膜８０１
ａ及び８０１ｂを形成してから、第１ポリシリコン膜８
０１ｂを第２ポリシリコン膜８０２ｂと共にエッチング
により一括除去するまでの工程（２）から工程（５）の
間は、基板８００の裏面に形成されている第１ポリシリ
コン膜８０１ｂ又は第２ポリシリコン膜８０２ｂ膜を利
用して静電チャックを用いることも可能となる。

【００５７】尚、このような本実施形態の基板装置の製
造方法は、一般には、マザー基板上に多数の基板装置が
作り込まれる、例えば８インチ程度の大型のマザー基板
上で行われるものである。

【００５８】上述した第１実施形態では特に、工程
（６）において、一括除去前に、レジスト８０８で基板
８００の上側を全面的に覆って保護するので、一括除去
に用いられるエッチング装置の種類や数や、エッチング
ガス又は液の種類や数によらず、裏面に形成された第２
ポリシリコン膜８０２ｂ及び第１ポリシリコン膜８０１
ｂを除去するためには、基板８００の表側に一つのレジ
スト８０８を夫々１回だけ塗布・焼成・剥離すれば足り
る。この結果、製造工程の簡略化を図ることができると
共にレジスト８０８の塗布から剥離に至る過程で基板８
００の表面側におけるダメージを最小限に抑えられる。

【００５９】更に第１実施形態では、工程（６）におけ
る一括除去前に、工程（５）におけるパターニングを行
うので、該パターニングの最中も、基板８００の裏面は
第２ポリシリコン膜８０２ｂ及び第１ポリシリコン膜８
０１ｂにより保護されている。従って、基板８００の裏
面がキズ等のダメージを受けるのを阻止できる。

【００６０】第１実施形態では、好ましくは工程（６）
で、ウエットエッチングを行う。工程（６）におけるエ
ッチングでは、パターン精度は要求されないので、例え
ば低品位のエッチング液を用いて簡易なウエットエッチ
ング環境でも当該一括除去を行える。更に大量の基板装
置をバッチ処理によりまとめて行ってもよい。

【００６１】また、第１実施形態では、工程（６）の一
括除去で用いられるレジスト８０８は、工程（３）或い
は工程（５）のパターニングで用いられるレジスト８０
４或いは８０６よりも感度が低くてよい。即ち、一括除
去では、基板８００の表側は全く除去せず且つ裏側は全
面的に除去すればよいのでパターン精度は要求されな
い。従って、感度が低く均一性に優れておらず、より安
価なレジスト８０８を用いることでコスト削減を図れ
る。また、工程（６）の一括除去で用いられるレジスト
８０８は、工程（３）或いは工程（５）のパターニング
で用いられるレジスト８０４或いは８０６よりも膜厚を
厚くすることが好ましい。例えば、レジスト８０４やレ
ジスト８０６の膜厚が約１．０μｍであれば、レジスト
８０８を、約１．８μｍ程度に厚く形成するのが好まし
い。これにより、レジスト８０８の焼成から剥離に至る
過程で、基板８００の表側に対するレジスト８０８の保
護膜としての機能が向上する。更に、工程（６）の一括
除去で用いられるレジスト８０８は、工程（３）或いは
工程（５）のパターニングで用いられるレジスト８０４
或いは８０６よりもポストベーク温度を高くするのが好
ましい。即ち、より硬く焼成するのが好ましい。例え
ば、レジスト８０４や８０６のポストベーク温度が約１
１５℃であれば、レジスト８０８を約１５０℃程度の高
いポストベーク温度で硬く焼成するのが好ましい。これ
により、レジスト８０８のの焼成から剥離に至る過程
で、基板８００の表側に対するレジスト８０８の保護膜
としての機能が向上する。

【００６２】（基板装置の製造方法の第２実施形態）次
に本発明の基板装置の製造方法の第２実施形態につい
て、図２を参照して説明する。図２は、第２実施形態に
係る基板装置の製造方法を各工程における断面図により
順を追って示す工程図である。尚、図１と同様の構成要
素には、同様の参照符号を付し、その説明は省略する。

【００６３】図２において、第２実施形態の工程（１）
から工程（４）までは、図１に示した第１実施形態の工
程（１）から工程（５）と同じである。

【００６４】次に工程（５）では先ず、基板８００の表
側から、第２ポリシリコン膜８０２ａ及び第１ポリシリ
コン膜８０１からなる基板８００の表面に形成された積
層体を、レジスト８０８で全面的に覆う。そして、この
状態で、基板８００の裏側に位置する第２ポリシリコン
膜８０２ｂ及び第１ポリシリコン膜８０１ｂを一括して
エッチングにより除去する。その後、レジスト８０８を
剥離する。

【００６５】次に工程（６）では、ポリシリコン膜８０
２ａに対し、フォトリソグラフィ工程、エッチング工程
等を施すことにより、所定の平面形状にパターンニング
する。より具体的には、先ず第２ポリシリコン膜８０２
ａ上にレジスト８０６を形成し、これをマスクを介して
の露光又は電子ビーム露光によりパターニングした後
に、特にパターン精度を高めるべく、図中矢印で示すべ
く上側から指向性を持たせたエッチングガスによりレジ
スト８０６を介してのドライエッチングを行う。これに
より、レジスト８０６と同一パターンの第２ポリシリコ
ン膜８０２が形成される。その後、レジスト８０６は、
剥離される。

【００６６】以上の結果、所定の平面形状に夫々パター
ンニングされた第１ポリシリコン膜８０１及び第２ポリ
シリコン膜８０２が基板８００上に形成されてなる基板
装置が製造される。

【００６７】このように第２実施形態によれば、工程
（５）の一括除去の後に、工程（６）のパターニングに
より、基板８００の表面に形成された第２ポリシリコン
膜８０２ａをエッチングする。従って、基板８００の表
側では、パターニング前の比較的均一な第２ポリシリコ
ン膜８０２ａ上に、一括除去におけるエッチング用のレ
ジスト８０８を塗布できる。この結果、レジスト８０８
を良好に塗布、焼成及び剥離可能となり、レジスト８０
８の塗布、焼成及び剥離に起因する第２ポリシリコン膜
８０１や第１ポリシリコン膜８０２のダメージを低減で
きる。

【００６８】（基板装置の製造方法の第３実施形態）次
に本発明の基板装置の製造方法の第３実施形態につい
て、図３を参照して説明する。図３は、第３実施形態に
係る基板装置の製造方法を各工程における断面図により
順を追って示す工程図である。尚、図１と同様の構成要
素には、同様の参照符号を付し、その説明は省略する。

【００６９】図３において、先ず工程（１）では、半導
体基板、ＴＦＴ基板等の基板８００が用意される。

【００７０】次に工程（２）では、基板８００の表面上
に、減圧ＣＶＤ、常圧ＣＶＤ、プラズマＣＶＤ等のＣＶ
Ｄにより、第１膜の一例たる第１ポリシリコン膜９０１
ａを形成する。この際、ＣＶＤを用いているため、基板
８００の裏面上にも、第１ポリシリコン膜９０１ｂが同
様に形成される。

【００７１】次に工程（３）では、第１ポリシリコン膜
９０１ａに対し、フォトリソグラフィ工程、エッチング
工程等を施すことにより、所定の平面形状にパターニン
グして、第１ポリシリコン膜９０１とする。他方、基板
８００の裏側に位置する第１ポリシリコン膜９０１ｂ
は、従来のようにこの段階でエッチングにより除去する
ことなく、そのまま残しておく。

【００７２】次に、工程(４)では、熱酸化すること等に
より、第１ポリシリコン膜９０１の表面に絶縁薄膜９０
２を形成する。この際、熱酸化を用いているため、基板
８００の裏面の第１ポリシリコン膜９０１ｂ上にも、絶
縁薄膜９０２ｂが同様に形成される。なお、絶縁薄膜９
０２はＣＶＤ、あるいは熱酸化とＣＶＤにより形成して
もよい。

【００７３】次に工程（５）では、第１ポリシリコン膜
９０１及び基板８００の上に、減圧ＣＶＤ、常圧ＣＶ
Ｄ、プラズマＣＶＤ等のＣＶＤにより、第２膜の一例た
る第２ポリシリコン膜９０３ａを形成する。この際、Ｃ
ＶＤを用いているため、基板８００の裏面側にも、絶縁
薄膜９０２ｂ上に第２ポリシリコン膜９０３ｂが同様に
形成される。なお、ポリシリコン膜９０３ａはα−Ｓｉ
を成膜後、アニール処理によりポリシリコン化してもよ
い。

【００７４】次に工程（６）では、第２ポリシリコン膜
９０３ａに対し、フォトリソグラフィ工程、エッチング
工程等を施すことにより、所定の平面形状にパターンニ
ングする。これにより、レジスト８０６と同一パターン
の第２ポリシリコン膜９０３が形成される。

【００７５】次に工程（７）では、先ず、基板８００の
表側から、第２ポリシリコン膜９０３、絶縁薄膜９０２
及び第１ポリシリコン膜９０１からなる基板８００の表
面に形成された積層体を、レジスト８０８で全面的に覆
う。そして、この状態で、基板８００の裏側に位置する
第２ポリシリコン膜９０３ｂ、絶縁薄膜９０２ｂ及び第
１ポリシリコン膜８０１ｂを一括してエッチングにより
除去する。その後、レジスト８０８を剥離する。

【００７６】なお、前記工程（６）と工程（７）を逆に
して、基板の裏面エッチング後に、第２ポリシリコン膜
を形成してもよい。

【００７７】以上の結果、所定の平面形状に夫々パター
ンニングされた第１ポリシリコン膜９０１、絶縁薄膜９
０２及び第２ポリシリコン膜９０３が基板８００上に形
成されてなる基板装置が製造される。

【００７８】特に第３実施形態では、工程（７）の一括
除去で、酸化膜たる絶縁薄膜９０３ｂをもエッチング除
去する必要があるが、このためには基本的に、フッ素を
含んだエッチングガスを用いてドライエッチングを行え
ばよい。また、ウエットエッチングでも可能である。

【００７９】従って、このような一括除去工程では例え
ば、第２ポリシリコン膜９０３ｂ除去用のウエットエッ
チング又はドライエッチングを行った後に、酸化膜除去
用のドライエッチングを行い、続いて第１ポリシリコン
膜９０１ｂ除去用のウエットエッチング又はドライエッ
チングを行うようにすればよい。

【００８０】或いは、一括除去工程では例えば、エッチ
ングガスを少なくとも１回交換して、同一エッチング装
置によりドライエッチングを行ってもよい。例えば同一
エッチング装置内における一括除去工程の中で、第２ポ
リシリコン膜９０３ｂ除去用のＣＦ₄、Ｏ₂等を含むエッ
チングガスを用いてドライエッチングを行った後に、酸
化膜除去用のＣＦ₄、Ｏ₂等に加えてＳＦ₆+ＣＨＦ₃等の
ガスを含むエッチングガスに交換してドライエッチング
を行い、更に第１ポリシリコン膜９０１Ｂ膜除去用のＣ
Ｆ₄、Ｏ₂等を含むエッチングガスに交換してドライエッ
チングを行うようにすればよい。

【００８１】以上説明したように第３実施形態によれ
ば、工程（２）で基板８００の裏面に形成された第１ポ
リシリコン膜９０１ｂはこの時点では除去されず、第１
ポリシリコン膜９０１ｂで基板８００の裏面が覆われた
状態のまま、引き続いて工程（３）から工程（６）が行
われることになる。そして、工程（７）で第２ポリシリ
コン膜９０３ｂのみならず、絶縁薄膜９０２ｂ及び第１
ポリシリコン膜９０１ｂを含む基板８００の裏面に形成
された積層体が、エッチングにより一括して除去され
る。このため、第１ポリシリコン膜９０１ａや第２ポリ
シリコン膜９０２ａを表側に形成する都度に裏側に形成
された第１ポリシリコン膜９０１ｂや第２ポリシリコン
膜９０３ｂを一々専用のエッチングにより除去する場合
と比べて、製造工程を単純化できる。

【００８２】（電気光学装置）次に上述した実施形態に
係る基板装置を備えた電気光学装置の実施形態について
図４から図８を参照して説明する。本実施形態は、上述
した実施形態に係る基板装置をＴＦＴアレイ基板上にＴ
ＦＴが形成された基板装置として具現化したものであ
り、該ＴＦＴアレイ基板と対向基板とを対向配置して、
両者間に液晶等の電気光学物質を挟持してなる電気光学
装置に係る実施形態である。

【００８３】先ず図４から図６を参照して、本実施形態
の電気光学装置の画像表示領域における構成についてそ
の動作と共に説明する。ここに、図４は、電気光学装置
の画像表示領域を構成するマトリクス状に形成された複
数の画素における各種素子、配線等の等価回路である。
図５は、データ線、走査線、画素電極等が形成されたＴ
ＦＴアレイ基板の相隣接する複数の画素群の平面図であ
り、図６は、図５のＡ−Ａ’断面図である。尚、図６に
おいては、各層や各部材を図面上で認識可能な程度の大
きさとするため、各層や各部材毎に縮尺を異ならしめて
ある。

【００８４】図４において、本実施形態の電気光学装置
では、その画像表示領域を構成するマトリクス状に形成
された複数の画素は、画素電極９aと当該画素電極９ａ
を制御するためのＴＦＴ３０とがマトリクス状に複数形
成されており、画像信号が供給されるデータ線６ａが当
該ＴＦＴ３０のソースに電気的に接続されている。ま
た、ＴＦＴ３０のゲートに走査線３ａが電気的に接続さ
れており、所定のタイミングで、走査線３ａにパルス的
に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で
印加するように構成されている。画素電極９ａは、ＴＦ
Ｔ３０のドレインに電気的に接続されており、スイッチ
ング素子であるＴＦＴ３０を一定期間だけそのスイッチ
を閉じることにより、データ線６ａから供給される画像
信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込
む。画素電極９ａを介して電気光学物質に書き込まれた
所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基
板（後述する）に形成された対向電極（後述する）との
間で一定期間保持される。電気光学物質は、印加される
電圧レベルにより分子集合の配向や秩序が変化すること
により、光を変調し、階調表示を可能にする。ここで、
保持された画像信号がリークするのを防ぐために、画素
電極９ａと対向電極との間に形成される電気光学物質容
量と並列に蓄積容量７０を付加する。

【００８５】図５において、本実施形態の電気光学装置
においては、ＴＦＴアレイ基板上に、マトリクス状に複
数の透明な画素電極９ａ（点線部９ａ’により輪郭が示
されている）が設けられており、画素電極９ａの縦横の
境界に各々沿ってデータ線６ａ、走査線３ａ及び容量線
３ｂが設けられている。データ線６ａは、コンタクトホ
ール５を介してポリシリコン膜等からなる半導体層１ａ
のうち後述のソース領域に電気的接続されており、画素
電極９ａは、コンタクトホール８を介して半導体層１ａ
のうち後述のドレイン領域に電気的接続されている。ま
た、半導体層１ａのうちチャネル領域（図中右下がりの
斜線の領域）に対向するように走査線３ａが配置されて
おり、走査線３ａはゲート電極として機能する。容量線
３ｂは、走査線３ａに沿ってほぼ直線状に伸びる本線部
と、データ線６ａと交差する箇所からデータ線６ａに沿
って前段側（図中、上向き）に突出した突出部とを有す
る。また、図中太線で示した矩形の島状領域には夫々、
各ＴＦＴの少なくともチャネル領域をＴＦＴアレイ基板
側から見て一画素毎に夫々覆う位置に、島状の第１遮光
膜１１ａが設けられている。

【００８６】次に図６の断面図に示すように、電気光学
装置は、透明なＴＦＴアレイ基板１０と、これに対向配
置される透明な対向基板２０とを備えている。ＴＦＴア
レイ基板１０は、例えば石英基板からなり、対向基板２
０は、例えばガラス基板や石英基板からなる。ＴＦＴア
レイ基板１０には、画素電極９ａが設けられており、そ
の上側には、ラビング処理等の所定の配向処理が施され
た配向膜１６が設けられている。画素電極９ａは例え
ば、ＩＴＯ膜（Indium Tin Oxide膜）などの透明導電性
薄膜からなる。また配向膜１６は例えば、ポリイミド薄
膜などの有機薄膜からなる。他方、対向基板２０には、
その全面に渡って対向電極（共通電極）２１が設けられ
ており、その下側には、ラビング処理等の所定の配向処
理が施された配向膜２２が設けられている。ＴＦＴアレ
イ基板１０には、図６に示すように、各画素電極９ａに
隣接する位置に、各画素電極９ａをスイッチング制御す
る画素スイッチング用ＴＦＴ３０が設けられている。対
向基板２０には、更に図６に示すように、各画素の開口
領域（即ち、画像表示領域内において実際に入射光が透
過して表示に有効に寄与する領域）以外の領域に、第２
遮光膜２３が設けられている。

【００８７】このように構成され、画素電極９ａと対向
電極２１とが対面するように配置されたＴＦＴアレイ基
板１０と対向基板２０との間には、後述のシール材（図
７及び図８参照）により囲まれた空間に液晶等の電気光
学物質が封入され、電気光学物質層５０が形成される。
電気光学物質層５０は、画素電極９ａからの電界が印加
されていない状態で配向膜１６及び２２により所定の配
向状態をとる。電気光学物質層５０は、例えば一種又は
数種類のネマティック液晶を混合した電気光学物質から
なる。シール材は、ＴＦＴ基板１０及び対向基板２０を
それらの周辺で貼り合わせるための、例えば光硬化性樹
脂や熱硬化性樹脂からなる接着剤であり、両基板間の距
離を所定値とするためのグラスファイバー或いはガラス
ビーズ等のスペーサが混入されている。

【００８８】図５及び図６において本実施の形態では、
データ線６ａ、走査線３ａ及び容量線３ｂ並びにＴＦＴ
３０を含む図５中右上がりの斜線が引かれた網目状の領
域においては、ＴＦＴアレイ基板１０が凹状に窪んでお
り、画像表示領域の平坦化用の溝が形成されている。

【００８９】図６に示すように、画素スイッチング用Ｔ
ＦＴ３０に各々対向する位置においてＴＦＴアレイ基板
１０と各画素スイッチング用ＴＦＴ３０との間には、一
画素毎に島状に第１遮光膜１１ａが設けられている。第
１遮光膜１１ａは、好ましくは不透明な高融点金属であ
るＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なく
とも一つを含む、金属単体、合金、金属シリサイド等か
ら構成される。

【００９０】更に、第１遮光膜１１ａと複数の画素スイ
ッチング用ＴＦＴ３０との間には、第１層間絶縁膜１２
が設けられている。第１層間絶縁膜１２は、画素スイッ
チング用ＴＦＴ３０を構成する半導体層１ａを第１遮光
膜１１ａから電気的絶縁するために設けられるものであ
る。更に、第１層間絶縁膜１２は、ＴＦＴアレイ基板１
０の全面に形成されることにより、画素スイッチング用
ＴＦＴ３０のための下地膜としての機能をも有する。

【００９１】本実施の形態では、ゲート絶縁膜２を走査
線３ａに対向する位置から延設して誘電体膜として用
い、半導体層１ａを延設して第１蓄積容量電極１ｆと
し、更にこれらに対向する容量線３ｂの一部を第２蓄積
容量電極とすることにより、蓄積容量７０が構成されて
いる。

【００９２】図６において、画素スイッチング用ＴＦＴ
３０は、ＬＤＤ（Lightly Doped Drain）構造を有して
おり、走査線３ａ、当該走査線３ａからの電界によりチ
ャネルが形成される半導体層１ａのチャネル領域１
ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶
縁膜２、データ線６ａ、半導体層１ａの低濃度ソース領
域１ｂ及び低濃度ドレイン領域１ｃ、半導体層１ａの高
濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備
えている。高濃度ドレイン領域１ｅには、複数の画素電
極９ａのうちの対応する一つが接続されている。本実施
の形態では特にデータ線６ａは、Ａｌ等の低抵抗な金属
膜や金属シリサイド等の合金膜などの遮光性の薄膜から
構成されている。また、走査線３ａ、ゲート絶縁膜２及
び第１層間絶縁膜１２の上には、高濃度ソース領域１ｄ
へ通じるコンタクトホール５及び高濃度ドレイン領域１
ｅへ通じるコンタクトホール８が各々形成された第２層
間絶縁膜４が形成されている。更に、データ線６ａ及び
第２層間絶縁膜４の上には、高濃度ドレイン領域１ｅへ
のコンタクトホール８が形成された第３層間絶縁膜７が
形成されている。

【００９３】画素スイッチング用ＴＦＴ３０は、好まし
くは上述のようにＬＤＤ構造を持つが、低濃度ソース領
域１ｂ及び低濃度ドレイン領域１ｃに不純物イオンの打
ち込みを行わないオフセット構造を持ってよいし、走査
線３ａの一部であるゲート電極をマスクとして高濃度で
不純物イオンを打ち込み、自己整合的に高濃度ソース及
びドレイン領域を形成するセルフアライン型のＴＦＴで
あってもよい。また本実施の形態では、画素スイッチン
グ用ＴＦＴ３０のゲート電極をソース−ドレイン領域間
に１個のみ配置したシングルゲート構造としたが、これ
らの間に２個以上のゲート電極を配置してもよい。この
際、各々のゲート電極には同一の信号が印加されるよう
にする。

【００９４】尚、本実施形態では特に、図６に示したよ
うに、半導体層１ａのソース側及びドレイン側のコンタ
クトホール５及び８を開孔する領域における半導体層１
ａの直下には、コンタクトマージン層８０１が夫々島状
に形成されている。コンタクトマージン層８０１は、半
導体層１ａと同じくポリシリコン膜から形成されてお
り、コンタクトホール５及び８を開孔する際のエッチン
グの突き抜け防止のために設けられており、これにより
比較的長いコンタクトホールであっても容易に開孔でき
る。なお、コンタクトマージン層８０１はドレイン側だ
けでもよい。

【００９５】次に図７及び図８を参照して、以上のよう
に構成された電気光学装置の全体構成を説明する。尚、
図７は、ＴＦＴアレイ基板１０をその上に形成された各
構成要素と共に対向基板２０の側から見た平面図であ
り、図８は、対向基板２０を含めて示す図７のＨ−Ｈ’
断面図である。

【００９６】図７において、ＴＦＴアレイ基板１０の上
には、シール材５２がその縁に沿って設けられており、
その内側に並行して、例えば第２遮光膜２３と同じ或い
は異なる材料から成る額縁としての第３遮光膜５３が設
けられている。シール材５２の外側の領域には、データ
線駆動回路１０１及び外部回路接続端子１０２がＴＦＴ
アレイ基板１０の一辺に沿って設けられており、走査線
駆動回路１０４が、この一辺に隣接する２辺に沿って設
けられている。更にＴＦＴアレイ基板１０の残る一辺に
は、画像表示領域の両側に設けられた走査線駆動回路１
０４間をつなぐための複数の配線１０５が設けられてい
る。また、対向基板２０のコーナー部の少なくとも１箇
所においては、ＴＦＴアレイ基板１０と対向基板２０と
の間で電気的導通をとるための上下導通材１０６が設け
られている。そして、図８に示すように、図７に示した
シール材５２とほぼ同じ輪郭を持つ対向基板２０が当該
シール材５２によりＴＦＴアレイ基板１０に固着されて
いる。

【００９７】以上図４から図８を参照して説明した電気
光学装置の実施形態では、データ線駆動回路１０１及び
走査線駆動回路１０４をＴＦＴアレイ基板１０の上に設
ける代わりに、例えばＴＡＢ（テープオートメイテッド
ボンディング基板）上に実装された駆動用ＬＳＩに、Ｔ
ＦＴアレイ基板１０の周辺部に設けられた異方性導電フ
ィルムを介して電気的及び機械的に接続するようにして
もよい。また、本願発明をＴＦＴアクティブマトリクス
駆動方式以外の、ＴＦＤ（薄膜ダイオード）アクティブ
マトリクス方式、パッシブマトリクス駆動方式などいず
れの方式に適用しても高品位の画像表示が可能な電気光
学装置を実現できる。更にまた、上述の電気光学装置で
は、対向基板２０の外面及びＴＦＴアレイ基板１０の外
面には各々、例えば、ＴＮ（Twisted Nematic）モー
ド、ＶＡ(Vertically Aligned)モード、ＰＤＬＣ(Polym
er Dispersed Liquid Crystal)モード等の動作モード
や、ノーマリーホワイトモード／ノーマリーブラックモ
ードの別に応じて、偏光フィルム、位相差フィルム、偏
光板などが所定の方向で配置される。

【００９８】（電気光学装置の製造プロセス）次に、図
４から図８に示した如き構成を持つ電気光学装置を構成
するＴＦＴアレイ基板側の製造プロセスについて、図９
を参照して説明する。図９は、このようなＴＦＴアレイ
基板側の製造プロセスにおける各工程を順を追って示す
プロセスチャートである。

【００９９】先ず図９のステップＳ１では、先ず石英基
板、ハードガラス基板、シリコン基板等のＴＦＴアレイ
基板１０を用意し、ウエットエッチング又はドライエッ
チングにより、図６に示した如きデータ線６ａ等を形成
すべき領域に溝を掘る。

【０１００】続いてステップＳ２では、ＴＦＴアレイ基
板１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の高融
点金属から、スパッタリング工程又は蒸着工程等により
遮光膜を形成し、その後フォトリソグラフィ工程、エッ
チング工程等により図５に示した如き平面パターンを持
つ第１遮光膜１１ａを形成する。

【０１０１】次にステップＳ３では、第１遮光膜１１ａ
が形成されたＴＦＴアレイ基板１０上に、例えば、常圧
又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・
オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・
ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキ
シ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、
ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリ
コン膜や酸化シリコン膜等からなり、膜厚が約５００〜
２０００ｎｍの下地絶縁膜である第１層間絶縁膜１２を
形成する。

【０１０２】次に、ステップＳ４では、下地絶縁膜１２
の上に、減圧ＣＶＤ等によりアモルファスシリコン膜を
形成しアニール処理を施すことにより、ポリシリコン膜
を固相成長させる。或いは、アモルファスシリコン膜を
経ないで、減圧ＣＶＤ法等によりポリシリコン膜を直接
形成する。次に、このポリシリコン膜に対し、フォトリ
ソグラフィ工程、エッチング工程等を施すことにより、
コンタクトホール５及び８に対向する予定の領域にコン
タクトマージン層８０１を形成する。

【０１０３】次に、ステップＳ５では、コンタクトマー
ジン層８０１及び下地絶縁膜１２の上に、減圧ＣＶＤ等
によりアモルファスシリコン膜を形成しアニール処理を
施すことにより、ポリシリコン膜を固相成長させる。或
いは、アモルファスシリコン膜を経ないで、減圧ＣＶＤ
法等によりポリシリコン膜を直接形成する。次に、この
ポリシリコン膜に対し、フォトリソグラフィ工程、エッ
チング工程等を施すことにより、図５に示した如き第1
蓄積容量電極１ｆを含む所定パターンを有する半導体層
１ａを形成する。

【０１０４】次に、ステップＳ６では、熱酸化、あるい
はＣＶＤ、熱酸化+ＣＶＤを行い、ＴＦＴ３０のゲート
絶縁膜と共に蓄積容量形成用の第１誘電体膜を含む絶縁
薄膜２を形成する。この結果、半導体層１ａの厚さは、
約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎ
ｍの厚さとなり、絶縁薄膜２の厚さは、約２０〜１５０
ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとな
る。

【０１０５】次に、ステップＳ７では、半導体層１ａの
チャネル領域１ａ’及び第１蓄積容量電極１ｆに不純物
イオン打ち込みを行ってこれらの領域で所定の抵抗値を
得る。

【０１０６】次に、ステップＳ８では、減圧ＣＶＤ法等
によりポリシリコン膜を約１００〜５００ｎｍの厚さに
堆積し、更にＰ（リン）を熱拡散して、このポリシリコ
ン膜を導電化した後、フォトリソグラフィ工程、エッチ
ング工程等により、図５に示した如き所定パターンの走
査線３ａ及び容量線３ｂを形成する。尚、走査線３ａ及
び容量線３ｂは、高融点金属や金属シリサイド等の金属
合金膜で形成しても良いし、ポリシリコン膜等と組み合
わせた多層配線としても良い。

【０１０７】次に、ステップＳ９では、ステップＳ４で
ＴＦＴアレイ基板１０の裏側に形成された第１膜の一例
としてのコンタクトマージン層８０１と同一膜、ステッ
プＳ５でＴＦＴアレイ基板１０の裏側に形成された第２
膜の一例としての半導体層１ａと同一膜、ステップＳ６
でＴＦＴアレイ基板１０の裏側に形成された酸化膜の一
例であるゲート絶縁膜２と同一膜、並びにステップＳ８
でＴＦＴアレイ基板１０の裏側に形成された第３膜の一
例としての走査線３ａ及び容量線３ｂと同一膜を、上述
した実施形態に係る基板装置の製造方法における一括除
去工程を用いて一括除去する。

【０１０８】但し、この例においてはステップＳ８及び
Ｓ９の処理で、図１に示した第１実施形態の如くステッ
プＳ８の走査線３ａ及び容量線３ｂのパターニング後に
４つの層（即ち、コンタクトマージン層８０１、半導体
層１ａ、ゲート絶縁膜２並びに走査線３ａ及び容量線３
ｂと夫々同一膜から形成された、ＴＦＴアレイ基板１０
の裏側に積層された４つの膜）の一括除去を行っている
が、図２に示した第２実施形態の如くステップＳ８の走
査線３ａ及び容量線３ｂのパターニング前（且つ、走査
線３ａ及び容量線３ｂを形成するためのポリシリコン膜
の形成後）に、このような一括除去を行ってもよい。

【０１０９】或いは、このように４つの層を一括除去す
る代りに、ステップＳ４及びステップＳ５でＴＦＴアレ
イ基板１０の裏側に形成される２つの層（即ち、コンタ
クトマージン層８０１及び半導体層１ａと夫々同一膜か
ら形成された、ＴＦＴアレイ基板１０の裏側に積層され
た２つの膜）を、ステップＳ６より前に、一旦一括除去
しておき、その後、ステップＳ６及びステップＳ８でＴ
ＦＴアレイ基板１０の裏側に形成される２つの層（即
ち、走査線３ａ及び容量線３ｂと夫々同一膜から形成さ
れた、ＴＦＴアレイ基板１０の裏側に積層された２つの
膜）を、一括除去してもよい。

【０１１０】次に、ステップＳ１０では、低濃度及び高
濃度の２段階で不純物イオンをドープすることにより、
低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、高
濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを含
む、ＬＤＤ構造の画素スイッチング用ＴＦＴ３０を形成
する。

【０１１１】尚、以上のステップＳ１からＳ１０と並行
して、ＴＦＴから構成されるデータ線駆動回路、走査線
駆動回路等の周辺回路をＴＦＴアレイ基板１０上の周辺
部に形成してもよい。

【０１１２】次に、ステップＳ１１では、走査線３ａ及
び容量線３ｂが形成された第１層間絶縁膜９１上に、例
えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用い
て、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケー
トガラス膜、窒化シリコン膜や酸化シリコン膜等からな
る第２層間絶縁膜４を形成する。第２層間絶縁膜４は、
例えば５００〜２０００ｎｍ程度の膜厚とされる。尚、
この熱焼成と並行して或いは相前後して、半導体層１ａ
を活性化するために約１０００℃のアニール処理を行っ
てもよい。

【０１１３】次に、ステップＳ１２では、データ線６ａ
と半導体層１ａの高濃度ソース領域１ｄを電気的に接続
するためのコンタクトホール５を第２層間絶縁膜４及び
絶縁薄膜２に開孔する。また、走査線３ａや容量線３ｂ
を基板周辺領域において図示しない配線と接続するため
のコンタクトホールも、コンタクトホール５と同一の工
程により開孔することができる。

【０１１４】次に、ステップＳ１３では、第２層間絶縁
膜４の上に、スパッタリング処理等により、Ａｌ等の低
抵抗金属膜や金属シリサイド膜を約１００〜５００ｎｍ
の厚さに堆積した後、フォトリソグラフィ工程及びエッ
チング工程等により、図５に示した如き平面パターンを
持つデータ線６ａを形成する。

【０１１５】次に、ステップＳ１４では、データ線６ａ
が形成された第２層間絶縁膜４上に、例えば、常圧又は
減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳ
Ｇ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化
シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜
７を形成する。第３層間絶縁膜７は、例えば５００〜２
０００ｎｍ程度の膜厚とされる。

【０１１６】次に、ステップＳ１５では、画素電極９ａ
と高濃度ドレイン領域１ｅとを電気的に接続するための
コンタクトホール８を、反応性イオンエッチング、反応
性イオンビームエッチング等のドライエッチング或いは
ウエットエッチングにより形成する。

【０１１７】次に、ステップＳ１６では、第３層間絶縁
膜７の上に、スパッタリング処理等により、ＩＴＯ膜等
の透明導電性薄膜を、約５０〜２００ｎｍの厚さに堆積
し、更にフォトリソグラフィ工程及びエッチング工程等
により、画素電極９ａを形成する。

【０１１８】次に、ステップＳ１７では、ＴＦＴアレイ
基板１０の周辺領域に、図７及び図８に示した如き外部
回路接続端子１０２を形成する。

【０１１９】尚、ステップＳ１６又はＳ１７の後には、
画素電極９ａを含む全表面に、配向膜１６をスピンコー
ト等によりポリイミド薄膜などの有機薄膜から形成した
後、所定のラビング処理を施す。

【０１２０】以上説明したステップＳ１からＳ１７によ
り電気光学装置のＴＦＴアレイ基板側の製造が完了する
が、本実施形態の電気光学装置の製造方法は特に、ステ
ップＳ４〜ステップＳ９において、図１から図３を参照
して説明した基板装置の製造方法を含んでいる。従っ
て、本実施形態の電気光学装置の製造方法によれば、信
頼性の高いＴＦＴ３０、走査線３ａ、容量線３ｂを備え
た電気光学装置を比較的容易に製造できる。

【０１２１】本発明は、上述した各実施形態に限られる
ものではなく、請求の範囲及び明細書全体から読み取れ
る発明の要旨或いは思想に反しない範囲で適宜変更可能
であり、そのような変更を伴なう基板装置の製造方法及
び電気光学装置の製造方法もまた本発明の技術的範囲に
含まれるものである。

【０１２２】

【発明の効果】以上詳細に説明したように本発明によれ
ば、信頼性が高く且つ配線抵抗が低い配線を比較的容易
に製造することが可能となる。また、このような配線を
備えることにより装置信頼性が高く且つ高品位の画像表
示が可能な電気光学装置を実現できる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る基板装置の製造方
法を各工程における断面図により順を追って示す工程図
である。

【図２】本発明の第２実施形態に係る基板装置の製造方
法を各工程における断面図により順を追って示す工程図
である。

【図３】本発明の第３実施形態に係る基板装置の製造方
法を各工程における断面図により順を追って示す工程図
である。

【図４】本発明の電気光学装置の実施形態における画像
表示領域を構成するマトリクス状の複数の画素に設けら
れた各種素子、配線等の等価回路である。

【図５】図４の電気光学装置におけるデータ線、走査
線、画素電極等が形成されたＴＦＴアレイ基板の相隣接
する複数の画素群の平面図である。

【図６】図５のＡ−Ａ’断面図である。

【図７】本発明の電気光学装置の実施形態におけるＴＦ
Ｔアレイ基板をその上に形成された各構成要素と共に対
向基板の側から見た平面図である。

【図８】図７のＨ−Ｈ’断面図である。

【図９】本発明の実施形態に係る電気光学装置のＴＦＴ
アレイ基板側の製造工程を順を追って示すプロセスチャ
ートである。

【符号の説明】

１ａ…半導体層 ２…ゲート絶縁膜 ３ａ…走査線 ３ｂ…容量線 ５…コンタクトホール ６ａ…データ線 ８…コンタクトホール ９ａ…画素電極 １０…ＴＦＴアレイ基板 １１ａ…第１遮光膜 ２０…対向基板 ２１…対向電極 ２３…第２遮光膜 ３０…画素スイッチング用ＴＦＴ ５０…電気光学物質層 ５２…シール材 ７０…蓄積容量 １０１…データ線駆動回路 １０４…走査線駆動回路 ８００…基板 ８０１、８０１ａ、８０１ｂ…第１膜 ８０２、８０２ａ，８０２ｂ…第２膜 ９０１、９０１ａ、９０１ｂ…第１膜 ９０２、９０２ｂ…酸化膜 ９０３、９０３ａ，９０３ｂ…第２膜 ８０４…レジスト ８０６…レジスト ８０８…レジスト

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 GA59 JA24 JA33 JB51 JB54 JB56 KA04 KA05 KB25 MA05 MA07 MA08 MA13 MA17 MA27 MA28 MA37 MA41 NA27 NA28 PA09 5F110 AA16 BB01 CC02 DD02 DD03 DD12 DD13 DD14 EE04 EE05 EE09 EE14 EE27 EE41 EE45 FF02 FF09 FF23 FF29 GG02 GG13 GG24 GG25 GG44 GG45 GG47 GG52 HJ23 HL03 HL05 HL07 HL23 HM15 NN03 NN22 NN23 NN24 NN25 NN26 NN44 NN45 NN46 NN47 NN72 PP01 QQ04 QQ05

Claims (15)

【特許請求の範囲】
1. 【請求項１】 基板の表側及び裏側から、該基板の表面
   及び裏面にＣＶＤにより第１膜を形成する第１膜形成工
   程と、 前記基板の表側から、前記基板の表面に形成された第１
   膜をエッチングによりパターニングする第１膜パターニ
   ング工程と、 前記基板の表側及び裏側から、前記パターニングされた
   第１膜を含む前記基板の表面に形成された積層体上及び
   前記第１膜を含む前記基板の裏面に形成された積層体上
   に、ＣＶＤにより第２膜を形成する第２膜形成工程と、 前記第２膜及び前記第１膜を含む前記基板の裏面に形成
   された積層体をエッチングにより一括して除去する一括
   除去工程とを含むことを特徴とする基板装置の製造方
   法。
2. 【請求項２】 前記一括除去工程の前に、前記基板の表
   側から、前記第２膜及び前記第１膜を含む前記基板の表
   面に形成された積層体をレジストで覆って保護する工程
   を更に含み、 前記一括除去工程は、前記第２膜及び前記第１膜を含む
   前記基板の表面に形成された積層体が前記レジストで覆
   われた状態のまま終始行われることを特徴とする請求項
   １に記載の基板装置の製造方法。
3. 【請求項３】 前記一括除去工程の後に、前記基板の表
   側から、前記基板の表面に形成された第２膜をエッチン
   グによりパターニングする第２膜パターニング工程を更
   に含むことを特徴とする請求項１又は２に記載の基板装
   置の製造方法。
4. 【請求項４】 前記一括除去工程の前に、前記基板の表
   側から、前記基板の表面に形成された第２膜をエッチン
   グによりパターニングする第２膜パターニング工程を更
   に含むことを特徴とする請求項１又は２に記載の基板装
   置の製造方法。
5. 【請求項５】 前記一括除去工程の前に、 前記基板の表側から、前記基板の表面に形成された第２
   膜をエッチングによりパターニングする第２膜パターニ
   ング工程と、 前記基板の表側及び裏側から、前記パターニングされた
   第２膜を含む前記基板の表面に形成された積層体上及び
   前記第２膜を含む前記基板の裏面に形成された積層体上
   に、ＣＶＤにより第３膜を形成する第３膜形成工程とを
   更に含み、 前記一括除去工程では、前記第３膜、前記第２膜及び前
   記第１膜を含む前記基板の裏面に形成された積層体をエ
   ッチングにより一括して除去することを特徴とする請求
   項１又は２に記載の基板装置の製造方法。
6. 【請求項６】 前記一括除去工程の後に、前記基板の表
   側から、前記基板の表面に形成された第３膜をエッチン
   グによりパターニングする第３膜パターニング工程を更
   に含むことを特徴とする請求項５に記載の基板装置の製
   造方法。
7. 【請求項７】 前記一括除去工程の前に、前記基板の表
   側から、前記基板の表面に形成された第３膜をエッチン
   グによりパターニングする第３膜パターニング工程を更
   に含むことを特徴とする請求項５に記載の基板装置の製
   造方法。
8. 【請求項８】 前記一括除去工程は、ウエットエッチン
   グを行う工程を含むことを特徴とする請求項１から７の
   いずれか一項に記載の基板装置の製造方法。
9. 【請求項９】 前記一括除去工程は、エッチングガスを
   少なくとも１回交換して同一エッチング装置によりドラ
   イエッチングを行う工程を含むことを特徴とする請求項
   １から８のいずれか一項に記載の基板装置の製造方法。
10. 【請求項１０】 前記第１膜及び前記第２膜は、ポリシ
    リコン膜からなることを特徴とする請求項１から９のい
    ずれか一項に記載の基板装置の製造方法。
11. 【請求項１１】 前記第１膜パターンニング工程と前記
    一括除去工程との間に、前記基板の表側及び裏側から、
    酸化膜を形成する酸化膜形成工程を更に含み、 前記一括除去工程では、前記酸化膜、前記第２膜及び前
    記第１膜を含む前記基板の裏面に形成された積層体を一
    括して除去することを特徴とする請求項１から１０のい
    ずれか一項に記載の基板装置の製造方法。
12. 【請求項１２】 前記一括除去工程で用いられるレジス
    トは、前記第１膜パターニング工程で用いられるレジス
    トよりも感度が低いことを特徴とする請求項１から１１
    のいずれか一項に記載の基板装置の製造方法。
13. 【請求項１３】 前記一括除去工程で用いられるレジス
    トは、前記第１膜パターニング工程で用いられるレジス
    トよりも膜厚が厚いことを特徴とする請求項１から１２
    に記載の基板装置の製造方法。
14. 【請求項１４】 前記一括除去工程で用いられるレジス
    トは、前記第１膜パターニング工程で用いられるレジス
    トよりもポストベーク温度が高いことを特徴とする請求
    項１から１３に記載の基板装置の製造方法。
15. 【請求項１５】 請求項１から１４のいずれか一項に記
    載の基板装置の製造方法を含み、 前記第１膜形成工程及び前記第１膜パターニング工程に
    より、前記基板上で各画素に構築される電子素子及び該
    電子素子に接続された配線の少なくとも一部を前記第１
    膜から形成することを特徴とする電気光学装置の製造方
    法。