JP3948645B2 - 画像データ処理装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、原稿スキャナ又はデジタルカメラで得る画像データあるいはコンピュ−タ利用によって２次元ディスプレイに表示しながら生成した画像データなどを、プリンタ又は２次元ディスプレイによる出力（プリントアウト／面表示）に適した画像データに処理する画像データ処理装置に関し、例えば、最も代表的には、原稿スキャナ，プリンタならびにファクシミリ通信およびコンピュ−タ通信機能を備える、複合機能のデジタル複写機に使用される。
【０００２】
【従来の技術】
図７に、従来のこの種の画像データ処理装置の構成を示す。例えば原稿スキャナで原稿画像を読取ったビデオ信号をデジタルデータに変換した画像データは、シェーディング補正４０１，主走査方向の電気変倍４０２，ＭＴＦ補正等のフィルタ処理ｐ４０４，γ補正ｐ４０５，ディザなどの画質処理ｐ４０６およびマスク処理４０７を経て、レ−ザプリンタに送られる。シェーディング補正４０１は主走査方向の光源の光量むらやＣＣＤの各画素間の感度差によるむらを除くため、原稿走査開始前に濃度の均一な白板を読み取り、そのデータを各画素毎に記憶し、原稿読み取り中の画像データを記憶した各画素ごとの白板のデータで除算することで補正を行うものである。フィルタ処理ｐ４０４が行なうＭＴＦ補正とは光学的な周波数特性の劣化などを、２次元の空間フィルタで補正するものである。変倍処理４０２では３次元コンボリューション法による補間演算を用いて主走査方向変倍処理を行なう。画質処理ｐ４０６ではγ変換をされた後、モードに応じて文字処理、誤差拡散処理、ディザ処理などを行なう。それらの処理の一例が、特開平３−３４７７０号公報に提示されている。マスク処理４０７は、ゲート信号によって画像データにマスクをかける。一連の処理が終わった画像データはプリンタに送られ、書き込みクロックにあわせた速度変換を行なった後にレ−ザ露光器のレ−ザ変調回路に送られる。
【０００３】
これらの各種処理を行なう各回路は、従来はＡＳＩＣ(Application Specific Integrated Circuit)を用いて実現していたが、最近は画像データ処理用のＳＩＭＤ(Single Instruction Multi Data Stream)あるいはＭＩＭＤ(Multi Instruction Multi Data Stream)のＤＳＰ(Digital Signal Processor)が開発され、これをＡＳＩＣによる処理回路と接続して数種の画像データ処理に用いることも行なっている（特開平９−２８２３０５号公報および特開平１０−６５１２４）。この種のＤＳＰは、多数のプロセッサおよびメモリを相互結合する並列計算システムを同一の半導体チップ上に集積したものであり、処理機能対比で集積度が高く、しかも処理速度が高速である。
【０００４】
【発明が解決しようとする課題】
ＤＳＰによる画像処理は既存のハードウエアによる処理と違い、ゲート信号に同期して処理を行なうという概念がない。そのためＤＳＰによる処理ブロックと既存のハードウエアによる処理を組み合わせるためにはその部分のＩ／Ｆが必要となる。
【０００５】
例えば、従来のフィルタ処理ｐ４０４，γ変換および画質処理ｐ４０６に相当又は対応する画像データ処理を、ＤＳＰで構成した画像処理プロセッサにて行なう構成とした場合、主走査電気変倍処理４０２後のデータを、該画像処理プロセッサに入力する。ＤＳＰである画像処理プロセッサと通常のハードウエア又はＡＳＩＣで構成される画像処理回路とのＩ／Ｆは、使用するＤＳＰ（画像処理プロセッサ）の構成により様々のものがある。このＤＳＰブロックには画像データとそれに同期する同期信号を与える。ＤＳＰブロックでは同期信号により画像データの有効範囲を知り、所望の処理を行なう。例えば、複写機能による、コピ−のプリントアウトの場合、画像データのリアルタイム処理が要求されている。これに適応しうるＤＳＰとして例えばＴＩ社のＳＶＰがある。ＤＳＰでは処理の内容によって、その処理に必要とするデータのディレー量が異なっている。たとえば３×３の空間フィルターであれば副走査方向へのディレー量は１ラインとなる。フィルターのサイズが大きくなり５×５となればディレーライン数は３ラインとなる。そのためＤＳＰからのデータを次段の回路に伝達する場合、処理に関わらず常にディレー量を一定にしてやらないと出力画像の位置が処理によって変わってしまうという欠点があった。それを回避するためにデータの遅延量をＤＳＰ側で揃えようとすると最大ディレー量に合わせたデータディレー調整用のメモリを持っている必要がある。
【０００６】
ところが、ＤＳＰ内の処理で発生する副走査方向のディレー量が、それが行なう画像データ処理の内容によって変動する場合、現在のＤＳＰはこれに適応できない。同様に、主走査方向のディレー量が、行なう処理によって変動する場合、それに適応できない。また、副走査方向の間引きを行なうときにＤＳＰは間引き処理が出来ない。本発明は、これらを改善することを目的とする。
【０００７】
【課題を解決するための手段】
（１）主走査方向と副走査方向の２次元分布の画像を表わす画像データの有効範囲を示す主走査と副走査のゲート信号に基づいて、ゲート信号内の該画像データを処理する複数の演算処理装置(401,402/407)と、
それら演算処理装置にはさまれる位置にあるＤＳＰを用いた画像処理装置(403)と、
ＤＳＰ(403)で演算する画像データに付随する副走査方向のゲート信号(fgate)を、与えられるデータＢが示すライン数(B)だけ遅延する副走査ゲート遅延装置(411)と、
ＤＳＰ(403)で演算する画像データに付随する主走査方向のゲート信号(lgate)を、与えられるデータＡが示す画素数(A)だけ遅延する主走査ゲート遅延装置(408)と、
前記画像処理装置 (403) の画像データ処理モ−ドに応じて、該処理モードにおける画像データの副走査方向および主走査方向の遅延量に相当するデータＢおよびデータＡを前記副走査ゲート遅延装置 (411) および主走査ゲート遅延装置 (408) に与えるコントローラ (100) と、
を備える画像データ処理装置(400:図5)。
【０００８】
なお、理解を容易にするためにカッコ内には、図面に示し後述する実施例の対応要素の符号又は対応事項を、参考までに付記した。以下も同様である。
【０００９】
ＤＳＰ (403) では、画像処理モ−ドによって副走査方向のディレー量が変化するが、それに応じてコントローラ (100) が副走査方向の遅延量Ｂを変更して副走査ゲート遅延 (411) に設定するので、ＤＳＰ内で遅延調整を行なう必要はない。そのためＤＳＰに内蔵するメモリの量を最小に押さえる事が出来る。ないしは、余ったメモリを他の処理に活用することができる。ＤＳＰ(403)において、処理モードによって画像のディレー量(B,A)が異なったとしても、画像データ処理装置(400)は、ＤＳＰ(403)と画像の欠損無くインタフェースをとることができる。また主走査ゲート信号(lgate)を画像データに対して故意にずらすことで主走査方向の画像シフトも実現可能となる。
【００１０】
（２）副走査ゲート遅延装置 (411) は、主走査ゲート遅延装置 (408) が遅延した主走査方向のゲート信号 (lgate') 又は主走査同期信号 (lsync') を、前記データＢだけカウントしてその間副走査方向のゲート信号 (fgate) を遅延したもの (fgate') とする、上記（１）に記載の画像データ処理装置(400:図5)。
【００１１】
（３）主走査方向と副走査方向の２次元分布の画像を表わす画像データの有効範囲を示す主走査と副走査のゲート信号に基づいて、ゲート信号内の該画像データを処理する複数の演算処理装置(401,402/407)と、
それら演算処理装置にはさまれる位置にあるＤＳＰを用いた画像処理装置(403)と、
ＤＳＰ(403)で演算する画像データに付随する副走査方向のゲート信号(fgate)を、与え られるデータＢが示すライン数(B)だけ遅延する副走査ゲート遅延装置(411)と、
ＤＳＰ(403)で演算する画像データに付随する主走査方向のゲート信号(lgate)を、与えられる間引きデータ (C,D) に対応して、規則的(C/D)に間引く装置(414)と、
前記画像処理装置 (403) の画像データ処理モ−ドに応じて、該処理モードにおける画像データの副走査方向の遅延量に相当するデータＢおよび間引きデータ (C,D) を前記副走査ゲート遅延装置 (411) および間引く装置 (414) に与えるコントローラ (100) と、
を備える画像データ処理装置(400:図6)。
【００１２】
これによれば、ＤＳＰ(403)において、処理モードによって画像の副走査方向のディレー量(B)が異なったとしても、画像データ処理装置(400)は、ＤＳＰ(403)と副走査方向の画像の欠損無くインタフェースをとることができる。また、ＤＳＰ単体では行なうことも難しい副走査間引きをゲート信号(lgate)を間引くことができる(図6の(b))。
【００１３】
（４）主走査方向と副走査方向の２次元分布の画像を表わす画像データの有効範囲を示す主走査と副走査のゲート信号に基づいて、ゲート信号内の該画像データを処理する複数の演算処理装置(401,402/407)と、
それら演算処理装置にはさまれる位置にあるＤＳＰを用いた画像処理装置(403)と、
ＤＳＰ(403)で演算する画像データに付随する副走査方向のゲート信号(fgate)を、与えられるデータＢが示すライン数(B)だけ遅延する副走査ゲート遅延装置(411)と、
ＤＳＰ(403)で演算する画像データに付随する主走査方向のゲート信号(lgate)を、与えられるデータＡが示す画素数(A)だけ遅延する主走査ゲート遅延装置(408)と、
ＤＳＰ(403)で演算する画像データに付随する主走査方向のゲート信号(lgate)を、与えられる間引きデータ (C,D) に対応して、規則的(C/D)に間引く装置(414)と、
前記画像処理装置 (403) の画像データ処理モ−ドに応じて、該処理モードにおける画像データの副走査方向および主走査方向の遅延量に相当するデータＢおよびデータＡ、ならびに間引きデータ (C,D) を、前記副走査ゲート遅延装置 (411) および主走査ゲート遅延装置 (408) ならびに間引く装置(414)に与えるコントローラ (100) と、
を備える画像データ処理装置(400:図3)。
【００１４】
これは、上記（１）および（３）の機能手段のすべてを備える態様であり、上記（１）および（３）に延べた作用，効果を実現することができる。
【００１５】
【発明の実施の形態】
（５）主走査ゲート遅延装置(408)は、主走査方向のゲート信号(lgate)のＨからＬへの変化およびその逆の変化を検知する手段(a,b)，該検知に応答して指定値(A)分、画素クロックをカウントする手段(c)、および、該カウントの間、前記ゲート信号(lgate)の変化を遅らした主走査方向のゲート信号(lgate')を出力する手段(d〜f)を含む、上記（１），（２）又は（３）の画像データ処理装置(400:図3,図5)。
【００１６】
（６）副走査ゲート遅延装置(411)は、副走査方向のゲート信号(fgate)のＨからＬへの変化およびその逆の変化を検知する手段(a,b)，該検知に応答して指定値(B)分、主走査同期信号(lsync)をカウントする手段(c)、および、該カウントの間、前記ゲート信号(fgate)の変化を遅らした副走査方向のゲート信号(fgate')を出力する手段(d〜f)を含む、上記（１）（２），（３）又は（４）の画像データ処理装置(400:図3,図5, 図 6)。
【００１７】
（７）間引く装置(414)は、副走査方向のゲート信号(fgate')の有意レベルへの変化を検知する手段(a,b)，該検知に応答して第１指定値(C)分、主走査方向のゲート信号(lgate')又は主走査同期信号(lsync')をカウントする第１カウント手段(c1)，第２指定値(D)分カウントする第２カウント手段(c2)，第１カウントの完了から第２カウントの完了までの間の主走査方向のゲート信号(lgate')を間引く手段(e,i)、および、第２カウントが完了すると第１カウント手段(c1)および第２カウント手段(c2)に再度のカウントを開始させる手段(h)、を含む、上記（３）又は（４）の画像データ処理装置(400:図3,図6)。
【００１８】
本発明の他の目的および特徴は、図面を参照した以下の実施例の説明より明らかになろう。
【００１９】
【実施例】
図１に、本発明の一実施例を装備するデジタル複写装置の概略構成を示す。最上部の原稿スキャナの上面には原稿を載置するコンタクトガラス２が設けられ、その下部を水平移動（副走査方向の移動）可能に第１走行体５があり、この走行体５に光源４が搭載されている。走行体５にはまた、光源４が放射し原稿から反射された光（画像光）を水平方向へ反射させるミラー３がある。ミラー３からの光を順次９０度ごとに反射させるためのミラー６及びミラー７を搭載した第２走行体があり、第２走行体は、第１走行体５と同じ方向にその１／２の速度で移動する。ミラー７の反射光路上にはレンズ８が配設され、その合焦点位置にラインイメージセンサ（ＣＣＤ）９が配設されている。
【００２０】
図２に、図１に示すデジタル複写装置の電気系の構成を示す。ＣＣＤ９で読み取られた画像信号はビデオ処理ユニットで適正なゲインを与えられＡ／Ｄ変換され、クロックｃｋ１に同期した、８ビットのデジタルデータＤＡＴＡ（７：０）として出力される。ビデオ処理ユニット３００に対してはＣＣＤ９の読みだしタイミングを決めるＣＣＤＳＴＮと２０ＭＨｚのクロックであるｃｋ１が原稿スキャナより送られる。
【００２１】
画像処理回路４００では、シェーディング補正，主走査方向の電気変倍，ＭＴＦ補正（フィルタ処理），γ補正，ディザ（画質処理）などの画像データ処理ならびに画像データをゲート信号でマスクするマスク処理が行なわれる。これらの処理を終えた画像データＳＤＴ（３：０）は、プリントコントローラ５００に送られる。プリントコントローラ５００は、書き込みクロックにあわせた速度変換を行なった後に、画像データをＬＥＤ変調板６００に送る。ＬＥＤ変調板６００ではこの４ビット１６諧調の画像データに応じて、発光ダイオードに与える電流のパルス幅や電流の量をコントロールする。すなわち、感光体を露光するレ−ザ発光ダイオ−ドの輝度を変調する。
【００２２】
画像処理回路４００は、システムコントローラ１００のＣＰＵとアドレスバスおよびデータバスを共有しており、これらを介してコントローラ１００と通信する。システムコントローラ１００は、原稿スキャナやレ−ザプリンタ（５００，６００）のモータコントロールを行なう。そのほかにも各種クラッチ，ソレノイドのコントロールも行なう。
【００２３】
再度図１を参照すると、レ−ザプリンタは、レ−ザ発光ダイオ−ド配列（レーザアレー）２２と感光体ドラム１２、露光の前に感光体を一様に帯電する帯電チャージャ１３、露光による静電潜像をトナーにより現像する現像装置１４、転写位置へ転写用紙をタイミングを合わせて給紙するレジストローラ２７、転写用紙が多数枚セットされるカセット３４、カセット３４とは異なるサイズの用紙がセットされるカセット３５、カセット３４から一枚だけ用紙を送り出す給紙ローラ２６、カセット３５から１枚だけ用紙を送り出す給紙ローラ２５、レジストローラ２７から送り出された転写用紙に対し感光体ドラム１２上のトナー像を転写させる転写チャージャ１８、用紙の転写が終了した部分を感光体ドラム１２から剥離する分離チャージャ１９、剥離した転写紙を搬送する搬送ベルト３０、この搬送ベルト３０によって搬送された転写紙に付着しているトナー像を定着させる定着器３１、感光体ドラム１２の表面に付着している残留トナーを除去するクリーニング装置２１、及び定着器３１からの転写紙を収容する排出トレイ３３から構成されている。
【００２４】
図１において、画像データに応じてＬＥＤアレー２２が変調駆動されて、画像データ対応輝度のレ−ザを出射し、このレ−ザが感光体ドラム１２に到達し、潜像を形成する。この潜像は感光体ドラム１２の回転に応じて現像装置１４によって現像されてトナ−像となる。トナー像が転写位置に到達するのにタイミングを合わせて、カセット３４またはカセット３５から送り出されていた用紙がレジストローラ２７から給紙され、転写位置において転写チャージャ１８により感光体ドラム１２上のトナー像が用紙面に吸着する。転写の終了した用紙は、その先端から分離爪２９によって剥離され、搬送ベルト３０上に送り出される。搬送ベルト３０上の用紙は、定着器３１に搬入され、熱及び圧力が付与されて、トナー像が紙面上に定着（固着）する。定着の終了した転写紙は、排出トレイ３３へ送り出される。
【００２５】
図３に、画像処理回路４００の構成を示す。この画像処理回路４００には、シェーディング補正回路４０１，主走査方向の電気的変倍を行なう変倍処理回路４０２，ＤＳＰである画像処理プロセッサ４０３および画像データをゲート信号でマスクするマスク処理４０７がある。画像処理プロセッサ（ＤＳＰ）４０３には、ＭＴＦ補正を行なうフィルタ処理回路４０４，γ補正回路４０５およびディザ処理他の中間調画像処理を行なう画質処理回路４０６が構成されている。
【００２６】
各ブロック４０１，４０２，４０３には、８ビットの画像データと４ビットのゲート信号が入力され、ＤＳＰ４０３からは、画像データ処理後の、４ビットの画像データと処理に合った遅延量の４ビットのゲート信号が出力される。
【００２７】
従来と同様なブロック４０２までに与えられるゲート信号は、
転写紙に同期した副走査方向のゲート信号 ｄfgate，
原稿スキャナに同期した副走査方向のゲート信号 ｆgate，
主走査方向のゲート信号 ｌgate、および、
主走査方向の同期信号（主走査同期信号） ｌsync
である。副走査方向のゲート信号がｄfgateとｆgateの様に２種類に分かれているのは、ｆgateとｄfgateのタイミングを変えることで副走査方向の画像のディレーを行なうためである。
【００２８】
次に、画像処理回路４００の各ブロックの機能について説明を行なう。シェーディング補正回路４０１は、主走査方向の光源４の光量むらやＣＣＤ９の各画素間の感度差によるむらを除くため、原稿走査開始前に濃度の均一な白板を読み取り、そのデータを各画素毎に記憶し、原稿読み取り中の画像データを記憶した各画素ごとの白板のデータで除算することで、原稿読取画像データに補正を行うものである。変倍回路４０２は、３次元コンボリューション法による補間演算を用いて主走査方向変倍を行なう。フィルタ処理機能４０４で行なうＭＴＦ補正は、光学的な周波数特性の劣化などを２次元の空間フィルタで補正する。γ変換機能４０５は、レ−ザプリンタの画像再現特性に合せて、再現性が高いコピ−が得られるように画像データを補正する。画質処理機能４０６は、画像モード（文字，線画か、写真などの中間調画像か）に応じて文字処理，誤差拡散処理，ディザ処理などを行なう。マスク回路４０７は、ゲート信号ｄfgate と ｌgate によって画像データにマスクをかける。マスク回路４０７からは、画像処理回路４００の出力としての、マスク後の画像データとゲート信号（ｄfgate,ｌgate,ｌsync）が、プリンタコントローラ５００に出力される。
【００２９】
シェーディング補正回路４０１および変倍処理回路４０２は従来のハードウエア構成であり、この部分の構成および機能は、これまであるデジタル複写機と何ら変わるところはない。
【００３０】
変倍処理回路４０２が出力する画像データは、ＤＳＰ４０３に入力され、そこに形成されたフィルタ処理機能４０４，γ変換機能４０５および画質処理機能４０６で、上述の処理を受ける。ＤＳＰ４０３と、通常のハードウエアで構成される、上流の画像処理ブロックである変倍処理４０２とのＩ／Ｆは、使用するＤＳＰ４０３の構成により様々のものがある。このＤＳＰ４０３には、画像データとそれに同期する同期信号が与えられる。ＤＳＰ４０３では、同期信号により画像データの有効範囲を知り、所望の処理を行なう。この実施例は複写機であるから画像データのリアルタイム処理が要求されている。このようなＤＳＰ４０３として例えばＴＩ社のＳＶＰがある。ＤＳＰでは処理の内容によって、その処理に必要とするデータのディレー量が異なっている。たとえば３×３の空間フィルターであれば副走査方向へのディレー量は１ラインとなる。フィルターのサイズが大きくなり５×５となればディレーライン数は３ラインとなる。そのためＤＳＰからのデータを次段の回路に伝達する場合、処理に関わらず常にディレー量を一定にしてやらないと出力画像の位置が処理によって変わってしまうという欠点があった。それを回避するためにデータの遅延量をＤＳＰ側で揃えようとすると最大ディレー量に合わせたデータディレー調整用のメモリを持っている必要がある。
【００３１】
本実施例では、ＤＳＰ４０３で生ずるディレ−分ゲート信号を遅延することによって、ＤＳＰ４０３が出力する画像データとゲート信号とを同期させるようにした。図３上の主走査ゲート遅延４０８が、主走査方向のゲート信号ｌgateおよび主走査同期信号ｌsyncを、システムコントローラ１００が指定するＡ画素数分遅らせた主走査方向のゲート信号ｌgate'および主走査同期信号ｌsync'を発生して、これらを上流側から来る信号ｌgateおよびｌsyncに代えて、ＤＳＰ４０３の下流側に出力する。また、図３上の副走査ゲート遅延４１１が、副走査方向のゲート信号ｄfgateおよびｆgateを、システムコントローラ１００が指定するＢライン分遅らせた副走査方向のゲート信号ｄfgate'およびｆgate'を発生して、これらを上流側から来る信号ｄfgateおよびｆgateに代えて、ＤＳＰ４０３の下流側に出力する。更には、副走査方向の間引きを可能とするために、図３上の主走査ゲート間引き４１４が、主走査方向のゲート信号ｌgate'を、システムコントローラ１００が指定するＣ／Ｄに間引いて、出力する。
【００３２】
主走査ゲート遅延４０８には、主走査方向のゲート信号ｌgateをＡ画素分遅延するゲート遅延回路４０９と、主走査同期信号ｌsyncをＡ画素分遅延する同期遅延回路４１０がある。
【００３３】
ゲート遅延回路４０９には主走査方向のゲート信号ｌgateが与えられる。電源オンリセットパルスＲpが与えられるとフリップフロップｅがリセットされてそのＱバー出力であるｌgate'が非有意レベルＨになる。その後上流側から主走査方向のゲート信号ｌgateが到来すると、ゲート遅延回路４０９の、キャパシタ（容量）とレジスタ（抵抗）で構成されるアナログ遅延回路ａが、ゲート信号ｌgateの、非有意レベルＨから有意レベルＬへの立下りを遅延し、しかも、有意レベルＬから非有意レベルＨへの立上りも遅延する。エクスクルーシブオアゲート（ＥＸＯＲ）ｂには、ゲート信号ｌgateとアナログ遅延回路ａが遅延した信号が印加され、ＥＸＯＲ ｂは、両入力が合致するときＬ、不一致のときＨの信号を発生する。すなわち、主走査方向のゲート信号ｌgateにＨ／Ｌ，Ｌ／Ｈの変化があった時点に、Ｈパルスを出力する。
【００３４】
主走査方向のゲート信号ｌgateは、そのＬレベル幅が画像データ有効期間を示す。このＬレベル幅の先端でＥＸＯＲ ｂがＨパルスを出力すると、このＨパルスが、プリセットカウンタｃの、スタ−ト指示端に与えられる。カウンタｃは、スタ−ト指示端がＬからＨに立上るときに、内部カウント値を初期化して、システムコントローラ１００が与えているデータ（それが示す値がＡ）を、プリセット値としてロ−ドして、画素クロックの到来数のカウントを開始する。そして画素クロックの到来数がＡになったときに、カウントオ−バ信号（ボロ−）Ｈをアンドゲートｄおよびｆに出力する。アンドゲートｄの出力がＨとなってフリップフロップｅがセットされて、そのＱバー出力であるｌgate'が有意レベルのＬとなる。すなわち、主走査方向のゲート信号ｌgateのＬへの立下りから、Ａ画素分の遅れ後に、主走査方向の遅延したゲート信号ｌgate'が、非有意レベルＨから有意レベルＬに立下がる。フリップフロップｅのＱバー出力がＬになったことにより、アンドゲートｄはゲートオフに、アンドゲートｆがゲートオンになる。
【００３５】
主走査方向のゲート信号ｌgateが、ＬからＨに立上る（画像データ有効期間の終りを示す）と、ＥＸＯＲ ｂがＨパルスを発生し、カウンタｃがこれに応答して内部カウント値を初期化して、システムコントローラ１００が与えているデータ（Ａ）を、プリセット値としてロ−ドして、画素クロックの到来数のカウントを再開する。そして画素クロックの到来数がＡになったときに、カウントオ−バ信号（ボロ−）Ｈをアンドゲートｄおよびｆに出力する。今回はアンドゲートｆの出力がＨとなってフリップフロップｅがリセットされて、そのＱバー出力であるｌgate'が非有意レベルのＨとなる。すなわち、主走査方向のゲート信号ｌgateのＨへの立上りから、Ａ画素分の遅れ後に、主走査方向の遅延したゲート信号ｌgate'が、有意レベルＬから非有意レベルＨに立上がる。フリップフロップｅのＱバー出力がＨになったことにより、アンドゲートｄがゲートオンに、アンドゲートｆがゲートオフに反転する。
【００３６】
以上が、１パルス（Ｌ）の主走査方向のゲート信号ｌgateが到来したときのゲート遅延回路４０９の動作であり、その後１パルス（Ｌ）の主走査方向のゲート信号ｌgateが到来する毎に、ゲート遅延回路４０９が上述の動作を行ない、これにより、ゲート遅延回路４０９から、上流側から到来する主走査方向のゲート信号ｌgateを、Ａ画素分遅延したゲート信号ｌgate'が出力される。システムコントローラ１００が与えるデータ（Ａ）が０を示すものであるときには、主走査方向のゲート信号ｌgateのＨ／Ｌの変化およびＬ／Ｈの変化のときのそれぞれで、カウンタｃが、プリセットおよびカウントスタ−トするときに即座にカウントオ−バ信号を発生するので、入力ゲート信号ｌgateに対して、出力ゲート信号ｌgate'は実質上遅れがないものとなる。
【００３７】
同期遅延回路４１０の構成および動作は、上述のゲート遅延回路４０９と同じであり、入力信号が主走査同期信号ｌsyncである点が異なる。同期遅延回路４１０は、上流側から与えられる主走査同期信号ｌsyncに対して、システムコントローラ１００が与えるデータ（Ａ）が示す値Ａ×画素クロック周期分の遅延がある主走査同期信号ｌsync'を出力する。
【００３８】
副走査ゲート遅延４１１には、記録系同期のための副走査方向のゲート信号ｄfgateを遅延する記録系遅延回路４１２と、画像の読取系同期のための副走査方向のゲート信号ｆgateを遅延する読取系遅延回路４１３と、がある。これらの遅延回路４１２および４１３それぞれの構成および動作は、上述のゲート遅延回路４０９と同じであり、入力信号がそれぞれゲート信号ｄfgateおよびｆgateである点、ならびに、カウンタｃがカウントするパルスが、遅延した主走査同期信号ｌsync'である点が異なる。
【００３９】
記録系遅延回路４１２は、上流側から与えられる記録系副走査方向のゲート信号ｄfgateに対して、システムコントローラ１００が与えるデータ（Ｂ）が示す値Ｂ×（主走査同期信号ｌsyncの周期）の遅延、すなわちＢライン分の遅延、がある記録系副走査方向のゲート信号ｄfgate'を出力する。
【００４０】
読取系遅延回路４１３は、上流側から与えられる読取系副走査方向のゲート信号ｆgateに対して、システムコントローラ１００が与えるデータ（Ｂ）が示す値Ｂ×（主走査同期信号ｌsyncの周期）の遅延、すなわちＢライン分の遅延、がある読取系副走査方向のゲート信号ｆgate'を出力する。
【００４１】
主走査ゲート間引き４１４は、遅延した主走査方向のゲート信号ｌgate'を、システムコントローラ１００が与えるデータ（Ｃ，Ｄ）に従って、画像データを連続Ｄラインにつき（Ｄ−Ｃ）ラインを間引くために、同様に間引くものである。これにより、副走査方向のＣ／Ｄの変倍を実現できる。画像データの１頁範囲（有効ライン数）を規定する副走査方向のゲート信号ｆgate'の、非有意レベルＨから有意レベルＬへの立下り点で、ＥＸ ＯＲ ｂが１パルスを発生し、これに応答して第１カウンタｃ１および第２カウンタｃ２が、それぞれシステムコントローラ１００が与える第１データ（Ｃ）および第２データ（Ｄ）をロ−ドして、データが表わす値Ｃ，Ｄからの、主走査同期信号ｌgate'(Ｌパルス）のダウンカウントを開始する。第１カウンタｃ１が第１データ（Ｃ）分のダウンカウントを終えると、カウントオ−バ信号（ボロ−）を発生しこれによってフリップフロップｅがセットされてそのＱ出力が、非有意のＨとなり、オアゲートｉを通して、間引き後の副走査方向のゲート信号ｆgate'として出力される。第２カウンタｃ２が第２データ（Ｄ）分のダウンカウントを終えると、カウントオ−バ信号（ボロ−）を発生しこれによってフリップフロップｅがリセットされてそのＱ出力が、有意のＬとなり、オアゲートｉに与えられる。このとき、第２カウンタｃ２のボロ−がオアゲートｈを通して、第１および第２カウンタｃ１，ｃ２のスタ−ト指示端に加わり、これに応答して第１カウンタｃ１および第２カウンタｃ２が、それぞれシステムコントローラ１００が与える第１データ（Ｃ）および第２データ（Ｄ）をロ−ドして、データが表わす値Ｃ，Ｄからの、主走査同期信号ｌgate'(Ｌパルス）のダウンカウントを、再度開始する。このようにして、Ｃ個（Ｃライン）分の主走査同期信号ｌgate'(Ｌパルス）が到来する間は、フリップフロップｅのＱ出力がＬで、オアゲートｉを通して主走査同期信号ｌgate'(Ｌパルス）がそのまま、主走査同期信号ｌgate'として、ＤＳＰ４０３の下流のマスク回路４０７に出力されるが、次の（Ｄ−Ｃ）個（ライン）分の主走査同期信号ｌgate'(Ｌパルス）が到来する間は、フリップフロップｅのＱ出力がＨで、オアゲートｉの出力が非有意のＨレベルに拘束されて、主走査同期信号ｌgate'(Ｌパルス）はオアゲートｉを通過しない。すなわち、入力される主走査同期信号ｌgate'の出力は遮断される。オアゲートｉによる、上述のＣ個の主走査同期信号ｌgate'の出力と、それに続いての（Ｃ−Ｄ）個の主走査同期信号ｌgate'の遮断が繰返えされる。これによりオアゲートｉが出力する主走査同期信号ｌgate'、すなわち主走査ゲート間引き４１４が、ＤＳＰ４０３の下流のマスク回路４０７に出力する主走査同期信号、はＤＳＰ４０３の上流から与えられる主走査同期信号ｌgateに、システムコントローラ１００が指定する画素数Ａ分の遅延をかけた、遅延した主走査同期信号ｌgate'（４０８の出力）を、Ｃ／Ｄに間引いたものとなる。
【００４２】
図４の（ａ）に、副走査ゲート遅延４１１のみに、実際の遅延をもたらすデータ（Ｂ≧１）を与え、他の、主走査ゲート遅延４０８には実際の遅延を生じないデータ（Ａ＝０）を与え、主走査ゲート間引き４１４には実際の間引きを生じないデータ（Ｃ＝Ｄ、又は、Ｃ，Ｄ＞１頁内最高ライン数）を与えて、もしくは、主走査ゲート遅延４０８および主走査ゲート間引き４１４をディスエ−ブルにして、主走査ゲート遅延４０８および主走査ゲート間引き４１４をあたかも存在しないように設定した態様を示し、図４の（ｂ）には、そのときの副走査ゲート遅延４１１の入，出力信号を示す。この場合には、副走査方向のゲート遅延は、主走査同期信号ｌsyncを基準としたライン単位で行われる。ゲート遅延量Ｂ(delay Ｂ)は、ＤＳＰ４０３での副走査方向の画像データの遅延量に合わせて、システムコントローラ１００より、副走査ゲート遅延４１１に、所定のライン数Ｂが設定される。このような構成であるので、ＤＳＰ４０３では、画像データ処理内容（処理モ−ド）によって副走査方向のディレー量が変化するが、それに応じてシステムコントローラ１００が副走査方向の遅延量Ｂを変更して副走査ゲート遅延４１１に設定するので、ＤＳＰ４０３内で遅延調整を行なう必要はない。そのためＤＳＰ４０３に内蔵するメモリの量を最小に押さえる事が出来る。ないしは、余ったメモリを他の処理に活用することができる。
【００４３】
図５の（ａ）に、主走査ゲート遅延４０８および副走査ゲート遅延４１１に、実際の遅延をもたらすデータ（Ａ≧１，Ｂ≧１）を与え、主走査ゲート間引き４１４には実際の間引きを生じないデータを与えて、もしくは、主走査ゲート間引き４１４をディスエ−ブルにして、主走査ゲート間引き４１４をあたかも存在しないように設定した態様を示し、図５の（ｂ）には、そのときの主走査ゲート遅延４０８の入，出力信号を示す。この場合には、主走査方向のゲート遅延は、画素クロックを基準とした画素単位で行われる。ゲート遅延量Ａ(delay Ａ)は、ＤＳＰ４０３での主走査方向の画像データの遅延量に合わせて、システムコントローラ１００より、主走査ゲート遅延４０８に、所定の画素数Ａが設定される。このような構成であるので、ＤＳＰ４０３では、画像データ処理内容（処理モ−ド）によって主走査方向のディレー量が変化するが、それに応じてシステムコントローラ１００が主走査方向の遅延量Ａを変更して副走査ゲート遅延４０８に設定するので、ＤＳＰ４０３内で遅延調整を行なう必要はない。また、この機能を用いることにより主走査ゲート信号の開始位置をずらすことで主走査方向の画像シフトが達成できる。
【００４４】
図６の（ａ）に、主走査ゲート間引き４１４および副走査ゲート遅延４１１に、１／２の間引きをもたらすデータ（Ｃ＝１，Ｄ＝２）および実際の遅延をもたらすデータ（Ｂ≧１）を与え、主走査ゲート遅延４０８には実際の遅延を生じないデータ（Ａ＝０）を与え、もしくは、主走査ゲート遅延４０８をディスエ−ブルにして、主走査ゲート遅延４０８をあたかも存在しないように設定した態様を示し、図６の（ｂ）には、そのときの主走査ゲート間引き４１４の入，出力信号を示す。この場合には、間引きは、主走査方向のゲート信号ｌgate'を基準としたライン単位で行われる。間引き指示データＣ／Ｄは、システムコントローラ１００によって設定される。
【００４５】
画像データhdt(7:0)は、ＤＳＰ４０３で間引きに関する処理は行われない。但し縮小の場合は、フィルタ処理４０４の段階で帯域制限用の平滑化フィルタがかけられる。ガンマ変換４０５と画質処理４０６は等倍の場合と同じである。画質処理４０６後のデータgdt(3:0)には、縮小対応のフィルタはかけられているが間引きに関する処理は行われていない。このように処理後のデータ＜１'＞，＜２'＞，＜３'＞，＜４'＞が出力される。実際の間引きに関する処理は、間引かれたゲート信号ｌgate'(主走査ゲート間引き４１４の出力ｌgate'の有意レベルＬ）による画像データの取り込みのみを、次段のマスク処理回路４０７で行なうことによって実現される。主走査ゲート間引き４１４の出力ｌgate'の非有意レベルＨの期間の画像データ＜２'＞，＜４'＞は、マスク処理回路４０７で捨てられる。間引かれる事により発生する画質劣化を最小に押さえるように、ＤＳＰ４０３内部でのフィルタ処理４０４が、間引き対応で設定される。このような構成であるので、ＤＳＰ４０３で間引きを行なう必要はなく、間引き対応用のフィルタ処理を行なうだけで良い。そのためＤＳＰ４０３での処理の負荷が軽減する。
【図面の簡単な説明】
【図１】 本発明の一実施例を装備したデジタル複写機の機構概要を示す正面図である。
【図２】 図１に示すデジタル複写機の電気系の構成概要を示すブロック図である。
【図３】 本発明の一実施例である、図２に示す画像処理回路４００、の構成を示すブロック図である。
【図４】 （ａ）は、図３に示す画像処理回路４００の、副走査ゲート遅延４１１に遅延動作を行なわせ、主走査ゲート遅延４０８および主走査ゲート間引き４１４は実質上機能を無効にした態様、を示し、（ｂ）は該態様での副走査ゲート遅延４１１の入，出力信号を示すタイムチャ−トである。
【図５】 （ａ）は、図３に示す画像処理回路４００の、主走査ゲート遅延４０８および副走査ゲート遅延４１１に遅延動作を行なわせ、主走査ゲート間引き４１４は実質上機能を無効にした態様、を示し、（ｂ）は該態様での主走査ゲート遅延４０８の入，出力信号を示すタイムチャ−トである。
【図６】 （ａ）は、図３に示す画像処理回路４００の、主走査ゲート間引き４１４および副走査ゲート遅延４１１に間引き動作および遅延動作を行なわせ、主走査ゲート遅延４０８は実質上機能を無効にした態様、を示し、（ｂ）は該態様での主走査ゲート間引き４１４の入，出力信号を示すタイムチャ−トである。
【図７】 従来の画像処理回路の一例の構成概要を示すブロック図である。
【符号の説明】
１：原稿スキャナ ２：コンタクトガラス
３，６，７：ミラー ４：光源
５：第１走行体 ８：レンズ
９：ＣＣＤ １１：レ−ザプリンタ
１２：感光体ドラム １３：帯電チャ−ジャ
１４，１５：現像装置 １６，１７：除電ランプ
１８：転写チャ−ジャ １９：分離チャ−ジャ
２０：イレ−サ ２１：クリ−ニング装置
２２：レーザアレー ２５，２６：給紙ロ−ラ
２７：レジストロ−ラ ２８：給紙ガイド
２９：分離爪 ３０：搬送ベルト
３１：定着器 ３２：ゲート
３３：排出トレイ ３４〜３６：カセット
３７：手差し給紙台

Claims (4)

1. 主走査方向と副走査方向の２次元分布の画像を表わす画像データの有効範囲を示す主走査と副走査のゲート信号に基づいて、ゲート信号内の該画像データを処理する複数の演算処理装置と、
   それら演算処理装置にはさまれる位置にあるＤＳＰを用いた画像処理装置と、
   ＤＳＰで演算する画像データに付随する副走査方向のゲート信号を、与えられるデータＢが示すライン数だけ遅延する副走査ゲート遅延装置と、
   ＤＳＰで演算する画像データに付随する主走査方向のゲート信号を、与えられるデータＡが示す画素数だけ遅延する主走査ゲート遅延装置と、
   前記画像処理装置の画像データ処理モ−ドに応じて、該処理モードにおける画像データの副走査方向および主走査方向の遅延量に相当するデータＢおよびデータＡを前記副走査ゲート遅延装置および主走査ゲート遅延装置に与えるコントローラと、
   を備える画像データ処理装置。
2. 副走査ゲート遅延装置は、主走査ゲート遅延装置が遅延した主走査方向のゲート信号又は主走査同期信号を、前記データＢだけカウントしてその間副走査方向のゲート信号を遅延したものとする；請求項１に記載の画像データ処理装置。
3. 主走査方向と副走査方向の２次元分布の画像を表わす画像データの有効範囲を示す主走査と副走査のゲート信号に基づいて、ゲート信号内の該画像データを処理する複数の演算処理装置と、
   それら演算処理装置にはさまれる位置にあるＤＳＰを用いた画像処理装置と、
   ＤＳＰで演算する画像データに付随する副走査方向のゲート信号を、与えられるデータＢが示すライン数だけ遅延する副走査ゲート遅延装置と、
   ＤＳＰで演算する画像データに付随する主走査方向のゲート信号を、与えられる間引きデータに対応して、規則的に間引く装置と、
   前記画像処理装置の画像データ処理モ−ドに応じて、該処理モードにおける画像データの副走査方向の遅延量に相当するデータＢおよび間引きデータを前記副走査ゲート遅延装置および間引く装置に与えるコントローラと、
   を備える画像データ処理装置。
4. 主走査方向と副走査方向の２次元分布の画像を表わす画像データの有効範囲を示す主走査と副走査のゲート信号に基づいて、ゲート信号内の該画像データを処理する複数の演算処理装置と、
   それら演算処理装置にはさまれる位置にあるＤＳＰを用いた画像処理装置と、
   ＤＳＰで演算する画像データに付随する副走査方向のゲート信号を、与えられるデータＢが示すライン数だけ遅延する副走査ゲート遅延装置と、
   ＤＳＰで演算する画像データに付随する主走査方向のゲート信号を、与えられるデータＡが示す画素数だけ遅延する主走査ゲート遅延装置と、
   ＤＳＰで演算する画像データに付随する主走査方向のゲート信号を、与えられる間引きデータに対応して、規則的に間引く装置と、
   前記画像処理装置の画像データ処理モ−ドに応じて、該処理モードにおける画像データの副走査方向および主走査方向の遅延量に相当するデータＢおよびデータＡ、ならびに間引きデータを、前記副走査ゲート遅延装置および主走査ゲート遅延装置ならびに間引く装置に与えるコントローラと、
   を備える画像データ処理装置。

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