JP3939361B2 - 母線付きの電子装置 - Google Patents
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- 239000004020 conductor Substances 0.000 claims description 109
- 238000012546 transfer Methods 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 claims description 8
- 230000008859 change Effects 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 3
- 238000001514 detection method Methods 0.000 claims 8
- 230000003068 static effect Effects 0.000 claims 4
- 101000720704 Homo sapiens Neuronal migration protein doublecortin Proteins 0.000 description 48
- 102100025929 Neuronal migration protein doublecortin Human genes 0.000 description 48
- 238000004891 communication Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 7
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- -1 SDAH Proteins 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/407—Bus networks with decentralised control
- H04L12/413—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection [CSMA-CD]
- H04L12/4135—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection [CSMA-CD] using bit-wise arbitration
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Description
本発明は多数のステーションを相互接続する母線(bus)を備えた電子装置に関する。
背景の技術
I2C母線は多数の集積回路ステーションを接続する母線の例である。I2C母線については、フィップス半導体社(Philips Semiconductors)が1994年に発行した「Data Handbook IC20:80C51−based 8−bit microcontrollers」の1141〜1159ページに述べられている。このI2C母線は、クロック信号導線とデータ信号導線から成る母線を備え、クロック信号導線を通って搬送されるクロック信号でクロック同期されて、データ信号導線を介してデータを通信するようになっている。
データの伝送前と伝送中では、この母線に接続されているステーションは調停プロトコルを実行して、どのステーションが母線マスタとなるか決定しなければならない。調停中は、データ信号および/またはクロック信号上の信号のロジック・レベルは調停に参加している別々のステーションからの信号のワイヤード・ロジック関数である。
I2C母線の場合、これらのステーションは、最も遅いステーションによってクロック速度が決まり且つステーションがクロック信号と同期してワイヤード・ロジックによってデータ信号導線にそれ自身の情報を書き込むことを試行するように、クロック信号導線上のロジック・レベルを制御する。これによってこれらの参加ステーションは、自分自身が調停において勝利したか敗北したか−それ自身の情報を書き込むことに成功しなかったらそのステーションは調停に敗北したことになる−をデータ信号導線上のロジック・レベルに基づいて判断できる。敗北したステーションは調停に対する参加を停止し、これによって最終的には勝利したステーションだけがアクティブ状態に留まることになる。
ワイヤード・ロジック動作するために、負荷回路はデータ信号導線とクロック信号導線に接続され、各ステーションは、調停プロトコルによって要求されるように、負荷回路に対してこれらの導線上での電位をプル・ダウンするためのプルダウン・トランジスタを含んでいる。
負荷回路は例えば、データ信号導線とクロック信号導線の間にそれぞれ接続された抵抗と、電源接続線とを含んでいる。また、電流源をこのような抵抗と並列に接続し、且つこの抵抗によって関連の導線上の電位が十分プル・アップされるとこの電流源をスイッチオンすることが知られている。
負荷回路の電流源能力と母線導線のキャパシタンスを組み合わせた値によって母線上でデータを通信できる速度、すなわち負荷回路が母線導線のキャパシタンスを充電するに必要とする時間が決まる。I2C母線の場合、負荷の公称の電流供給能力は3mAであり、母線のキャパシタンスは最大で400pFであり、この結果、母線速度は400kビット/秒未満でなければならない。
データを母線上で通信できる速度を増すことが望ましい。原則として、これは負荷回路の電流供給能力を増加させることによって達成可能である。
しかしながら、3mAという既存の電流供給能力を持つ負荷に対抗して関連のロジック・レベルにまで母線の電位を駆動することができるが、これよりかなり電流供給能力を増した負荷には対抗できないように設計されているI2C母線にインタフェースできる既存の集積回路の大きなベースがある。電流供給能力が増した負荷とこのような負荷を駆動できる新しいステーションを単に用いるだけでば、この新しいステーションは既存のベースからの集積回路とは協働できない。
発明の概要
とりわけ、本発明の目的は、遅速の母線用に設計されたような遅速ステーションの調停要件にも適合する範囲内でデータ通信速度を増すことを可能とする多数のステーションを接続した母線を持つ電子装置を提供することにある。
本発明による電子装置を請求の範囲第1項に記載する。本発明によれば、母線導線に接続された負荷回路の電流供給能力はワイヤード・ロジック調停において1つのステーションの勝利が検出されると増大する。
したがって、母線導線を介しての通信速度は、その1つのステーションが電流供給能力の増した負荷に対抗して駆動することができるようなステーションであれば、または、その1つのステーションによって、母線導体がその電流供給能力を増した負荷に対抗して駆動できる別のステーションによって駆動されるようにすることをその1つのステーションが示せば増すことができる。一方、それでも、このような電球供給能力の増した負荷に対抗して駆動する能力を持たない既存のステーション・ベースのステーションと調停することが可能である。このようなステーションを母線導線に接続してそのステーションが勝利すると、電球供給能力は増加されない。
データ通信が完了したら、負荷回路の電流供給能力をそのオリジナルの値にまで増加させて、データ通信完了後にすべてのステーションにとって即座に導線が調停可能となるようにすることが望ましい。
電子回路は電流供給能力を増すこと、または、調停で勝利するステーションが電流供給能力の増した負荷に対抗して駆動することが可能なステーションであるかこのような駆動能力を持たないステーションであるかによって左右されずにその能力を増すことが望ましい。したがって、増した負荷に対抗して駆動する能力のない既存のステーション・ベースからのステーションでも母線を介してデータ通信が可能である。
本発明のある実施態様では、調停に参加でき増加した電流供給能力を持つ負荷に対抗して駆動することができる各ステーションはスイッチング可能な自身の負荷回路を含んでいる。このようなステーションは、自身が調停に勝利したことを検出し高速で通信することを希望する場合、この1つまたは複数の負荷回路を増大電流供給能力にスイッチングする。
したがって、母線導線に対する電流供給量を増す機能を持つステーションとは別に負荷回路を含む必要はない。同時に、2つ以上の負荷回路を増大電流供給能力状態にスイッチングしてこれらの負荷回路の合成容量に対抗して駆動することがステーションにとって不可能となることが避けられる。
I2C母線は、クロック信号用とデータ信号用の2つの母線導線を有している。データ信号導線に供給されるデータはクロック信号導線上のクロック信号の1周期分だけずれたタイミングでしか変更されない。したがって、データ信号導線上での高速通信に対する必要性はクロック信号導線上でのそれより低い。
したがって、本発明の別の実施態様では、クロック信号導線に接続された負荷回路だけが増大電流供給状態にスイッチングされ;データ信号導線に接続された負荷回路は、調停が終了しているか否かに関係なく通信全般にわたってそのオリジナルの電流供給状態に保持される。このようにして、データ信号導線用の大型駆動トランジスタは不要となる。
I2C母線においては、データは調停で勝利したステーションによって伝送されるが、この調停で勝利したステーションによって指示された場合は他のステーションによっても伝送される。クロック信号は調停で勝利したステーションによって常に発生され、増加した電流を発生する目的で用いられる負荷回路はそのステーションに対して特定のものであることが望ましい。したがって、母線導線上の信号を発生する際に必要とされる電流は、この電流によって発生する干渉を最小限にとどめるように出きる限りローカルのまま留まる。
【図面の簡単な説明】
本発明の上記の利点ある態様と他の利点ある態様を以下の添付図面を参照して次に説明する。
図1は、母線付きの電子装置の図であり;
図2は、母線に接続されるステーションの図であり;
図3は、メッセージの転送を示す信号線図であり;
図4は、さらに別のステーションの図であり;
図5は、ブリッジ・ステーションを持つ電子装置の図である。
図面の説明
図1に、通信用母線12aを持った本発明による装置を示す。この装置は通信用母線12aに接続された多数のステーション10a〜10fを含んでいる。母線12aはクロック信号導線SCLHと、データ信号導線SDAHと、第1の電源接続線Vddと、を含んでいる。ステーション10a〜10fは、干渉パルスと過度に速い信号エッジに起因するリンギングとを抑圧する働きをする抵抗Rsを介して導線SDAHとSCLHに接続されている。クロック信号導線SCLHは抵抗Rpを介して第2の電源接続線Vddに接続されている。データ信号導線SDAHは抵抗Rpを介して第2の電源接続線Vddに接続されている。
各ステーション10a〜10fにおいて、データ信号導線SDAHに対する接続線は入力フィルタ(図示せず)に対するカップリング102a〜102fを有している。各ステーションにおいて、データ信号導線SDAHに対する接続線はトランジスタ100a〜100fのチャネルを介して第1の電源接続線Vssにカップリングされている。
各ステーション10a〜10fにおいて、クロック信号導線SCLHに対する接続線はさらなる入力フィルタ(図示せず)に対するカップリング104a〜104fを有している。1部のステーション10c、10dおよび10fにおいては、クロック信号導線SCLHに対する接続線はトランジスタ106c、106dおよび106fのチャネルを介して第1の電源接続線Vssにカップリングされている。このようなトランジスタ106a、106bおよび106eは他のステーション100a、100bおよび100eのそれぞれではオプションである。
ステーション10cと10fという2つのステーションは、第1のセクション12aのクロック信号導線SCLHと電源接続線Vddとを切り替えるスイッチング可能電流源108と108fを含んでいる。
図2にステーション10cの例を示す。ステーション10cはコントローラ回路20を含んでいる。ステーション10cは、クロック信号導線SCLH用の接続線と、データ信号導線SDAH用の接続線と、を有している。
データ信号導線用の接続線は入力フィルタ22を介してコントローラ20にカップリングされている。クロック信号導線SDAHに対する接続線は、NMOSトランジスタ100cのチャネルを介して第1の電源接続線Vssにカップリングされている。
クロック信号導線SCLH用の接続線はさらなる入力フィルタ24を介してコントローラ20にカップリングされている。クロック信号導線SCLH用の接続線はNMOSトランジスタ106cのチャネルを介して第1の電源接続線Vssにカップリングされている。クロック信号導線SCLH用の接続線はPMOSトランジスタ26のチャネルを介して第2の電源接続線Vddにカップリングされている。PMOSトランジスタ26は、ゲートとドレインがPMOSトランジスタ26のゲートにカップリングされているこれまたさらなるPMOSトランジスタ27を含む電流ミラー回路の1部である。さらなるPMOSトランジスタトランジスタ27のドレインは電流源28と第2の電源接続線Vddに制御用トランジスタ25の主電流チャネルを介してカップリングされている。制御用トランジスタ25のゲートはコントローラ20にカップリングされている。PMOSトランジスタ26は、エラーが発生したために、トランジスタ106a〜106fが導通すると同時に電流源108が電流を供給した場合でも装置が破損しない程度に小さくすることが望ましい。
電流源28は、ステーションが待機モードにある場合またはステーションが通信に参加しない場合にオフされるスイッチング可能な電流源(例えば、スイッチによって電流ミラー回路26と27に接続され得る)であったりする。
動作中、装置は第のモードと第2のモードで機能することが可能である。第1のモードでは、装置は従来のI2Cプロトコルに実質的に従って機能する。このプロトコルは、参照してここに組み込まれるフィリップス半導体社(Philips Semiconductors)が発行した「データ・ハンドブックIC20:80C51ベースの8ビット・マイクロコントローラ」(Data Handbook IC20: 80C51−based 8−bit microcontrollers)中に説明されている。簡単に言うと、このプロトコルは、母線の静止状態から始まるが、この静止状態では、SDAHとSCLHの双方の導線が第2の電源Vddの電位にある。通信の開始を希望するステーション(例えば、10c)は、データ信号導線SDAHの電位を第1の電源電位Vssに(トランジスタ100cのチャネルを導通させることによって)プルすることによって開始状態を発生する。クロック信号導線SCLHの電位は、(トランジスタ106cのチャネルを非導通状態のままにすることによって)第2の電源電位レベルVddのまま留まる。導線SDAHとSCLH上での信号をこのような組み合わせは開始状態と呼ばれる。次に、ステーション10cは、母線を第1の電源Vssに接続しているトランジスタ100cと106cを導通または非導通状態にすることによって1連のクロック信号パルスとデータ信号レベルを発生する。データは、クロック信号用導線SCLHを第2の電源電位Vddに近づけるようにプルすることによって有効化される。他のステーション10a〜10fは、(クロック信号用導線SCLHを第1の電源接続線Vssに接続しているトランジスタ106a〜106cを用いて)クロック信号用導線を第1の電源電位Vssに向けてプルされた状態に維持することによってクロック・パルスを遅延させることができる。これによって他のステーション10a〜10fはデータ処理に必要な時間が与えられる。
通信開始を望むステーション10c(「マスタ・ステーション」と呼ばれる)はデータとしてヘッダを母線12aと12bに供給し、この後に、自身が通信の相手に望む「スレーブ」ステーション10a〜10fのアドレスと、マスタ・ステーションとスレーブ・ステーションのどちらがデータを母線上に書き込むかを示すデータ・ビット(読み/書きビット)と、が続く。ステーション10a〜10fは各々が、スパイクなどのノイズを除去する自身の入力フィルタ(図示せず)を介して母線12aと12bからデータ信号とクロック信号を受信する。ステーション10a〜10fは各々が、受信した信号が自身のアドレスを含んでいるか、また、読み取りや書き込みが必要であるか、を判断し、それに従って通信に対する参加を開始する。
次いで、マスタ・ステーション10cとスレーブ・ステーション10a〜10fのどちらかがデータを母線12aに供給する。このデータ交換の後で、マスタ・ステーション10cは、更新された開始状態を発行し、その後で、別のスレーブ・ステーション10a〜10fとデータを交換するために読み/書きビットと共にスレーブ・ステーション10a〜10fの別のアドレスを発行する。最後に、マスタ・ステーションは、クロック信号導線SCLHの電位が第2の電源電位レベルVddに固定されたままである場合にデータ信号導線SDAHの電位を第1の電源電位Vssから第2の電源電位Vddにプルさせることによって、いわゆる「停止状態」を発生する。
I2Cプロトコルでは、データは連続する8ビット単位で転送される。この1単位の後に肯定応答ビットが続くが、このビットで、データを受信するステーション10a〜10fは、データ信号導線SDAHの電位を第1の電源電位に向けてプルし、次にクロック信号導線SCLHの電位を第2の電源電位Vddにプルさせることによって受信に対して肯定応答する。受信するステーション100a〜100fは、その1単位を見過ごした場合またはそれを取り扱えない場合、肯定応答ビットのためのクロック信号パルスの間はデータ信号導線SDAHの電位を第2の電源電位Vddに向けてプルされた状態に維持する。これに応答して、その単位を伝送するステーション100a〜100fは例えば伝送を再試行するかまたは伝送を遮断する。
ステーション10a〜10fの内の2つ以上のステーションが、開始状態とそれに続くデータを発生することによってマスタ0/ステーションになろうと試行することがある。このようなステーション10a〜10fは、母線12aと12bがビジー状態(開始状態が伝送されたが、それに続いて停止状態がまだ伝送されていない状態)であることに気付くと、母線12aと12bが静止状態になるまで待つ。これでは、2つのステーション10a〜10fが実質的に同時に開始状態を発生する可能性が残る。この問題を解決するために10a〜10fはデータ信号導線SDAHの電位を監視する。データ信号導線の電位を第2の電源電位Vddに向けてプルさせるためにステーション10a〜10fがそのトランジスタ106a〜10cを非導通状態にしたままであるときに任意のクロックパルス(肯定応答パルスを除く)の間にこの電位が第1の電源電位Vssに向けてプルされると、ステーション10a〜10fは、別のステーション10a〜10fもまたマスタ・ステーションになろうとしていると結論し、次の停止状態後まで伝送を中止する(もちろん、アドレス指定された場合は別であるが)。このプロセスは調停と呼ばれ、伝送を中止するステーション10a〜10fは調停で敗北したと言われる。
第1のモードでの動作速度は、クロック信号導線上またはデータ信号導線上の電位のレベルを低ロジック・レベルから高ロジック・レベルにまたはその逆に変更するために要する時間によって決まる。従来のI2C装置では、最も厳しい要因は電位を低レベルから高レベルに変更するに必要とされる時間であるが、その理由は、これが抵抗Rpを通過する電流による能動的なプルアップ動作であるからである。
トランジスタ106a〜106fのどれかがクロック信号導線SCLHの電位をVSSに向けてプルすると、この電位は実質的にVSSになる。これらトランジスタ106a〜106fのどれもが導通していない場合、クロック信号導線SCLHの電位Vは次の速度で上昇し始める:
dV/dt=I/C
ここで、Iはクロック信号導線SCLHに供給される電流でありCはキャパシタンスである。初期電流は(Vdd−Vss)/Rpである。抵抗Rpの代わりに等価の電流源(すなわち、SCLH上の電位が、Vss=0として例えば0.3*Vddから0.7*Vddという所定の範囲にある場合に実質的に一定の電流I=(Vdd−Vss)Rpを供給する回路を用いてもよい。
I2Cの公称の動作モードでは、電流Iは少なくとも初期においては3mAであり、キャパシタンスはせいぜい400pFである。クロック信号導線SCLHの電位Vは、例えば0.7*Vdd(Vss=0として)という閾値VTに達すると次のロジック・レベルになる。この閾値VTに達するまでの時間はVT*C/Iである。この時間によって母線の最大速度が決まる。
従来のI2Cでは、母線導線上の電位が知覚できる程度に上昇すると、抵抗Rpと並列接続されている電流源をオンすることによってある程度はスピードアップを可能としている。これによって電位が変化する立ち下がりエッジでの電位の変化速度が増すが、立ち上がりエッジでの初期変化速度には影響ない。
本発明によれば、本装置は、低ロジック・レベルから高ロジックレベルに電位を変化させる、従来のI2C装置では可能な速度を超える速度を発生することが可能である第2の動作モードを備えている。
この第2の動作モード(「高速モード」)では、スイッチング可能電流源108と108fを用いて、第1のセクション12aのクロック信号導線SCLHの電位を第2の電源接続線Vddに向けてプルする速度を増加させる。本装置が第2の動作モードにある場合、クロック信号導線上の電位が低ロジック・レベルにあるときと、この電位が高ロジック・レベルある(少なくとも、この電位が例えば0.7*Vddという高ロジック・レベルに達するまでであり;電位がVddに近づくと、電流源から流れる電流はもちろん一般的に減衰する)場合に、電流源108と108fの内のどちらか一方がオンに保持される。この電流が増加したことによって、トランジスタ106a〜106cの内の最後のトランジスタがクロック信号導線SCLH上の電位をプル・ダウンして導通を停止すると電位が上昇し始める速度が増す。
第2の動作モードでは、電流源108と108fは例えば3mAという追加電流を供給し、これによって、母線に対して供給される合計電流はどの時点でも一時には6mAであり、これによって閾値に達するために必要な時間が2桁だけ減少する。このように、最大可能速度が増加する。第1のモードでは、クロック信号の周波数は一般的には400kbit/秒未満である。第2のモードでは、この周波数は少なくとも2桁高い(従来のI2Cに対する速度は最大可能母線キャパシタンスを低くし、電源電圧を低下させ、セットアップ時間とホールド時間を速くすることによってさらに増加される)。
トランジスタ106a〜106cの内のどれかがクロック信号導線SCLH上の電位をプル・ダウンする義務がある場合、そのトランジスタは電流源108と108fに対して電位を十分大幅に下げなければならない。
本装置はまた、第2のモードを配慮しないで設計されているステーション10a〜10f(例えば、電流源108と108fの内の一方に対してクロック信号導線SCLHの電位をプル・ダウンすることがあり得ないほど小さいプルダウン・トランジスタ106a〜106cを用いている)を含んでいる。これらのステーションもまた母線を利用するようにするのが本発明の目的である。この目的を達成するために、この第2のモードはI2Cプロトコルの調停と肯定応答のプロセス(すなわち、第1のモード)と組み合わされる。
図3に、これら2つのモードを組み合わせてメッセージを転送する際の信号線図を示す。この信号線図は、データ信号導線SDAH上の電位と、クロック信号導線SCLH上の電位と、あるステーションの電流源108と108fがオンとオフのどちらにスイッチングされるかを決定する制御信号(この制御信号は、例えば第2の電源接続線Vddからクロック信号導線に電流を供給するための用いられるPMOSトランジスタ26のゲート電位である)と、を示している。
時点tHまでは、メッセージの転送は、電流源108と108fがオフされる第1のモード(従来のI2C)で進行する。最初は、開始状態Sが伝送され、その後に、ヘッダ・ビット1〜9が導線SDAHとSCLHを用いて伝送される。調停モードとして働く第1のモードでこのヘッダが伝送されている間に調停が発生する。
1つのマスタを選択するという従来の目的に加えて、この調停はまた、自身の電流源108と108fを起動できることを高速モードで情報交換を希望するステーション10a〜10fに対して保証するという目的を有している。この目的は、高速モードで伝送可能な各ステーションに対して固有のヘッダを割り当てることによって達成される(すなわち、この固有のヘッダはこのようなステーション毎に異なる)。このような固有なヘッダは、従来のI2Cでのメッセージ転送の間にステーションをアドレス指定するために用いられるいかなるヘッダよりも「低い」(従来のI2Cメッセージ転送に用いられるヘッダを母線12a上に送出するステーション10a〜10fは常に、ステーションをアドレス指定するために母線12aと12b上に自身の固有のヘッダを送出するステーション10a〜10fに対して調停で敗北するという意味で低い。もちろん、さらに低いアドレスを多数個、例えばI2Cに基づいて知られる「一般的な開始」信号などの他の目的のために留保しておいてもよい)値を有している。
この固有のヘッダは例えば00001xxxという範囲にある(伝送される順序で言うと、0は、データ信号導線SDAHは、データ信号導線SDAHを第1の電源接続線に接続しているトランジスタ100a〜100fによって第1の電源電位Vssに向けてプル・ダウンされることを示し、1は、トランジスタ100a〜100fを非導通状態に維持することを示し、“x”は、特定のステーションの固有のコードによって特定されるトランジスタ100a〜100fの状態を示す)。通常のI2Cヘッダは、最初の4ビット内に少なくとも1つの“1”ビットを有している。固有のヘッダをこのように選択することによって、ヘッダの範囲を00000xxxに追加することを可能としており、この範囲をステーション10a〜10fが用いることによって、I2Cから分かるいわゆる一般的な信号などの特別な目的の固有ヘッダに対して調停で勝利することが保証される。
ステーション10a〜10fはオプション機能として、例えば通信の相手が高速モードで作動できないために自身も高速モードでの通信を希望しない場合に従来の12Cヘッダを用いるか、自身が高速モードを希望するので自身の固有ヘッダを用いるか、を選ぶことができる。第1のモード(従来のI2C)でヘッダを伝送すると、すべてのステーションが調停に参加できる。コンパティビリティをとるため、ヘッダの後にオプションとして、肯定応答ビットにための時間間隔をおいてもよいが、これは肯定応答目的で用いるべきではない。
ヘッダの伝送が完了すると、第2の高速モードでの通信を希望する例えばステーション10cは、自身がマスタ・ステーションになったか否か判断することが可能となる。この場合、このステーションは、クロック信号導線SCLHの充電に要する時間が減少するように自身の電流源108と108fをオンする(このスイッチ・オンは制御信号20によって示される)。
第2の(高速)モードでの通信を希望する例えばステーション10cは、自身が調停で勝利することによってマスタ・ステーションになると、時点tHで高速モードにスイッチングする。時点tHが過ぎると、このマスタ・ステーションはデータ転送モードになる。このモードでは、マスタ・ステーション10cは更新された開始状態Srならびにそれに続くスレーブ・ステーションのアドレスおよび読み/書きビット(8)を伝送する。このアドレスはI2C母線用に定義されたように拡張してもよい。この後に、肯定応答ビットと、各々が自身の肯定応答ビットを持つ多数のデータ単位とが続く。
マスタ・ステーションが第2の高速モードすなわち第2のデータ転送モードにあるとき、起動された電流源108からクロック信号導線SCLHに流れる電流によってクロック信号の立ち上がりエッジが発生する。これは図2では、スイッチング可能電流源が起動されずにその立ち上がりエッジが抵抗Rpによって引き起こされる場合に示される指数関数的に傾斜する立ち上がりエッジの代わりに、直線状の立ち上がりエッジで示されている。この電流源は、クロック信号導線が低レベルにプルされている時間中でもアクティブ状態に維持される。したがって、このクロック信号導線をプル・ダウンするステーションのプル・ダウン抵抗106a〜106cは、起動された電流源108と108fに対して電位を駆動できるものでなければならない。
オプション機能として、マスタ・ステーション10cとの通信に参加しているスレーブ・ステーション10a〜10bは、クロック信号導線SCLHを第1の電源接続線Vssに接続している自身のトランジスタ106a〜106bを導通状態に維持することによってクロック信号の立ち上がりエッジを遅延させてもよい。マスタ・ステーションは、クロック信号導線SCLHの電位が上昇して始めてクロック信号パルスの発生を再開する。このように、スレーブ・ステーション10a〜10bは、自身がデータ単位を取り扱う用意ができるまで次のデータ単位の伝送を遅延させることがある。
クロック信号を遅延させる可能性は、各データ単位の最後のビットである肯定応答ビットに対して特に当てはまる。この場合に肯定応答ステーションにおけるプルダウン・トランジスタに対する要求を減少させるために、マスタ・ステーション10cは、データ単位の各々の最初のビットに対するクロック信号導線SCLH上のクロック信号の立ち上がりエッジで、スイッチング可能電流源108を非アクティブ状態に留めるようにしてもよい。この場合、クロック信号導線SCLHの電位は、第2の電源接続線Vddに接続されている抵抗Rpを通じて充電されることによって上昇する。
1つのスレーブ・ステーション10a〜10bとの間でデータの交換が完了すると、マスタ・ステーション10cは、更新済み開始状態Sr*(破線で示す)と、それに続く、さらなるデータ交換のための新しいスレーブ・ステーションのアドレスと新しい読み/書きビットを発生する。この動作は何回繰り返してもよい。この更新済み開始状態Sr*の代わりに、マスタ・ステーションは、メッセージ転送の完了と更新済み調停に対する準備が成ったことを示す停止状態Pを発生する。これによって第2の高速モードでの動作が終了し、時点tFSにおける第1の(従来のI2C)モードに戻る。この後で、すべての電流源108と108fがディスエーブルされる。
図1と2に示すように、電流源108、108f、26はステーション10c、10fに含まれている。ステーション10c、10fが調停で勝利し、同時に高速モードでの通信を希望する場合、このステーションは自身の電流源108と108fをオンして、この電流源に対してクロック信号導線上の電位を駆動する。代替実施態様としては、このオンされる電源108と108fは、2つ以上のマスタ・ステーションに備えられている中心電流源であり得る。この中心電流源は、母線から受信した固有ヘッダが装置が高速モードにあることを示す場合はオンされる。すなわち、このオンされる電流源が調停で実際に勝利するステーションの電流源である必要はない。ステーションが作られる時点で余分の電流値が予測可能であり、しかもこのステーションを内部で用いている装置に依存しなければそれで十分である、例えば、装置内にある2つ以上のステーションの例えば電流源がオンあれれば十分である。
しかしながら、クロック信号導線の電位をプルダウンするステーション10cと10f、すなわちI2C母線での調停で勝利するステーションの電流源108と108fはオンされるのが望ましい。したがって、クロック信号導線SCLHの電位がVssにプルされるとプルダウン・トランジスタ106cと106fによってその電流源から流れ出る電流はステーション10cと10fに対してローカルのまま留まる。これによってこの電流による干渉を減少させる。
代替例として、図1に示す電流源108と108fは、プルダウン・トランジスタ100a〜100fまたは106cと106fが導通状態になる毎にオフしてもよい。これによって電流が節約されるが、電流源26と48をオン/オフさせる動作間で正確に同期を取り、また、プルダウン・トランジスタ100a〜100f、106cおよび106fを導通状態にする必要がある。この同期を取る必要によって、特にアクティブ状態のプルダウン・トランジスタ100a〜100f、106fおよび106fならびにアクティブ状態の電流源26および48が別々のステーションにある場合は最大可能通信速度が下がる。
図4に本発明によるさらなるステーションを示す。このステーションは図2のステーションに類似しており、したがって類似の参照番号が用いられている。図4のステーションでは、データ信号導線SDAHの接続線はPMOSトランジスタ46のチャネルを介して第2の電源接続線Vddにカップリングされている。このPMOSトランジスタ46は、ゲートとドレインがPMOSトランジスタ46のゲートにカップリングされているさらなるPMOSトランジスタ47も含んでいる電流ミラー回路の1部である。さらなるPMOSトランジスタ47のドレインは電流源48と第2の電源接続線Vddに制御トランジスタ45の主電流チャネルを介してカップリングされている。制御トランジスタ25と45のゲートは互いに接続されていてコントローラ20によって制御される。
動作中、図4のステーションは、高速モードにおけるクロック信号導線SCLH上とデータ信号導線SDAH上の双方でのVddに向かう電位レベルの遷移速度を増加させる。データ信号導線SDAHは図4のステーション自身によって(データがこのステーションから伝送される場合)または図4のステーションが調停で勝利した場合にデータを伝送する別のステーションによってプルダウンされる。
図4に示すように、制御トランジスタ45と25は同じ制御信号を受信し、したがって、クロック信号導線SCLHとデータ信号導線SDAHに接続されている電流源は同時にアクティブとなる。代替例として、これらの電流源が互いに対して無関係にオン/オフされる例がある。これは例えば、肯定応答ビットの転送中などで有用である。この場合、データ信号導線に接続されている電流源は、肯定応答ステーションがデータ信号導線の電位をプルしなければならなくなる直前にオフしてもよく、これで、データ信号導線に接続されている電流源がクロック信号導線の電位をプルしてもよい。したがって、肯定応答の間は、追加の電流源によって可能とされる速い立ち上がり時間を低プルダウン能力と組み合わせてもよい。I2Cの肯定応答プロトコル(I2Cの参考文献を参照のこと)では、例えば電流源がオフされる時間間隔が異なることがある。
I2C母線などの母線の場合、データ信号導線を介して伝送されるロジック・レベルはクロック信号の1周期につきせいぜい1回しか変更されない。このため、データ信号の1回の遷移に対して少なくとも2つのトランジスタが存在する。したがって、データ信号導線に対する速度要求はクロック信号導線に対する速度要求より低く、必要とされる速度が高すぎなければ、図1と2に示すように、クロック信号導線SCLHに接続されている電流源だけを用い、データ信号導線SDAHに接続されている電流源を省略することによってステーションを簡略化してもよい。
I2C母線の特殊な場合、クロック信号導線および/またはデータ信号導線上の信号が高速モードで用いられている周波数で変化すると従来のI2Cステーションはエラーを発生することがあるが、この理由は、ステーションは高速モードを用いる可能性を考慮しないで設計されているからである。この場合、このようなステーションはブリッジ・ステーションを介して母線導線にカップリングしてもよい。このブリッジ・ステーションによって各母線ステーションを2つの部分、すなわち従来のステーションが接続される第1の部分と高速モードを用いてもエラーを発生しないステーションが接続されている第2の部分に分離する。
図5に、ブリッジ・ステーション52によって2つの部分(SCLH、SDAH)および(SCL、SDA)に母線導線が分割されている装置を示す。ステーション54aと50bは母線導線の第1の部分SCL、SDAに接続されている。ステーション50a〜50cは母線導線の第2の部分SCLH、SDAHに接続されている。第2の部分SCLH、SDAHに接続されているステーションの場合、母線導線SCLH、SDAHの第2の部分上に高速モード信号が存在しているときでもエラーを発生しないことが分かっている。第1の部分SCL、SDAの場合、これは分からない。
ブリッジ・ステーション52はコントローラ520ならびにスイッチ522、524および526を含んでいる。コントローラ520は母線導線SCLH、SDAHの第2の部分と、これらスイッチの制御入力部と、にカップリングされている。母線導線SCLH、SDAH、SCL、SCLHの2つの部分はスイッチ522と524を介して接続されている。第1の部分のデータ信号導線SDAはスイッチ526を介してVssに接続されている。
動作中、ブリッジ・ステーションは通常は、母線の2つの部分の導線SCLH、SDA、SCL、SDAおよび第1の部分SDAがスイッチ526を介してvSSに接続されないようにスイッチ522、524および526を制御する。しかしながら、ブリッジ・ステーションのコントローラ52は、例えば母線から受信した固有ヘッダに基づいて高速モードにスイッチングしたことを自身が感知すると、母線の2つの部分を互いに断続するように、そして第1の部分のデータ信号導線SDAをプルするようにスイッチ522、524および526を制御する。
したがって、母線の第2の部分SCLHとSDAHに接続されているステーションは、他のステーションがパッシブ状態にあり母線SCLHとSDAHの第2の部分から断続されている時に上記したような高速モードで動作することが可能である。
Claims (7)
- 母線導線と、
前記母線導線の電位を静止レベルに向けてプルするための前記母線導線に接続された負荷回路と、
前記母線導線によって相互接続されたステーションとを含む電子装置であって、前記ステーションの少なくとも1つが
前記母線導線にカップリングされたワイヤード・ロジック駆動回路と、
調停を実行する目的で前記ワイヤード・ロジック駆動回路に接続された調停回路とを含み、
前記ステーションの各々が前記負荷回路に対して前記電位をプルし、
前記電子装置は、前記少なくとも1つのステーションが前記調停で勝利すると検出信号を発生し、且つ前記検出信号に応答して前記負荷回路を増加電流供給能力状態にスイッチングする検出器を備え、前記増加電流供給状態における前記負荷回路は、前記電位が前記負荷回路に対してプルされる時と前記電位がプル動作がない場合に前記静止レベルに向けて変化し始める時に、調停中より前記母線導線に対して大きな電流を供給するとともに、
前記電子装置は、調停に勝利するステーションが、増加した電流供給能力で負荷回路に対して前記母線導線の電位を駆動を意図する信号を調停中に発するステーションであるかどうかに依存する検出後に、前記負荷回路を電流供給能力状態を向上させるように選択的にスイッチングし、
調停に勝利したステーションが、
a)増加電流供給能力を持つ前記負荷回路に対して前記母線導線の電位を駆動する能力のあるステーションであるか否か、及び
b)前記増加電流供給能力状態で前記負荷回路に対して前記母線導線上の電位を駆動することが可能な前記ステーションのさらなる1つとデータ交換することを望むモードを示しているか否かによって、前記検出時に前記負荷回路を前記増加電流供給能力状態に選択的にスイッチングすることを特徴とする電子装置。 - 特定のステーションの各々は、
a)調停に参加することおよび
b)前記増加電流供給能力状態の前記負荷回路に対して前記母線導線の電位を駆動することが可能であり、
このステーションは、前記母線導線に対して増加した電流を供給するための各自身の個別のスイッチング可能負荷を含み、前記特定のステーションは、この特定のステーションが調停で勝利したことを検出すると、それ自身の負荷回路を起動することを特徴とする請求の範囲第1項記載の電子装置。 - 前記電子装置がさらなる母線導線を含み、前記少なくとも1つのステーションとの間で、前記母線導線上のクロック信号と同期して前記のさらなる母線導線を介してデータが転送され、前記の少なくとも1つのステーションが、前記の少なくとも1つのステーションとの間で伝送している場合と前記少なくとも1つのステーションが調停で勝利した場合との双方で前記増加電流供給能力状態において前記負荷回路に対して母線導線の電位を駆動することを特徴とする請求の範囲第2項記載の電子装置。
- 前記のさらなる母線導線を前記静止レベルにプルする電流経路の実質的にすべてを含むさらなる負荷回路を備える電子装置であって、前記のさらなる負荷回路によって供給される最大可能電流が、前記負荷回路が前記増加電流供給能力状態にある場合に調停の間とデータ伝送の間の双方で常に同一であることを特徴とする請求の範囲第3項記載の電子装置。
- 母線導線で相互接続されたステーションを含む電子装置中でステーションとして動作するように配置された集積回路において、この集積回路は、
前記母線導線の電位を静止レベルに向けてプルするための前記母線導線に接続された負荷回路と、
前記母線導線によって相互接続されたステーションとを含む電子装置であって、前記ステーションの少なくとも1つが
前記母線導線にカップリングされたワイヤード・ロジック駆動回路と、
調停を実行する目的で前記ワイヤード・ロジック駆動回路に接続された調停回路とを含み、
前記ステーションの各々が前記負荷回路に対して前記電位をプルし、
前記電子装置は、前記少なくとも1つのステーションが前記調停で勝利すると検出信号を発生し、且つ前記検出信号に応答して前記負荷回路を増加電流供給能力状態にスイッチングする検出器を備え、前記増加電流供給状態における前記負荷回路は、前記電位が前記負荷回路に対してプルされる時と前記電位がプル動作がない場合に前記静止レベルに向けて変化し始める時に、調停中より前記母線導線に対して大きな電流を供給するとともに、
前記電子装置は、調停に勝利するステーションが、増加した電流供給能力で負荷回路に対して前記母線導線の電位を駆動を意図する信号を調停中に発するステーションであるかどうかに依存する検出後に、前記負荷回路を電流供給能力状態を向上させるように選択的にスイッチングし、
調停に勝利したステーションが、
a)増加電流供給能力を持つ前記負荷回路に対して前記母線導線の電位を駆動する能力のあるステーションであるか否か、及び
b)前記増加電流供給能力状態で前記負荷回路に対して前記母線導線上の電位を駆動することが可能な前記ステーションのさらなる1つとデータ交換することを望むモードを示しているか否かによって、前記検出時に前記負荷回路を前記増加電流供給能力状態に選択的にスイッチングすることを特徴とする集積回路。 - 前記母線導線上のクロック信号に同期して前記のさらなる母線導線を介して前記集積回路との間で転送するためにさらなる母線導線用の接続線を含む集積回路であって、前記ワイヤード・ロジック駆動回路は、前記集積回路との間で伝送する場合と前記集積回路が調停で勝利した場合との双方において、前記増加電流供給能力状態において前記負荷回路に対して前記母線導線の電位を駆動することを特徴とする請求の範囲第5項記載の集積回路。
- 前記集積回路が、前記のさらなる母線導線をワイヤード・ロジック駆動だけで駆動することを特徴とする請求の範囲第6項記載の集積回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP98201435 | 1998-05-04 | ||
EP98201435.9 | 1998-05-04 | ||
PCT/IB1998/002059 WO1999009712A2 (en) | 1998-05-04 | 1998-12-17 | Electronic apparatus with a bus |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002511996A JP2002511996A (ja) | 2002-04-16 |
JP3939361B2 true JP3939361B2 (ja) | 2007-07-04 |
Family
ID=8233671
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51297099A Expired - Lifetime JP3939361B2 (ja) | 1998-05-04 | 1998-12-17 | 母線付きの電子装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6421752B1 (ja) |
EP (1) | EP0993719B1 (ja) |
JP (1) | JP3939361B2 (ja) |
KR (1) | KR100597417B1 (ja) |
CN (1) | CN1192566C (ja) |
TW (1) | TW468110B (ja) |
WO (1) | WO1999009712A2 (ja) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6188255B1 (en) | 1998-09-28 | 2001-02-13 | Cypress Semiconductor Corp. | Configurable clock generator |
US6753739B1 (en) | 1999-03-24 | 2004-06-22 | Cypress Semiconductor Corp. | Programmable oscillator scheme |
US6191660B1 (en) | 1999-03-24 | 2001-02-20 | Cypress Semiconductor Corp. | Programmable oscillator scheme |
US6946920B1 (en) | 2000-02-23 | 2005-09-20 | Cypress Semiconductor Corp. | Circuit for locking an oscillator to a data stream |
US6297705B1 (en) | 2000-02-23 | 2001-10-02 | Cypress Semiconductor Corp. | Circuit for locking an oscillator to a data stream |
US6407641B1 (en) | 2000-02-23 | 2002-06-18 | Cypress Semiconductor Corp. | Auto-locking oscillator for data communications |
US6501815B1 (en) | 2000-06-30 | 2002-12-31 | Cypress Semiconductor Corp. | Loadable divide-by-N with fixed duty cycle |
US6742071B1 (en) | 2000-07-25 | 2004-05-25 | Cypress Semiconductor Corp. | Real-time I/O processor used to implement bus interface protocols |
US7093151B1 (en) | 2000-09-22 | 2006-08-15 | Cypress Semiconductor Corp. | Circuit and method for providing a precise clock for data communications |
US6724220B1 (en) | 2000-10-26 | 2004-04-20 | Cyress Semiconductor Corporation | Programmable microcontroller architecture (mixed analog/digital) |
US8176296B2 (en) | 2000-10-26 | 2012-05-08 | Cypress Semiconductor Corporation | Programmable microcontroller architecture |
US6813672B1 (en) | 2001-02-23 | 2004-11-02 | Cypress Semiconductor Corp. | EMC enhancement for differential devices |
US6760872B2 (en) | 2001-03-19 | 2004-07-06 | Cypress Semiconductor Corp. | Configurable and memory architecture independent memory built-in self test |
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US6625782B1 (en) | 2001-08-13 | 2003-09-23 | Cypress Semiconductor Corp. | Software structure methodology description of programmable phase-locked loop die and device presentation techniques |
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JP4683034B2 (ja) | 2007-10-31 | 2011-05-11 | ソニー株式会社 | 電力供給システム、モニター装置、モニター方法およびコンピュータプログラム |
JP5472146B2 (ja) * | 2011-02-07 | 2014-04-16 | ソニー株式会社 | 情報処理装置、情報処理方法、コンピュータプログラム、および電力供給システム |
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CN105099431B (zh) * | 2014-04-17 | 2018-04-06 | 扬智科技股份有限公司 | 内部整合电路接口装置及其信号产生方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
1998
- 1998-10-13 TW TW087116963A patent/TW468110B/zh not_active IP Right Cessation
- 1998-12-17 EP EP98958367A patent/EP0993719B1/en not_active Expired - Lifetime
- 1998-12-17 WO PCT/IB1998/002059 patent/WO1999009712A2/en active IP Right Grant
- 1998-12-17 CN CNB988068621A patent/CN1192566C/zh not_active Expired - Lifetime
- 1998-12-17 JP JP51297099A patent/JP3939361B2/ja not_active Expired - Lifetime
- 1998-12-17 KR KR1019997012538A patent/KR100597417B1/ko not_active IP Right Cessation
-
1999
- 1999-05-04 US US09/304,595 patent/US6421752B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
CN1262009A (zh) | 2000-08-02 |
KR20010014375A (ko) | 2001-02-26 |
JP2002511996A (ja) | 2002-04-16 |
CN1192566C (zh) | 2005-03-09 |
EP0993719B1 (en) | 2011-10-12 |
WO1999009712A2 (en) | 1999-02-25 |
WO1999009712A3 (en) | 1999-09-10 |
US6421752B1 (en) | 2002-07-16 |
EP0993719A2 (en) | 2000-04-19 |
KR100597417B1 (ko) | 2006-07-10 |
TW468110B (en) | 2001-12-11 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051215 |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060411 |
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A601 | Written request for extension of time |
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A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060828 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061011 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070227 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070328 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100406 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100406 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 4 |
|
S303 | Written request for registration of pledge or change of pledge |
Free format text: JAPANESE INTERMEDIATE CODE: R316304 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 4 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S303 | Written request for registration of pledge or change of pledge |
Free format text: JAPANESE INTERMEDIATE CODE: R316304 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
S343 | Written request for registration of root pledge or change of root pledge |
Free format text: JAPANESE INTERMEDIATE CODE: R316354 |
|
SZ02 | Written request for trust registration |
Free format text: JAPANESE INTERMEDIATE CODE: R316Z02 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S343 | Written request for registration of root pledge or change of root pledge |
Free format text: JAPANESE INTERMEDIATE CODE: R316354 |
|
SZ02 | Written request for trust registration |
Free format text: JAPANESE INTERMEDIATE CODE: R316Z02 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 6 |
|
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140406 Year of fee payment: 7 |
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