CN1262009A - 具有总线的电子装置 - Google Patents
具有总线的电子装置 Download PDFInfo
- Publication number
- CN1262009A CN1262009A CN98806862A CN98806862A CN1262009A CN 1262009 A CN1262009 A CN 1262009A CN 98806862 A CN98806862 A CN 98806862A CN 98806862 A CN98806862 A CN 98806862A CN 1262009 A CN1262009 A CN 1262009A
- Authority
- CN
- China
- Prior art keywords
- station
- bus conductor
- load circuit
- current source
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004020 conductor Substances 0.000 claims abstract description 150
- 230000005540 biological transmission Effects 0.000 claims description 19
- 238000009434 installation Methods 0.000 claims description 18
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 238000012546 transfer Methods 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000001514 detection method Methods 0.000 claims 6
- 101000720704 Homo sapiens Neuronal migration protein doublecortin Proteins 0.000 description 46
- 102100025929 Neuronal migration protein doublecortin Human genes 0.000 description 46
- 238000004891 communication Methods 0.000 description 14
- 230000014509 gene expression Effects 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 206010010774 Constipation Diseases 0.000 description 1
- -1 SDAH Proteins 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/407—Bus networks with decentralised control
- H04L12/413—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection [CSMA-CD]
- H04L12/4135—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection [CSMA-CD] using bit-wise arbitration
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Small-Scale Networks (AREA)
- Bus Control (AREA)
- Dc Digital Transmission (AREA)
Abstract
一种电子装置使用由布线逻辑驱动以便在站之间判优的总线导体。当判优被决定时,该装置通过对总线导体提供附加的电流转换到高速方式,使得获胜的站反抗较大的电流对总线导体的电位拉,因而当站停止拉时电位较快地上升。
Description
本发明涉及一种具有用于互连多个站的总线的电子装置。
I2C总线是用于连接多个集成电路站的总线的一个例子。I2C总线在由菲利普半导体公司1994年出版的“Data HandbookIC20：80C51-based 8-bit microcontrollers”第1141-1159中描述了。I2C总线包括由时钟信号导体和数据信号导体构成的总线，并能够由在时钟信号导体上的时钟信号同步通过数据信号导体进行数据通信。
在数据传输之前或在数据传输之间，和总线相连的站必须执行判优协议确定哪个站占据总线。在判优期间，在数据信号与/或时钟信号上的信号的逻辑值是一个由参加判优的不同的站的布线的逻辑函数。
在I2C总线的情况下，站以这样的方式控制时钟信号导体上的逻辑值，使得最慢的站确定时钟速度，并且这些站试图把自己的信息通过和时钟信号同步的布线逻辑写到数据信号导体上。这使得这些参加的站能够由数据信号导体上的逻辑值判断它们是否在判优中取胜；如果一个站不能成功地写入本身的信息，则该站判优失败。失败的站则停止参加判优，因而最终只有取胜的站保持有效。
关于布线逻辑操作，负载电路被连接于数据信号导体和时钟信号导体，并且每个站含有下拉晶体管，用于按照判优协议的要求相对于负载电路下拉这些导体的电位。
负载电路例如含有被分别连接在数据信号导体和时钟信号导体之间的电阻以及电源连接。还已知使一个电流源和这种电阻并联连接，并且一旦电阻足够地上拉有关导体上的电位时，则接通该电流源。
按照由负载电路对总线导体的电容充电所需的时间，负载电路电流源的容量和总线导体的电容一道决定可以通过总线交换的数据的速度。在I2C总线中，负载的标称电流源的容量是3mA，总线电容最大为400pF，结果，总线速度必须小于每秒400kbit。
希望增加可以通过总线交换数据的速度。在原理上，这可以通过增加负载电路的电流源的容量来实现。
然而，现有的集成电路具有一个大的基底，其能够连接一种I2C总线，所述I2C总线被设计能够利用现有的3mA的电流源容量驱动总线导体的电位成为相对于负载的一个相关的逻辑值，但是不能利用大大增加的电流源的容量驱动负载。如果只使用具有增加的电流源容量的负载和能够驱动这种负载的新的站，则新的站将不能和来自现有基底的集成电路协同操作。
本发明的一个目的在于提供一种具有和多个站相连的总线的电子装置，其能够以可以和例如被设计用于较慢的总线的较慢的站的判优要求兼容的方式以增加的速度进行数据通信。
按照本发明的电子装置在权利要求1中提出了。按照本发明，和总线导体相连的负载电路的电流源的容量当检测到一个站在布线逻辑判优中获胜时被增加。
因而，通过总线导体进行通信的速度，当一个站是能够利用增加的电流源容量驱动负载的站时，或者当一个站表示它将使总线导体被另一个能够利用增加的电流源的容量驱动负载的站驱动时，可以被增加。在另一方面，它仍然能够和具有现有的基底的不能用增加的电流源容量驱动负载的站一道进行判优。当这种站和总线导体相连，并且判优获胜时，电流源的容量不被增加。
最好在完成数据通信时，负载电路的电流源容量被减少到其原来的值，使得在完成数据通信之后，导体可以立即用于所有的站的判优。
最好是，该电子装置增加电流源的容量与否是在判优获胜的站是能够利用增加的电流源容量驱动负载的站还是不能进行所述驱动的站的控制下进行的。因而，具有现有的基底的不能驱动增加的负载的站仍然可以通过总线进行数据通信。
在本发明的一个实施例中，每个能够参与判优并利用增加的电流源容量驱动负载的站包含其自身的可转换的负载电路。这种站当检测到其判优获胜并且想要进行高速通信时把负载电路和增加的电流源容量接通。
因而不需要包括不依赖于具有增加的对总线导体的电流源的能力的站的负载电路。与此同时，避免了一个以上的负载电路被转换到增加的电流源容量状态，使得站不能驱动这些负载电路的组合。
I2C总线具有两个总线导体，一个用于时钟信号，一个用于数据信号。被提供给数据信号导体的数据的改变只在时钟信号导体上时钟信号的一个周期的时序间隔实现。因而，在数据信号导体上对高速的需要小于在时钟信号导体上对高速的需要。
相应地，在本发明的另一个实施例中，只有和时钟信号导体相连的负载电路才被转换到增加的电流源状态；在整个通信期间，和数据信号导体相连的负载电路被保持在其原有的电流源状态，而不管判优是否结束。因而，不需要用于数据信号导体的大的驱动晶体管。
在I2C总线中，数据可以通过判优获胜的站传输，但是也可以被其它的受判优获胜的站指令传输数据的站传输。最好是，时钟信号总是被判优获胜的站产生，并且用于产生增加电流的负载电路对于该站是特定的。因而产生总线导体上的信号所涉及的电流尽可能地保持局部，使得由这些电流产生的干扰尽可能小。
本发明的这些和其它的优点将通过附图进行详细说明，其中：
图1表示具有总线的电子装置；
图2表示和总线连接的站；
图3表示信息传送的信号图；
图4表示另一个站；
图5表示具有桥式站的电子装置。
图1表示按照本发明的具有通信总线12a的装置。该装置具有和总线12a相连的多个站10a-f。总线12a包括时钟信号导体SCLH和数据信号导体SDAH以及第一电源连线Vdd。站10a-f通过电阻Rs和导体SDAH，SCLH相连，电阻Rs用于抑制干扰脉冲和由于过快的信号边缘而产生的瞬变。时钟信号导体SCLH通过电阻Rp和第二电源连线Vdd相连。数据信号导体SDAH通过电阻Rp和第二电源连线Vdd相连。
在每个站10a-f中，和数据信号导体SDAH相连的连线具有一个和输入滤波器(未示出)的接线102a-f。在每个站中，和数据信号导体SDAH相连的连线通过晶体管100a-f的沟道和第一电源连线Vss相连。
在每个站104a-f中，和时钟信号导体SCLH相连的连线具有和另一个输入滤波器(未示出)相连的连线104a-f。在一些站10c，d，f中，和时钟信号导体SCLH相连的连线通过晶体管106c，d，f的沟道和第一电源连接Vss相连。在其它的站100a，b，e中，这种晶体管106a，b，e是选择的。
两个站10c，f具有连接在第一部分12a的时钟信号导体SCLH和电源连线Vdd之间的可转换的电流源108，108f。
图2表示站10c的一个例子。站10c包括控制器电路20。站10c具有用于时钟信号导体SCLH的接线和用于数据信号导体SDAH的接线。
用于数据信号导体的连线通过输入滤波器22和控制器20相连。用于数据信号导体SDAH的连线通过NMOS晶体管100c的沟道和第一电源连线Vss相连。
用于时钟信号导体SCLH的连线通过另一个输入滤波器24和控制器20相连。用于时钟信号导体SCLH通过NMOS晶体管106c的沟道和第一电源连线Vss相连。用于时钟信号导体SCLH的连线通过PMOS晶体管26的沟道和第二电源连线Vdd相连。PMOS晶体管26是一个电流镜的一部分，所述电流镜也包括另一个PMOS晶体管27，其控制极和漏极和PMOS晶体管26的控制极相连。另一个PMOS晶体管27的漏极和电流源28相连，并通过控制晶体管25的主电流沟道和第二电源连线Vdd相连。控制晶体管25的控制极和控制器20相连。最好PMOS晶体管26被做得如此之小，使得如果由于误差而使电流源108在晶体管106a-f导通的同时供给电流时确保装置不被破坏。
电流源28可以是可转换的电流源(例如可以通过开关和电流镜26，27相连)，当站处于待用方式时，或者当站不参与通信时，所述电流源被截止。
该装置可以以第一和第二方式进行操作。在第一方式下，该装置基本上按照常规的I2C协议操作。该协议在由菲利普半导体公司1994年出版的“Data Handbook IC20：80C51-based 8-bit microcontrollers”第1141-1159页中描述了，其被列于此作为参考。简明地说，该协议从总线的静止状态开始，此时所有导体SDAH，SCLH都处于第二电源Vdd的电位上。想要开始通信的一个站(例如10c)通过使数据信号导体SDAH的电位被拉到第一电源电位Vss(通过使晶体管100c的沟道导通)。时钟信号导体SCLH的电位被拉到第二电源电位Vdd(通过使晶体管106c的沟道截止)。在导线SDAH，SCLH上的信号的这种组合被称为起始状态。接着，站10c通过使连接总线和第一电源Vss的晶体管100c，106c中的任何一个导通或截止试图产生一系列时钟信号脉冲和数据信号电平。通过使时钟信号导体SCLH朝向第二电源电位VDD拉而使数据有效。其它站10a-f可以通过保持时钟信号导体被朝向第一电源电位VSS拉(使用连接时钟信号导体SCLH和第一电源电位VSS的晶体管106a-c)来延迟时钟脉冲。这使得其它的站10a-f占据用于处理数据所需的时间。
想要开始通信的站10c(被称为“主站”)向总线12a，b提供数据形式的标题，所述标题伴随有主站要和其进行通信的站即“从站”10a-f的地址，以及表示主站或从站是否要在总线上写数据的一位(读/写位)。每个站10a-f通过其用于消除噪声例如尖峰脉冲的输入滤波器(未示出)从总线12a，b接收数据信号和时钟信号。每个站10a-f确定接收的信号是否包括其自身的地址，以及是否需要读写并开始参与相应的通信。
然后主站10c或从站10a-f中的任何一个向总线12a提供数据。在这一数据交换之后，主站10c可以发出伴随有另一个从站10a-f的地址的被更新的开始状态，其具有读写位以便和另一个从站10a-f交换数据。最后，主站产生通过在时钟信号导体SCLH被保持在VDD的期间使数据信号导体SDAH从第一电源电位VSS被拉到第二电源电位VDD而产生一个被称为“停止状态”的状态。
在I2C协议中，数据以8个连续的位为单位被传递。每个单位伴随着一个确认位，其中接收数据的站10a-f可以通过使数据信号导体SDAH的电位朝向第一电源电位拉然后使时钟信号导体SCLH的电位朝向第二电源电位VDD拉来确认收到数据。在接收站100a-f没有收到所述数据单位或者在不能对其进行处理的情况下，接收站则使数据信号导体SDAH的电位在确认位的时钟信号脉冲期间被保持朝向第二电源电位VDD拉。作为响应，发送该数据单位的站100a-f将重试发送或停止发送。
可以有一个以上的站通过产生一个开始状态和相继的数据试图成为主站。如果10a-f中有一个站指示总线12a，b忙(已发送开始状态然后没有发送停止状态)，它将等待直到总线静止。这使得具有基本上同时两个站10a-f产生开始状态的可能性。为了解决这个问题，站10a-f监视数据信号导体SDAH的电位。如果该电位在站10a-f使其晶体管106a-c截止以便使数据信号导体的电位被朝向第二电源电位VDD拉的任何时钟脉冲期间(除去确认脉冲)使数据信号导体的电位被朝向第一电源电位VSS拉，则站10a-f断定另一个站10a-f也试图成为主站，并停止发送，直到下一个停止状态之后(当然除非其被寻址)。这一过程被称为判优，并且站10a-f停止传输被称为判优失败。
在第一种方式下的操作速度由用于把时钟信号导体上的电位或数据信号导体上的电位从逻辑低变为逻辑高(反之亦然)时所需的时间确定。在常规的I2C装置中，最大的限制因素是用于把电位从低变为高所需的时间，因为这是借助于通过电阻Rp的电流实现的被动上拉。
当晶体管106a-f的任何一个把时钟信号导体SCLH的电位朝向VSS拉时，该电位将基本上为VSS。如果这些晶体管106a-f的任何一个都不导通，则时钟信号导体SCLH的电位V将以速率dV/dt＝I/C开始上升。其中I是提供给时钟信号导体SCLH的电流，C是电容。初始电流是(Vdd-Vss)/Rp。可以使用等效的电流源代替电阻Rp(即提供基本上恒定的电流I＝(Vdd-Vss)/Rp的电路，当在SGLH上的电位处于预定的例如0.3*Vdd和0.7*Vdd范围内时，取Vss等于0)。
在标准的I2C操作方式下，电流I至少开始是3mA，电容最多是400pF。时钟信号导体SCLH的电位当其达到例如0.7*Vdd(取Vss等于0)的门限VT时达到下一个逻辑值。达到这一门限VT所需的时间是VT*C/I。该时间确定了总线的最大速度。
常规的I2C通过在一旦总线导体上的电位明显上升时接通和电阻Rp并行的电流源可以获得一些加速。这增加了在电位改变的尾沿的电位改变速度，但是不影响在前沿初始速度的改变。
按照本发明，该装置提供第二种操作方式，其中它可以产生超出常规的I2C装置可能达到的速度的从逻辑低到逻辑高的速度变化。
在第二种操作方式中(“高速方式”)，利用可转换的电流源108，108f增加第一站12a的时钟信号导体SCLH的电位朝向第二电源电位VDD拉的速度。当该装置处于第二方式时，电流源108，108f中的一个当时钟信号导体上的电位是逻辑低时与该电位是逻辑高时(或至少直到该电位达到例如0.7*Vdd的逻辑高电平；当该电位接近Vdd时，来自电流源的电流一般当然下降)被保持。增加的电流增加当可以向下拉时钟信号导体SCLH上的电位的晶体管106a-c中最后一个晶体管停止导通时电位开始上升的速度。
在第二种操作方式中，电流源108，108f例如能够供给3mA的额外电流，使得在任何时间供给总线的总电流是6mA，这使达到门限所需的时间减少1倍。因而增加最大可能的速度。在第一种方式中，时钟信号的频率一般是400kbit/sec以下。在第二种方式中，频率至少高出1倍(通过使用较低的最大总线电容、较低的电源电压和较快的建立与保持时间可以实现相对于常规的I2C的额外的速度增加)。
如果任何晶体管160a-c必须向下拉时钟信号导体SCLH上的电位，则该晶体管必须足够大，以便反抗电流源108，108f驱动电位下降。
该装置还可以包括其被设计不用于第二方式的站10a-f(例如如此之小的下拉晶体管106a-c，使得其不能反抗电流源108，108f中的一个下拉时钟信号导体SCLH的电位)。本发明的目的在于，使这些站也可以使用总线。为实现这个目的，使第二方式和判优与I2C协议的确认处理(即第一方式)相结合。
图3表示使用两种方式相组合的信息传递的信号图。该信号图表示数据信号导体SDAH的电位、时钟信号导体SCLH的电位、和决定站的电流源108，108f是否导通或截止的控制信号30(该控制信号例如是用于从第二电源电位VDD向时钟信号导体SCLH提供电流的PMOS晶体管26的控制极电位)。
直到时间tH，消息传递以第一种方式进行(常规的I2C)，其中电流源108，108f截止。首先，使用导体SDAH，SCLH发送伴随有标题位1-9的开始状态S。在第一方式中在标题传输期间发生判优，因而该方式作为判优方式。
除去选择一个主站的常规的目的之外，判优还具有确保想要以高速方式交换信息的站10a-f可以确保其电流源108，108f有效。这通过把独特的标题分配给可以以高速方式传输的每个站来实现(即对于每个站，独特的标题是不同的)。这些独特的标题比用于在常规的I2C消息传递期间用于对站寻址的任何标题具有较“低”的值(较低的意义是指把用于常规的12C信息传递的标题放在总线12a上的站相对于将其独特的标题放在总线12a，b上以便对站寻址的站10a-f总是判优失败。当然，为其它目的例如从I2C得知的“一般开始信号”多个更低的地址可以被保留)。
独特的标题例如其范围为00001xxx(按照传输的顺序，0表示数据信号导体SDAH被连接数据信号导体SDAH和第一电源连线的晶体管100a-f朝向第一电源电位VSS拉，1表示保持晶体管100a-f截止，“x”表示对于特定站的独特的代码是特定的晶体管100a-f的状态)。一般的I2C标题的前4位中至少具有一个“1”位。这种独特标题的选择允许标题00000xxx的一个附加的范围，由站10a-f使用这个范围比用于特定目的例如所谓的从I2C得知的一般信号能够确保判优获胜。
如果站10a-f不想以高速方式通信，例如因为已知通信对方不能用高速方式工作，则可以选择使用常规的I2C标题，如果其想使用高速方式则可以选择其独特的标题。在第一种方式(常规的I2C)下标题的传输允许所有的站参与判优。由于兼容性的原因，标题可以选择地伴随有一个用于确认位的时间间隔，不过，其不应当用于确认。
在完成标题的传输时，想要用第二高速方式通信的例如站10c能够确定它是否成为主站。在这种情况下，该站接通其电流源108，108f，使得时钟信号导体SGLH的充电需要较小的时间(这导通由控制信号20表示)。
如果想要以第二种(高速)方式通信的站例如10c通过判优获胜而成为主站，则其在时刻tH转换为高速方式。在时刻tH之后，主站进入数据传递方式。在这种方式下，主站10c发送被更新的伴随有从站地址(1-7位)和读写位(8)的开始状态Sr。该地址可以按照I2C总线的规定扩展。这伴随着确认位和数据单元数，每个具有自身的确认位。
在第二种方式即数据传递的高速传递方式中，主站由来自激活的电流源108的电流产生时钟信号导体SCLH上的时钟信号的上升沿。这在图2中通过使用直的上升沿表示，而不是指数上升的上升沿，其表示可转换的电流源是无效的并且上升沿是由电阻Rp引起的情况。在时钟信号导体的电位被拉到低时的期间电流源也被保持有效。因此下拉时钟信号导体的站的下拉晶体管106a-c必须能够反抗有效的电流源108，108f驱动该电位。
选择地，参与和主站10c通信的从站10a-b可以通过保持其连接时钟信号导体SGLH和第一电源电位VSS的晶体管106a-b导通延迟时钟信号的上升沿。主站只在时钟信号导体SCLH的电位上升之后才继续产生时钟信号。因而从站10a-b可以延迟下一个数据单元的传输，直到其准备好处理那个数据单元。
延迟时钟信号的可能性尤其适用于确认信号，其发生在每个数据单元的最后一位。为了减少在这种情况下对在确认站的下拉的晶体管的要求，主站10c可以使可转换的电流源108在数据单元的每个第一位的在时钟信号导体SCLH上的时钟信号的上升沿保持无效。在这种情况下，时钟信号导体SCLH的电位由于通过和第二电源VDD相连的电阻Rp充电而保持上升。
在完成和一个从站10a-b的数据交换之后，主站10c可以产生一个被更新的开始状态Sr*(由虚线表示)，其伴随有新的从站的地址和新的读写位用于进一步交换数据。这可以被重复任何次数。代替被更新的开始状态Sr*，主站可以产生表示完成信息传递并准备好新的判优的停止状态P。这便结束第二种即高速方式的操作，并在时刻tFS返回第一(常规的I2C)方式。此后，所有的电流源108，108f被禁止。
如图1和2所示，电流源108，108f，26被包括在站10c，f中。当站10c，f判优获胜并且要以高速方式通信时，该站便接通其电流源108，108f，并反抗所述电流源驱动在时钟信号导体上的电位。作为另一个实施例，被接通的电流源108，108f可能是一个为一个以上的主站提供的中心电流源。该中心电流源当通过总线收到的独特的标题指示该装置将以高速方式通信时被接通。这就是说，并不要求被接通的电流源是实际上判优获胜的站的电流源。只要额外电流的数量在下述的时间是可预测的便足够了，在所述的时间使所述的站不依赖于其中使用该站的装置，例如，必须排除在装置中的一个以上的站的电流源是导通的。
不过，最好下拉时钟信号导体的电位的站10c，f即在I2C总线中判优获胜的站的电流源108，108f是导通的。因而当时钟信号导体SCLH的电位被下拉为Vss时，由下拉晶体管106c，f从该电流源吸收的电流对站10c，f保持为局部电流。这减少了由该电流引起的干扰。
作为另一个实施例，图1中的电流源108，108f每当下拉晶体管100a-f或106c，f导通时可以被截止。这节省电流，不过，需要在电流源26，48的导通/截止和使下拉晶体管100a-f，106c，f之间精确地同步。这个同步要求减少了最大可能的通信速度，尤其是在有源下拉晶体管100a-f，106c，f和有效电流源26，28位于不同的站中时。
图4表示按照本发明的另一个站。该站和图2的站类似，并且使用类似的标号。在图4的站中，数据信号导体SDAH的连线通过PMOS晶体管46的沟道和第二电源电位VDD相连。PMOS晶体管46是还包括另一个PMOS晶体管47的电流镜的一部分，晶体管47的控制极和漏极与PMOS晶体管46的控制极相连。另一个PMOS晶体管47的漏极和电流源48相连，并且通过控制晶体管45的主电流沟道和第二电源电位VDD相连。控制晶体管25，45的控制极被连接在一起，并由控制器20控制。
在操作时，图4的站以高速方式加快在时钟信号导体SCLH和数据信号导体SDAH上的电位电平朝向Vdd的转换速度。数据信号导体SDAH的下拉可以由图4的站本身实现(如果数据从该站发送)，或者由当图4的站判优获胜时发送数据的另一个站实现。
如图4所示，控制晶体管45，25接收相同的控制信号，因此和时钟信号导体SCLH以及数据信号导体SDAH相连的电流源在同一时间是有效的。此外，该电流源可以相互独立地导通和截止。这例如可以在确认位的传递期间使用。在这种情况下，和数据信号导体相连的电流源可以刚好在确认站必须下拉数据信号导体的电位之前被截止，并且和数据信号导体相连的电流源可以刚好在确认站可以下拉时钟信号导体的电位之前被截止。因而，由附加的电流源提供的快速上升时间可以和在确认期间低的下拉能力相结合。在I2C确认协议(参见I2C)中例如电流源截止的时间间隔可以不同。
在例如I2C这种总线的总线中，通过数据信号导体传输的逻辑电平最多在时钟信号的每个周期改变一次。因而，对于数据信号的每个转换，至少发生时钟信号的两次转换。因此，对于数据信号导体的速度要求小于对于时钟信号导体的速度要求，并且所需的速度不是太高，则可以通过只使用和时钟信号导体SCLH相连的电流源对站进行简化，因而省略和数据信号导体SDAH相连的电流源，如图1和2所示。
在I2C总线的特定情况下，如果在时钟信号导体与/或数据信号导体上的信号以在高速方式下使用的频率改变，则常规的I2C总线可能发生错误，因为这些站被设计时没有考虑使用高速方式的可能性。在这种情况下，这种站可以通过桥式站和总线导体相连。桥式站把每个总线站分为两部分，和常规站相连的第一部分和与当使用高速方式时不产生错误的站相连的第二部分。
图5表示总线导体通过桥式站52被分为两部分((SCLH，SDAH)和(SCL，SDA))。站54a，b和总线导体的第一部分SCL，SDA相连。站50a-c和总线导体的第二部分SCLH，SDAH相连。对于和第二部分SCLH，SDAH相连的站，已知当在总线导体的第二部分SCLH，SDAH上存在高速方式的信号时不产生错误。对于和第一部分SCL，SDA相连的站，这是未知的。
桥式站52含有控制器520，开关522，524，526。控制器520和总线导体的第二部分SCLH，SDAH相连，并控制开关的输入。两部分总线导体SCLH，SDAH，SCL，SCLH通过开关522，524相连。第一部分的数据信号导体SDA通过开关526和Vss相连。
在操作时，桥式站一般控制开关522，524，526，使得在正常情况下总线的两部分导体SCLH，SDAH，SCL，SDA相连，并且第一部分的数据信号导体SDA不通过开关526和Vss相连。不过，当桥式站的控制器52例如通过总线收到的独特的标题检测到一个向高速方式的转换时，控制器则使开关522，524，526切断两部分导体之间的连接，并使第一部分的数据信号导体SDA向Vss拉。
因而，和总线的第二部分SCLH，SDAH相连的站当其它的站是无源的并与总线的第二部分SCLH，SDAH断开时，能够用按照上述的高速方式操作。
Claims (9)
1.一种电子装置，包括：
-总线导体；
-和总线导体相连的用于使总线导体的电位朝向一个静态电平拉的负载电路；
-通过总线导体互连的站，至少一个站包括：
-和总线导体相连的布线逻辑驱动电路；
-和布线逻辑驱动电路相连的用于进行判优的判优电路，其中所述的站可以反抗负载电路牵引电位；
其中电子装置包括：
-检测器，用于当至少一个站判优获胜时产生检测信号，用于响应所述检测信号把负载电路转换到增加的电流源容量状态，在增加的电流源状态下的负载电路对总线导体提供比在判优期间在反抗负载电路被拉时以及在不进行拉期间电位开始朝向静态电平改变时较大的电流。
2.如权利要求1所述的电子装置，其中电子装置在所述检测取决于判优获胜的站是否是在判优期间发出利用增加的电流源容量反抗负载电路驱动总线导体的电位的指令的站，有选择地把负载电路转换到增加的电流源容量状态。
3.如权利要求2所述的电子装置，其中每个特定的站能够：
a)参与判优，以及
b)以增加的电流源容量状态反抗负载电路驱动总线信号导体的电位；
每个特定的站包括各自的可自转换的负载，用于对总线导体提供电流的增加，当检测到特定的站判优获胜时，特定的站则启动其自身的负载电路。
4.如权利要求3所述的电子装置，所述电子装置包括另一个总线导体，通过另一个总线导体和总线导体上的时钟信号同步向/从至少一个站传递数据，在至少一个站判优获胜的情况下并且在向/从至少一个站传输数据的情况下，至少一个站以增加的电流源容量反抗负载电路驱动总线导体的电位。
5.如权利要求4所述的电子装置，包括另一个负载电路，其基本上包括所有的用于把另一个总线导体朝向静态电平拉的电流通路，在判优和数据传输期间，以及在负载电路处于增加的电流源容量状态下时，由另一个负载电路提供的最大可能的电流总是相同的。
6.如权利要求2所述的电子装置，其中电子装置在所述检测取决于判优获胜的站是否是
a)能够利用增加的电流源容量反抗负载电路驱动总线导体的电位的站，以及
b)表示其想要和能够以增加的电流源容量状态反抗负载电路驱动总线导体上的电位的另一个站交换数据的方式的站时，选择地把负载电路转换到增加的电流源容量状态。
7.一种集成电路，其被设计用于作为包括由总线导体互连的多个站的一种电子装置中的一个站进行操作，所述集成电路包括：
-用于总线导体的连线；
-和所述总线导体的连线相连的可转换的负载电路；
-和总线导体的连线相连的布线逻辑驱动电路；
-和布线逻辑驱动电路相连的用于使用总线导体进行布线逻辑判优的判优电路；
-用于在至少一个站判优获胜时产生检测信号的检测器，用于响应所述检测信号把负载电路转换到增加的电流源容量，在增加的电流源容量状态下的负载电路对总线导体提供比在判优期间在反抗负载电路被拉时以及在不进行拉期间电位开始朝向静态电平改变时较大的电流。
8.如权利要求7所述的集成电路，包括用于另一个总线导体的连线，用于通过另一个总线导体和总线导体上的时钟信号同步与集成电路传递数据，布线逻辑驱动电路在和集成电路传递数据的情况下并且在集成电路判优获胜的情况下，在增加的电流源容量状态下反抗负载电路驱动总线导体的电位。
9.如权利要求8所述的集成电路，所述集成电路只使用布线逻辑驱动驱动器另一个总线导体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98201435.9 | 1998-05-04 | ||
| EP98201435 | 1998-05-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1262009A true CN1262009A (zh) | 2000-08-02 |
| CN1192566C CN1192566C (zh) | 2005-03-09 |
Family
ID=8233671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB988068621A Expired - Lifetime CN1192566C (zh) | 1998-05-04 | 1998-12-17 | 具有总线的电子装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6421752B1 (zh) |
| EP (1) | EP0993719B1 (zh) |
| JP (1) | JP3939361B2 (zh) |
| KR (1) | KR100597417B1 (zh) |
| CN (1) | CN1192566C (zh) |
| TW (1) | TW468110B (zh) |
| WO (1) | WO1999009712A2 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105099431A (zh) * | 2014-04-17 | 2015-11-25 | 扬智科技股份有限公司 | 内部整合电路接口装置及其信号产生方法 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188255B1 (en) | 1998-09-28 | 2001-02-13 | Cypress Semiconductor Corp. | Configurable clock generator |
| US6753739B1 (en) | 1999-03-24 | 2004-06-22 | Cypress Semiconductor Corp. | Programmable oscillator scheme |
| US6191660B1 (en) | 1999-03-24 | 2001-02-20 | Cypress Semiconductor Corp. | Programmable oscillator scheme |
| US6297705B1 (en) | 2000-02-23 | 2001-10-02 | Cypress Semiconductor Corp. | Circuit for locking an oscillator to a data stream |
| US6407641B1 (en) | 2000-02-23 | 2002-06-18 | Cypress Semiconductor Corp. | Auto-locking oscillator for data communications |
| US6946920B1 (en) | 2000-02-23 | 2005-09-20 | Cypress Semiconductor Corp. | Circuit for locking an oscillator to a data stream |
| US6501815B1 (en) | 2000-06-30 | 2002-12-31 | Cypress Semiconductor Corp. | Loadable divide-by-N with fixed duty cycle |
| US6742071B1 (en) | 2000-07-25 | 2004-05-25 | Cypress Semiconductor Corp. | Real-time I/O processor used to implement bus interface protocols |
| US7093151B1 (en) | 2000-09-22 | 2006-08-15 | Cypress Semiconductor Corp. | Circuit and method for providing a precise clock for data communications |
| US6724220B1 (en) | 2000-10-26 | 2004-04-20 | Cyress Semiconductor Corporation | Programmable microcontroller architecture (mixed analog/digital) |
| US8176296B2 (en) | 2000-10-26 | 2012-05-08 | Cypress Semiconductor Corporation | Programmable microcontroller architecture |
| US6813672B1 (en) | 2001-02-23 | 2004-11-02 | Cypress Semiconductor Corp. | EMC enhancement for differential devices |
| US6760872B2 (en) | 2001-03-19 | 2004-07-06 | Cypress Semiconductor Corp. | Configurable and memory architecture independent memory built-in self test |
| US6931465B1 (en) | 2001-03-31 | 2005-08-16 | Cypress Semiconductor Corp. | Intelligent, extensible SIE peripheral device |
| US6772251B1 (en) | 2001-05-04 | 2004-08-03 | Cypress Semiconductor Corporation | Bit interleaved data serial interface |
| US6625782B1 (en) | 2001-08-13 | 2003-09-23 | Cypress Semiconductor Corp. | Software structure methodology description of programmable phase-locked loop die and device presentation techniques |
| US7406674B1 (en) | 2001-10-24 | 2008-07-29 | Cypress Semiconductor Corporation | Method and apparatus for generating microcontroller configuration information |
| US6559726B1 (en) | 2001-10-31 | 2003-05-06 | Cypress Semiconductor Corp. | Multi-modulus counter in modulated frequency synthesis |
| US8042093B1 (en) | 2001-11-15 | 2011-10-18 | Cypress Semiconductor Corporation | System providing automatic source code generation for personalization and parameterization of user modules |
| US7085863B2 (en) * | 2003-10-30 | 2006-08-01 | International Business Machines Corporation | I2C device including bus switches and programmable address |
| US7095250B1 (en) | 2004-12-21 | 2006-08-22 | Analog Devices, Inc. | Single wire bus communication system with method for handling simultaneous responses from multiple clients |
| JP5194435B2 (ja) * | 2006-11-08 | 2013-05-08 | ソニー株式会社 | 電力供給システム、電力供給方法、電力供給プログラム及びサーバ |
| US8035401B2 (en) | 2007-04-18 | 2011-10-11 | Cypress Semiconductor Corporation | Self-calibrating driver for charging a capacitive load to a desired voltage |
| JP4683034B2 (ja) | 2007-10-31 | 2011-05-11 | ソニー株式会社 | 電力供給システム、モニター装置、モニター方法およびコンピュータプログラム |
| JP5472146B2 (ja) * | 2011-02-07 | 2014-04-16 | ソニー株式会社 | 情報処理装置、情報処理方法、コンピュータプログラム、および電力供給システム |
| US9497710B2 (en) * | 2013-11-25 | 2016-11-15 | Qualcomm Incorporated | Multipoint interface shortest pulse width priority resolution |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3789743T2 (de) * | 1986-09-01 | 1994-08-18 | Nippon Electric Co | Serielles Datenübertragungssystem. |
| JPH0786855B2 (ja) * | 1987-04-15 | 1995-09-20 | 日本電気株式会社 | シリアルデ−タ処理装置 |
| DE3738800A1 (de) | 1987-11-14 | 1989-05-24 | Philips Patentverwaltung | Datenuebertragungssystem |
| US5555425A (en) * | 1990-03-07 | 1996-09-10 | Dell Usa, L.P. | Multi-master bus arbitration system in which the address and data lines of the bus may be separately granted to individual masters |
| JPH04332065A (ja) * | 1991-05-08 | 1992-11-19 | Matsushita Electric Ind Co Ltd | データ転送方法 |
| US5559502A (en) | 1993-01-14 | 1996-09-24 | Schutte; Herman | Two-wire bus system comprising a clock wire and a data wire for interconnecting a number of stations and allowing both long-format and short-format slave addresses |
| US5410542A (en) * | 1993-03-01 | 1995-04-25 | Diaogic Corporation | Signal computing bus |
| GB9414331D0 (en) * | 1994-07-15 | 1994-09-07 | Thomson Consumer Electronics | Combined I*C and IM bus architecture |
| US5793993A (en) * | 1995-01-26 | 1998-08-11 | General Magic, Inc. | Method for transmitting bus commands and data over two wires of a serial bus |
| JPH096718A (ja) * | 1995-06-16 | 1997-01-10 | Toshiba Corp | ポータブルコンピュータシステム |
| US5675811A (en) * | 1995-08-18 | 1997-10-07 | General Magic, Inc. | Method for transmitting information over an intelligent low power serial bus |
| US5819051A (en) * | 1995-12-29 | 1998-10-06 | Compaq Computer Corporation | Low speed serial bus protocol and circuitry |
| US5878234A (en) * | 1996-09-10 | 1999-03-02 | Sierra Wireless, Inc. | Low power serial protocol translator for use in multi-circuit board electronic systems |
| TW362178B (en) * | 1997-01-30 | 1999-06-21 | Nxp Bv | Electronic apparatus |
| FR2775091B1 (fr) * | 1998-02-16 | 2000-04-28 | Matra Communication | Procede de transfert de donnees en serie, et interface de bus serie synchrone mettant en oeuvre un tel procede |
-
1998
- 1998-10-13 TW TW087116963A patent/TW468110B/zh not_active IP Right Cessation
- 1998-12-17 CN CNB988068621A patent/CN1192566C/zh not_active Expired - Lifetime
- 1998-12-17 KR KR1019997012538A patent/KR100597417B1/ko not_active IP Right Cessation
- 1998-12-17 JP JP51297099A patent/JP3939361B2/ja not_active Expired - Lifetime
- 1998-12-17 WO PCT/IB1998/002059 patent/WO1999009712A2/en active IP Right Grant
- 1998-12-17 EP EP98958367A patent/EP0993719B1/en not_active Expired - Lifetime
-
1999
- 1999-05-04 US US09/304,595 patent/US6421752B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105099431A (zh) * | 2014-04-17 | 2015-11-25 | 扬智科技股份有限公司 | 内部整合电路接口装置及其信号产生方法 |
| CN105099431B (zh) * | 2014-04-17 | 2018-04-06 | 扬智科技股份有限公司 | 内部整合电路接口装置及其信号产生方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6421752B1 (en) | 2002-07-16 |
| WO1999009712A2 (en) | 1999-02-25 |
| WO1999009712A3 (en) | 1999-09-10 |
| KR20010014375A (ko) | 2001-02-26 |
| CN1192566C (zh) | 2005-03-09 |
| JP3939361B2 (ja) | 2007-07-04 |
| KR100597417B1 (ko) | 2006-07-10 |
| EP0993719B1 (en) | 2011-10-12 |
| JP2002511996A (ja) | 2002-04-16 |
| TW468110B (en) | 2001-12-11 |
| EP0993719A2 (en) | 2000-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1192566C (zh) | 具有总线的电子装置 | |
| CN1123162C (zh) | 电子装置和桥站 | |
| US6092138A (en) | Electronic apparatus having a high-speed communication bus system such as an I2 C bus system | |
| US7111097B2 (en) | One wire serial communication protocol method and circuit | |
| EP0287119B1 (en) | Serial data processor capable of transferring data at a high speed | |
| KR101622516B1 (ko) | 데이터 송수신 시스템 | |
| CN101432705A (zh) | 不需要无源上拉组件的高速双线通信装置 | |
| US6693678B1 (en) | Data bus driver having first and second operating modes for coupling data to the bus at first and second rates | |
| CN1376280A (zh) | 总线系统的事务调度 | |
| CN1573719A (zh) | 串行互连时间要求高的数字设备的串行总线接口和方法 | |
| JPS6239580B2 (zh) | ||
| JP4017822B2 (ja) | データの伝送を制御する装置 | |
| CN111478840A (zh) | 用于总线系统的双速率仲裁中继设备 | |
| US20060294275A1 (en) | Fast two wire interface and protocol for transferring data | |
| KR102682606B1 (ko) | 디스플레이 장치 및 그의 드라이버 | |
| CN1143222C (zh) | 高速数据总线驱动器 | |
| CN111400239A (zh) | 片内分布式互联总线系统及多核处理器 | |
| CN1731734A (zh) | 桥站 | |
| CN1815459A (zh) | 在线对上传输和接收数据信号的方法及其发送和接收电路 | |
| CN111506538A (zh) | 用于片内互联总线的时隙分裂中继设备 | |
| CN218446655U (zh) | 一种总线通讯接口电路 | |
| JP4882333B2 (ja) | 制御システム | |
| CN111314190A (zh) | 一种仲裁接口带复位功能的数据传输系统和方法 | |
| CN114070666A (zh) | 一种总线通讯接口电路及增强总线通讯效果的通信方法 | |
| CN111314193A (zh) | 数据传输总线系统、装置及方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: NXP CO., LTD. Free format text: FORMER OWNER: ROYAL PHILIPS ELECTRONICS CO., LTD. Effective date: 20070831 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20070831 Address after: Holland Ian Deho Finn Patentee after: Koninkl Philips Electronics NV Address before: Holland Ian Deho Finn Patentee before: Koninklike Philips Electronics N. V. |
|
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20050309 |