CN111400239A - 片内分布式互联总线系统及多核处理器 - Google Patents

Abstract

本发明公开了一种片内分布式互联总线系统及多核处理器，总线系统包括：两组数据总线；仲裁总线；节点控制器，输出多进制符号或待发数据；若多进制符号电压幅值高于仲裁总线上的电压幅值，则将多进制符号输出至仲裁总线，并将待发数据发送至数据总线；若待发数据在子时隙内传输，则节点控制器在子时隙的开始发送用于竞争子时隙的多进制符号；若待发数据在时隙内传输，则节点控制器在子时隙的开始发送用于竞争时隙的多进制符号。本发明提供的片内分布式互联总线系统及多核处理器，总线的仲裁效率高，总线的数据传输速率高。

Description

片内分布式互联总线系统及多核处理器

技术领域

本发明涉及数据传输技术领域，具体地说，涉及一种片内分布式互联总线系统及多核处理器。

背景技术

随着信息产业的飞速发展，在高速率的大量数据传输中，单核处理器就显得力不从心，暴露出其局限性。正是这种前提下，从1996年斯坦福大学首次发起多核处理器研究至今，在经历了20多年的研发后。在单个片上系统可嵌入多个内核，从目前最新AMD锐龙Threadripper处理器可选配8核至32核，Intel Xeon W处理器中内核数量也可高达28核。而与大众生活息息相关的手机行业中，新款移动手机，其处理器内核数量也分别增加到了6～8核之多。可见多核技术符合大众生活对电子行业的需求，又融合了未来科技发展的趋势。

多核技术发展速度飞快，并且得到了但是增加嵌入内核的数量仍受到众多因素的制约，如结构、功耗、操作系统和平衡设计等等。因CPU片上模块增加而导致内部结构复杂化，设计出高效的片内总线，不仅优化CPU内部模块结构，同时也能缓解结构复杂而导致的CPU性能受阻。

片内总线系统经历多种形式，分别有星型、环型和网格型总线结构。星型结构总线应用于早期的CPU内部模块连接，将内核置于星型结构中心，而向外伸出的触手则连接着其他模块除内核以外。其内部模块都要通过内核来传送信息，CPU内部模块都与CPU相连，除CPU之外相互之间无连接。虽然这种结构简单且高效，增加内核，星型总线结构则会产生变形。内核们对各自的模块进行分而治之，然而为了高效，一个内核又要与其他内核管理的模块进行连接，因此不仅丧失了总线结构优势，而且片上系统的连线的数量也混乱不堪。

代替星型总线结构的是环形总线结构。它的特点是通过两种环形总线QPI和PCIe将内核和其模块无差别挂接到总线上，环形总线不仅方便各个模块之间的信息交互，不再需要从内核中转，系统延迟低等。然而增加内核数量会使得整个环形总线的圆环增大，致使延迟也增加影响系统性能，所以一个环形总线所能包含的最多总线数量被限制在了12个。并且使用系统在原先一个环形总线的基础上再并联一个环形总线来处理超过12个内核的部分。然而双环总线系统内核数量超过24个时，再加环形总线处理则系统性能降低，且环形总线结构的优势也没有得到保证。

发明内容

本发明的目的在于提供一种片内分布式互联总线系统及多核处理器，总线的仲裁效率高，总线的数据传输速率高。

本发明公开的片内分布式互联总线系统及多核处理器所采用的技术方案是:

本发明提出一种片内分布式互联总线系统，包括：

至少两组数据总线，通过数据帧传输节点设备的待发数据，

至少一组仲裁总线，通过仲裁帧传输节点设备的多进制符号，所述多进制符号包括由多个门限分隔的不同电压幅值状态，

节点控制器，与仲裁总线和数据总线连接，用于输出节点设备的多进制符号或待发数据；

所述节点控制器将多进制符号与仲裁总线上的多进制符号电压进行比较，若所述多进制符号优先级高于仲裁总线上的多进制符号优先级，则将所述多进制符号输出至仲裁总线，并将待发数据发送至数据总线，

需要发送待发数据的节点控制器在时隙的开始发送多进制符号至仲裁总线，所述时隙为数据总线传输一个数据帧和仲裁总线传输一个仲裁帧所需的时间间隔，所述数据总线的一个时隙可以分裂为至少二个数据子时隙，所述仲裁总线的一个时隙可以分裂为至少三个仲裁子时隙，

所述节点控制器在一个时隙的每个仲裁子时隙的开始反复向仲裁总线发送用于竞争数据子时隙或数据时隙的多进制符号，直至在竞争中胜出或数据总线被分配完，

在第一个仲裁子时隙成功发送多进制符号的节点控制器，若其待发数据只需要在一个数据子时隙内传输，那么在下一个时隙的第一个数据子时隙开始将待发数据发送至其中一组数据总线，并停止发送后续的多进制符号，若其待发数据需要一个完整时隙来传输，那么在下一个时隙的开始将所述待发数据发送至其中一组数据总线，并停止发送后续的多进制符号，

在第二个仲裁子时隙成功发送多进制符号的节点控制器，若其待发数据只需要在一个数据子时隙内传输，那么在下一个时隙的第二个数据子时隙开始将其待发数据发送至所述其中一组数据总线，并停止发送后续的多进制符号，若其待发数据需要一个完整时隙来传输，那么在下一个时隙的开始将所述待发数据发送至另一组空闲的数据总线，并停止发送后续的多进制符号，

在第三个仲裁子时隙成功发送多进制符号的节点控制器，若其待发数据只需要在一个数据子时隙内传输且所述数据总线时隙包括有三个数据子时隙，那么在下一个时隙的第三个数据子时隙开始将其待发数据发送至所述其中一组数据总线，并停止发送后续的多进制符号，如果待发数据只需要在一个子时隙内传输且一个数据总线时隙只包括两个数据子时隙，那么在下一个时隙的第一个数据子时隙开始将其待发数据发送至另一组数据总线，并停止发送后续的多进制符号，若其待发数据需要一个完整时隙来传输且还有另一组空闲的数据总线，那么在下一个时隙的开始将所述待发数据发送至所述另一组空闲的数据总线，并停止发送后续的多进制符号，

依此类推，直至数据总线被分配完，所有节点控制器停止发送后续的多进制符号，直到本时隙结束，

所述用在仲裁子时隙中用于竞争数据子时隙的多进制符号的优先级高于所述用于竞争数据时隙的多进制符号的优先级。

作为本发明所提出的片内分布式互联总线系统进一步的优选方案，所述多进制符号包括时隙标识符和设备优先级标识符，所述时隙标识符表示所述待发数据在数据总线传输的时隙类型，所述设备优先级标识符表示等待发送数据的节点设备的优先级。

作为本发明所提出的片内分布式互联总线系统进一步的优选方案，存在待发数据的节点控制器以一定的概率发送多进制符号至仲裁总线，若所述节点控制器连续成功发送待发数据的时隙次数达到设定值，则所述节点控制器降低发送多进制符号的概率。

作为本发明所提出的片内分布式互联总线系统进一步的优选方案，还包括另一组仲裁总线，所述另一组仲裁总线与所述仲裁总线具有相同时隙长度和仲裁子时隙划分，所述另一组仲裁总线与仲裁总线具有固定的相位差，所述多进制符号一部分在所述仲裁总线上传输，另一部分在所述另一组仲裁总线上传输。

作为本发明所提出的片内分布式互联总线系统进一步的优选方案，还包括分别与所述数据总线和所述仲裁总线连接的总线中继器，所述总线中继器包括节点控制器、与所述仲裁总线具有相同功能结构的次级仲裁总线和与所述数据总线具有相同的功能结构的次级数据总线，所述节点控制器在总线中继器有待发数据需要发送到所述数据总线时参与所述仲裁总线的优先权竞争，在取得发送权时将所述待发数据发送到所述数据总线，并从所述数据总线接收与总线中继器有关的数据，所述次级仲裁总线、所述次级数据总线和挂接在所述总线中继器内部所述次级仲裁总线和所述次级数据总线上的设备，构成如权利要求1所述的片内分布式传输总线系统。

作为本发明所提出的片内分布式互联总线系统进一步的优选方案，所述节点控制器包括仲裁电路模块，所述仲裁电路模块包括逻辑线或电路，所述逻辑线或电路包括场效应管和第一比较器，所述场效应管漏极作为逻辑线或电路输入端，所述场效应管栅极与第一比较器输出端连接，所述场效应管源极作为逻辑线或电路输出端，所述第一比较器的反相输入端与场效应管源极连接，所述第一比较器同相输入端与场效应管漏极连接，若所述场效应管漏极电压高于所述场效应管源极电压，则所述第一比较器输出高电平驱动场效应管导通，所述场效应管则将输入的多进制符号进行输出，反之所述第一比较器输出低电平，所述场效应管截止。

作为本发明所提出的片内分布式互联总线系统进一步的优选方案，所述逻辑线或电路还包括清除电路，所述清除电路包括限流电阻和开关管，所述限流电阻一端与逻辑线或输出端连接，所述限流电阻另一端与开关管输入端连接，所述开关管输出端接地，所述开关管的控制端与逻辑线或输入端的设备连接，所述设备在时隙结束时控制开关管导通。

作为本发明所提出的片内分布式互联总线系统进一步的优选方案，所述仲裁电路模块还包括误差消除电路，误差消除电路输入端与逻辑线或电路输出端连接，误差消除电路输出端与逻辑线或电路输入端的设备连接，所述误差消除电路包括：

门限电路，用于提供与多进制符号对应的若干门限电压，所述门限电压用于区分所述不同电压幅值状态；

再生电路，包括与门限电压对应的若干第二比较器和若干分压电阻，每一个第二比较器的同相输入端与逻辑线或输出端连接，每一个第二比较器的反相输入端用于不同门限电压输入，每一个第二比较器输出端串联一个分压电阻，分压电阻之间并联输出，所述第二比较器将多进制符号电压与门限电压比较后，生成逻辑电平，全部的逻辑电平经过分压电阻分压后生成多进制符号对应的标准电压；

所述设备将误差消除电路输出的标准电压与其输出多进制符号进行比较，若两者一致，则所述设备成功发送多进制符号。

本发明还提出一种多核处理器，包括若干节点设备，所述节点设备挂接于如本发明所述的片内分布式互联总线系统。

本发明采用以上技术手段，所具有的有益效果是：

本发明将总线系统分为仲裁总线和数据总线，这样仲裁总线和数据总线可采用不同的速率进行数据的传输，使仲裁总线和数据总线分别能达到其最大的传输速率，提高整体数据传输速率。若待发数据在子时隙内传输，则所述节点控制器在仲裁总线每个子时隙的开始发送用于竞争子时隙的多进制符号，若待发数据在时隙内传输，则所述节点控制器在仲裁总线每个子时隙的开始发送用于竞争时隙的多进制符号。在数据总线和仲裁总线的时域进行二次时隙划分，在进行仲裁时，保证每一个时隙内或子时隙内都有数据在进行传输，减少碰撞。而竞争子时隙的多进制符号优先于竞争时隙的多进制符号，即将子时隙分配完后再分配时隙，使得数据量较少的待发数据能够迅速的传输。同时一个时隙内至少可以仲裁出多个优胜的节点设备，提高了仲裁效率。而使用多进制符号传输仲裁信号，在相同的时间内，可以传输更多的信息，并且仲裁总线自动选择电压幅值较高的多进制符号进行输出，提高了仲裁的效率。

附图说明

图1是本发明实施例一片内分布式互联总线系统的结构示意图。

图2是本发明片内分布式互联总线系统的逻辑线或电路的示意图。

图3是本发明片内分布式互联总线系统的仲裁电路模块的电路图。

图4是本发明实施例一中片内分布式互联总线系统的信号流程图。

图5是本发明实施例二中片内分布式互联总线系统的结构示意图。

图6是本发明片内分布式互联总线系统的总线中继器结构示意图。

图7是本发明实施例二中片内分布式互联总线系统的信号流程图。

具体实施方式

下面结合具体实施例和说明书附图对本发明做进一步阐述和说明:

实施例一

请参考图1和图4，片内分布式互联总线系统包括：

至少两组数据总线，通过数据帧传输节点设备的待发数据；

至少一组仲裁总线，通过仲裁帧传输节点设备的多进制符号，所述多进制符号包括由多个门限分隔的不同电压幅值状态；

节点控制器，设于节点设备，所述节点控制器分别与两组数据总线和仲裁总线连接，用于输出节点设备的多进制符号或待发数据；

所述节点控制器将多进制符号与仲裁总线上的多进制符号电压进行比较，若所述多进制符号优先级高于仲裁总线上的多进制符号优先级，则将所述多进制符号输出至仲裁总线，并将待发数据发送至数据总线；

需要发送待发数据的节点控制器在时隙的开始发送多进制符号至仲裁总线，所述时隙为两组数据总线传输一个数据帧和仲裁总线传输一个仲裁帧所需的时间间隔，所述数据总线的一个时隙可以分裂为至少二个数据子时隙，所述仲裁总线的一个时隙可以分裂为至少三个仲裁子时隙；

所述节点控制器在一个时隙的每个仲裁子时隙的开始反复向仲裁总线发送用于竞争数据子时隙或数据时隙的多进制符号，直至在竞争中胜出或数据总线被分配完。

下面以数据总线的一个时隙被分裂为两个数据子时隙，所述仲裁总线的一个时隙被分裂为三个仲裁子时隙为例进行介绍其仲裁及数据发送过程：

在第一个仲裁子时隙成功发送多进制符号的节点控制器，若其待发数据只需要在一个数据子时隙内传输，那么在下一个时隙的第一个数据子时隙开始将待发数据发送至其中一组数据总线，并停止发送后续的多进制符号，若其待发数据需要一个完整时隙来传输，那么在下一个时隙的开始将所述待发数据发送至其中一组数据总线，并停止发送后续的多进制符号。

在第二个仲裁子时隙成功发送多进制符号的节点控制器，若其待发数据只需要在一个数据子时隙内传输，那么在下一个时隙的第二个数据子时隙开始将其待发数据发送至所述其中一组数据总线，并停止发送后续的多进制符号。若其待发数据需要一个完整时隙来传输且还有另一组空闲的数据总线，那么在下一个时隙的开始将所述待发数据发送至所述另一组空闲的数据总线，并停止发送后续的多进制符号。

在第三个仲裁子时隙成功发送多进制符号的节点控制器，如果待发数据只需要在一个数据子时隙内传输，那么在下一个时隙的第一个数据子时隙开始将其待发数据发送至另一组数据总线，并停止发送后续的多进制符号，若其待发数据需要一个完整时隙来传输且还有另一组空闲的数据总线，那么在下一个时隙的开始将所述待发数据发送至所述另一组空闲的数据总线，并停止发送后续的多进制符号。

下面以数据总线的一个时隙被分裂为三个数据子时隙，所述仲裁总线的一个时隙被分裂为三个仲裁子时隙为例进行介绍其仲裁及数据发送过程：

在第一个仲裁子时隙成功发送多进制符号的节点控制器，若其待发数据只需要在一个数据子时隙内传输，那么在下一个时隙的第一个数据子时隙开始将待发数据发送至其中一组数据总线，并停止发送后续的多进制符号，若其待发数据需要一个完整时隙来传输，那么在下一个时隙的开始将所述待发数据发送至其中一组数据总线，并停止发送后续的多进制符号。

在第二个仲裁子时隙成功发送多进制符号的节点控制器，若其待发数据只需要在一个数据子时隙内传输，那么在下一个时隙的第二个数据子时隙开始将其待发数据发送至所述其中一组数据总线，并停止发送后续的多进制符号。若其待发数据需要一个完整时隙来传输且还有另一组空闲的数据总线，那么在下一个时隙的开始将所述待发数据发送至所述另一组空闲的数据总线，并停止发送后续的多进制符号。

在第三个仲裁子时隙成功发送多进制符号的节点控制器，如果待发数据只需要在一个数据子时隙内传输，那么在下一个时隙的第三个数据子时隙开始将其待发数据发送至所述其中一组数据总线，并停止发送后续的多进制符号，若其待发数据需要一个完整时隙来传输且还有另一组空闲的数据总线，那么在下一个时隙的开始将所述待发数据发送至所述另一组空闲的数据总线，并停止发送后续的多进制符号。

在本实施例中，根据设置的需要，当所述数据总线的一个时隙被分裂为更多数量的数据子时隙(如四个、五个或者更多)，所述仲裁总线的一个时隙被分裂为更多数量的仲裁子时隙时(如四个、五个或者更多)，则按照上述原则依次类推，直至数据总线被分配完；所有节点控制器停止发送后续的多进制符号，直到本时隙结束。在此不再赘述。

所述用在仲裁子时隙中用于竞争数据子时隙的多进制符号的优先级高于所述用于竞争数据时隙的多进制符号的优先级。即在子时隙内传输的待发数据优先于在时隙内传输的待发数据。由于数据量较少的待发数据占多数，因此竞争子时隙的多进制符号具有较高的优先级，而将时隙进行子时隙的划分，使得数据有序合理的传输，提高数据的传输效率。

每一组数据总线至少包括两个子时隙，而仲裁总线的子时隙数量至少比数据总线的子时隙多一个，即至少包括三个。这样可以保证两组数据总线都能被分配，即其中一组数据总线全部用于子时隙的数据传输，另一组数据总线用于时隙的数据传输或子时隙的数据传输。

待发数据在时隙内传输时，若节点控制器成功发送多进制符号，但是两组数据总线已经没有空闲的完整时隙可分配，此时节点控制器继续参加下一次的竞争仲裁。即若节点控制器在第三个子时隙成功发送多进制符号，但是数据总线已经分配给在第一个和第二个子时隙成功发送多进制符号的节点控制器。

另一种实施方式为，所述数据总线的一个时隙内包括至少两个子时隙，存在待发数据的节点控制器在一个时隙内发送四次多进制符号，若待发数据在时隙内传输，则成功发送第一次多进制符号的节点控制器，在下一个时隙的开始将待发数据发送至其中一组数据总线，并停止发送后续的多进制符号，成功发送第二次或第三次多进制符号的节点控制器，在下一个时隙的开始将待发数据发送至另一组数据总线，并停止发送后续的多进制符号，成功发送第四次多进制符号的节点控制器，由于数据总线已经分配完了，故下一个时隙继续参加仲裁；

若待发数据在子时隙内传输，则成功发送第一次多进制符号的节点控制器，在下一个时隙的第一个子时隙开始将待发数据发送至其中一组数据总线，并停止发送后续的多进制符号，成功发送第二次多进制符号的节点控制器，在下一个时隙的第一个子时隙开始将待发数据发送至另一组数据总线，并停止发送后续的多进制符号，成功发送第三次多进制符号的节点控制器，在下一个时隙的第二个子时隙开始将待发数据发送至其中一组数据总线，并停止发送后续的多进制符号，成功发送第四次多进制符号的节点控制器，在下一个时隙的第二个子时隙开始将待发数据发送至另一组数据总线。

节点设备的仲裁信号由仲裁总线进行传输，节点设备的待发数据由数据总线进行传输。将总线系统分为仲裁总线和数据总线，这样仲裁总线和数据总线可采用不同的速率进行数据的传输，使仲裁总线和数据总线分别能达到其最大的传输速率，提高整体数据传输速率。

若待发数据在子时隙内传输，则所述节点控制器在仲裁总线每个子时隙的开始发送用于竞争子时隙的多进制符号，若待发数据在时隙内传输，则所述节点控制器在仲裁总线每个子时隙的开始发送用于竞争时隙的多进制符号。在数据总线和仲裁总线的时域进行二次时隙划分，在进行仲裁时，保证每一个时隙内或子时隙内都有数据在进行传输，减少碰撞。而竞争子时隙的多进制符号优先于竞争时隙的多进制符号，即将子时隙分配完后再分配时隙，一个时隙内可以传输多个子时隙数据，使得数据量较少的待发数据能够迅速的传输。同时一个时隙内可以仲裁出两个竞争时隙或四个竞争子时隙的节点设备，提高了仲裁效率。而使用多进制符号传输仲裁信号，在相同的时间内，可以传输更多的信息，并且仲裁总线自动选择电压幅值较高的多进制符号进行输出，提高了仲裁的效率。

进一步的，每个节点控制器或节点设备都会有预先设定好的优先级编码，优先级编码由多进制符号进行表示，多进制符号通过节点控制器内的数模转换器翻译成多电平后参与仲裁竞争。所述多进制符号包括时隙标识符和设备标识符，所述时隙标识符表示所述待发数据在数据总线传输的时隙类型，所述设备标识符表示待发数据传输的目标节点设备。

进一步的，若所述节点设备连续成功发送待发数据的时隙次数达到设定值，即一直占用数据总线，此时没有成功发送待发数据的设备一直在排队。为了保证在排队的设备有机会发送待发数据，所述节点控制器或者节点设备延迟设定的时隙次数后再发送多进制符号。另一方面，节点控制器或者节点设备也可以通过降低发送多进制符号的频率或概率，例如降低百分之十的发送概率，或者每成功发送若干次时隙次数停止一个时隙后再发送。总之只要达到降低节点控制器或者节点设备发送多进制符号的次数即可。

进一步的，还包括另一组仲裁总线。所述另一组仲裁总线与所述仲裁总线具有相同时隙长度和仲裁子时隙划分，所述另一组仲裁总线与所述仲裁总线具有固定的相位差。节点设备的多进制符号一部分在所述仲裁总线上传输，节点设备的多进制符号另一部分在所述另一组仲裁总线上传输。两组仲裁总线具有固定的相位差，通常相位差在(0°,180°)之间，仲裁总线之间相位差用于识别仲裁总线上传输的多进制符号的先后顺序，即相位领先的仲裁总线传输部分多进制符号，相位落后的仲裁总线传输另一部分多进制符号。另一方面，为保证能准确识别两组仲裁总线的先后顺序，两组仲裁总线的相位差在(60°,120°)之间。

数据总线和仲裁总线上可并联挂接若干节点设备。数据总线的组数可根据实际需要进行选择，并且一组数据总线中可以是单根串行线，也可是多根并行线。另一方面，可根据实际情况选择数据总线的组数，增加或减少数据总线的组数时，只需对应的改变仲裁总线一个时隙内发送多进制符号的次数或子时隙数量即可。

进一步的，请参考图2，节点控制器包括仲裁电路模块、数据传输模块和控制模块。仲裁电路模块包括逻辑线或电路，逻辑线或电路包括场效应管和第一比较器，场效应管漏极作为逻辑线或电路输入端，场效应管栅极与第一比较器输出端连接，场效应管源极作为逻辑线或电路输出端，第一比较器的反相输入端与场效应管源极连接，所述第一比较器同相输入端与场效应管漏极连接。

若逻辑线或电路的输入端电压高于其输出端电压，即第一比较器同相输入端电压高于其反相输入端电压，第一比较器输出高电平驱动场效应管导通，由于场效应管作为开关使用，其导通压降低，其输出端电压被钳制在略小于其输入端电压，相当于场效应管则将输入的多进制符号进行输出，反之第一比较器输出低电平，场效应管截止。

逻辑线或电路还包括输入缓冲器，输入缓冲器输出端与场效应管输入端连接。

逻辑线或电路还包括清除电路，所述清除电路包括限流电阻和开关管，所述限流电阻一端与逻辑线或输出端连接，所述限流电阻另一端与开关管输入端连接，所述开关管输出端接地，所述开关管的控制端与逻辑线或电路输入端的设备连接，所述设备在时隙结束时控制开关管导通。导线在高频状态下存在寄生电容，会影响到逻辑线或电路后续输出的多进制符号，而在时隙结束时到导通开关管，将寄生电容引入接地消除，这样在下一个时隙开始，也就是下一个多进制符号输出，就不会受到寄生电容的影响。通常情况下选择场效应管作为开关管。

进一步的，仲裁电路模块还包括误差消除电路，误差消除电路输入端与逻辑线或电路输出端连接，误差消除电路输出端与逻辑线或电路输入端的设备连接，误差消除电路包括：

门限电路，用于提供与多进制符号对应的若干门限电压，所述门限电压用于区分所述不同电压幅值的状态；

再生电路，所述再生电路包括与门限电压对应的若干第二比较器和若干分压电阻，每一个第二比较器的同相输入端与仲裁总线连接，每一个第二比较器的反相输入端用于不同门限电压输入，每一个第二比较器输出端串联一个分压电阻，分压电阻之间并联输出，第二比较器将多进制符号电压与门限电压比较后，生成逻辑电平，全部的逻辑电平经过分压电阻分压后生成多进制符号对应的标准电压，逻辑线或电路输入端的设备将误差消除电路输出的标准电压与其输出多进制符号进行比较，若两者一致，则所述设备成功发送多进制符号；

以及，零增益运算放大器，标准电压经过零增益运算放大器缓冲后输出。

数据总线和仲裁总线具有不同的数据符号调制方式和调制速率。考虑到数据总线需要达到较高数据传输速率，因此数据总线具有较高的符号调制速率，而仲裁总线需要考虑到仲裁的准确性和往返延迟，因此仲裁总线具有较低的符号调制速率。数据总线上的数据可采用任何方式的调制方式进行调制，而仲裁总线上的数据则采用电平调制。其中，数据总线可采用任何形式的数据线进行数据传输，例如双绞线，并且每一组数据总线之间是相互独立的，且支持全双工通信。

数据总线和仲裁总线采用结构化数据块方式进行数据传输，基本传输单位为数据帧。数据总线和仲裁总线在时域上进行时隙划分，每一个时隙的长度都可传输一个数据帧。规定只能在时隙开始时传输数据帧，也就是占用总线，并在时隙结束之前停止传输，也就是释放总线，总线释放后属于空闲状态。仲裁总线时隙长度与数据总线时隙长度是相同的，两者具有相对固定的相位差，通常相位差为零。

节点控制器将多进制符号与仲裁总线上的多进制符号电压进行比较，如果多进制符号的电压值高于仲裁总线上的多进制符号电压，则具有优先级，并将多进制符号输出至仲裁总线。这个特性称为“线或”功能，即相当于逻辑“或”运算，输出端自动选择电压值大的多进制符号进行输出，不需要进行冲突检测。本实施例中，节点控制器输出多进制符号来参与优先权仲裁，多进制符号由多电平来表示。参与仲裁的节点控制器输出多进制符号序列，多进制符号序列之间进行逐位比较，具有优先级的多进制符号进行输出，并继续发送下一位的多进制符号，能够将多进制符号序列完整发送的节点控制器获得仲裁优先权，并将待发数据发送至数据总线上完成数据传输。

本发明中，采用多进制符号来进行仲裁信号的传输，相比二进制符号来进行仲裁信号的传输，相同时间内可以传输更多的信息，大大的提高了仲裁效率。具体的实现过程如下：

请参考图3，设定有三个节点设备参与优先级仲裁。

对应的有三个逻辑线或电路100和三个误差消除电路200。逻辑线或电路100输出端与误差消除电路200输入端连接，误差消除电路200输出端与逻辑线或电路100输入端的设备连接。

由于三个误差消除电路其结构相同，为了方便说明，图3中只包括三个逻辑线或电路和一个误差消除电路。

现以一个5V逻辑系统来对本电路进行说明，多进制符号包括五种状态，定义低于1V为电平0，其标准电压为0.5V；1.1V-1.9V之间为电平1，其标准电压为1.5V；2.1V-2.9V之间为电平2，其标准电压为2.5V；3.1V-3.9V之间为电平3，其标准电压为3.5V；4.1V以上为电平4，其标准电压为4.5V。其它电压值为电平过渡电压，需要就近舍入最近的电平。当所有输入端口均未接入而呈现高阻状态时，默认输出电平0。

那么本实施例的电路可用于五进制符号的仲裁信号传输。电平0表示符号“0”，电平1表示符号“1”，以此类推。

由上述可知，多进制符号包括四个门限电压，分别为1V、2V、3V和4V。相对应的，门限电路包括5个串联的电阻，每个电阻分得1V电压，对应的门限电压分别为4V、3V、2V和1V，分别对应图3中的节点10-13。

对应的，再生电路包括4个第二比较器和4个分压电阻，每一个第二比较器的同相输入端与同一多进制符号输入连接，每一个第二比较器的反相输入端与不同门限电压连接，每个第二比较器的输出端串联一个分压电阻，分压电阻之间并联连接。当第二比较器的同相输入端电压大于反相输入端电压时，第二比较器输出逻辑高电平，反之则输出逻辑低电平。全部第二比较器输出的逻辑高电平或逻辑低电平经过分压电阻分压后生成多进制符号对应的标准电压。

由本实施例的电路可知，若推导其它多进制符号的仲裁信号传输电路时，只需改变门限电压的数量，而比较器和分压电阻进行对应的数量改变即可。

比较器输出的高电平和低电平的电压幅值由比较器的驱动电压所控制，本实施例中，为方便理解，比较器输出的高电平为4.5V，低电平为0.5V，与比较器输出端串联的分压电阻阻值都相等，令其阻值为R。但是需要说明的是，实际上，比较器输出的高电平幅值、低电平幅值和分压电阻的阻值，都是可以通过所需结果进行计算得到。

假设节点1输入电平3，标准电压为3.5V,节点2输入电平2，标准电压为2.5V，节点3输入电平1，标准电压为1.5V。

由上述分析可知，节点4为高电平输出，节点5输出电压略小于3.5V。即输出电平3。

由于3.5V只小于4V的门限电压，所以节点6输出低电平0.5V，节点7、8和9均输出高电平4.5V。此时输出out的电压为：

正好是电平3对应的标准电压。节点控制器将误差消除电路输出的标准电压与输入的电平进行比较，最后判断与节点1输入的电平一致，而与节点1连接的设备获得仲裁优先权。

假设输入第一位电平时，节点1输入电平2，标准电压为2.5V，节点2输入电平2，标准电压为2.5V，节点3输入电平1，标准电压为1.5V。假设电平在传输过程中受到干扰，变为节点1输入2.7V，节点2输入2.2V，节点3输入1.3V。

由上述分析可知，节点4为高电平输出，节点5输出电压略小于2.7V。由于2.7V大于2V而小于3V的门限电压，所以节点9和8输出高电平4.5V，节点6和7均输出低电平0.5V。此时输出out的电压为：

正好是电平2对应的标准电压。

假设输入第二位电平时，节点1输入电平4，标准电压为4.5V，节点2输入电平2，标准电压为2.5V，节点3输入电平3，标准电压为3.5V。由上述分析可知，节点4为高电平输出，节点5输出电压略小于4.5V。假设在传输过程中受到干扰，4.5V变为4.8V。

由于4.8V大于所有的门限电压，所以节点9、8、7和6均输出高电平4.5V。此时输出out的电压为4.5V,正好是电平4对应的标准电压。节点控制器将误差消除电路输出的标准电压与输入的电平进行比较，在进行第一位电平比较时，节点1和节点2与输入的电平一致，继续第二位电平的比较，只有节点1与输入的电平一致，最后判断与节点1输入的电平一致，而与节点1连接的设备获得仲裁优先权。

由上述可知，逻辑线或电路能够选择输出电压值最高的多进制符号对，多进制符号经过再生电路后产生若干逻辑电平，而若干逻辑电平通过分压电阻生成多进制符号对应的标准电压，即多进制符号，保证了数字电路逻辑判断的准确性，同时逻辑线或电路的导通压降低，在相同的电压幅值下可以划分更多不同状态的电平。多进制符号与门限电压进行比较，生成逻辑电平，先消除了多进制符号的传输噪声和误差。进一步的，由于多进制符号是和门限电压进行比较，因此生成的逻辑电平带有多进制符号的信息和特征，而根据这些信息和特征将逻辑电平转换为多进制符号对应的标准电压。由常识可知，同一电压幅值内划分越多的电平，则相邻状态的电平之间的电压差值越小，这样容易导致数字电路的逻辑判断错位。而本电路使用多电平表示多进制符号的同时，通过误差再生电路消除了多进制符号的传输误差，提高了多进制符号状态判断的准确性。

本实施例还对应提出一种多核处理器，包括若干节点设备，所述节点设备挂接于上述的片内分布式互联总线系统。

实施例二

请参考图5-图7，实施例二与实施例一的区别在于：

还包括分别与两组数据总线和仲裁总线连接的总线中继器，所述总线中继器包括节点控制器、与所述仲裁总线具有相同功能结构的次级仲裁总线，与两组数据总线具有相同的功能结构的两组次级数据总线，所述节点控制器可通过次级仲裁总线和两组次级数据总线与总线中继器连接；

具体的，所述总线中继器还包括次级总线控制模块、缓存模块，该次级总线控制模块包括仲裁控制模块和数据传输模块，所述仲裁控制模块与所述次级仲裁总线连接，所述数据传输模块与所述次级数据总线连接；

所述次级数据总线通过数据帧传输待发数据，所述次级仲裁总线通过仲裁帧传输多进制符号，所述多进制符号包括由多个门限分隔的不同电压幅值状态；

处于接收状态的所述数据传输模块将发送至次级数据总线的数据接收并存于缓存模块，所述仲裁控制模块根据收到的与所述接收数据对应的多进制符号和所述缓存模块中缓存的待发数据的数量，经加权计算得到新多进制符号，所述新多进制符号的优先级高于或等于原先收到的所述多进制符号的优先级。

若节点控制器存在子时隙内传输的待发数据，则在次级仲裁总线每个子时隙的开始发送用于竞争子时隙的多进制符号，在第一个子时隙成功发送多进制符号的节点控制器，在下一个时隙的第一个子时隙开始将待发数据发送至其中一组次级数据总线，并停止发送后续的多进制符号，在第二个子时隙成功发送多进制符号的节点控制器，在下一个时隙的第二个子时隙开始将待发数据发送至其中一组次级数据总线，并停止发送后续的多进制符号，在第三个子时隙成功发送多进制符号的节点控制器，在下一个时隙的第一个子时隙开始将待发数据发送至另一组次级数据总线，并停止发送后续的多进制符号，依次类推，直至次级数据总线被分配完；

若节点控制器存在时隙内传输的待发数据，则在次级仲裁总线每个子时隙的开始发送用于竞争时隙的多进制符号，在第一个子时隙成功发送多进制符号的节点控制器，在下一个时隙的开始将待发数据发送至其中一组次级数据总线，并停止发送后续的多进制符号，在后续的子时隙成功发送多进制符号的节点控制器，在下一个时隙的开始将待发数据发送至另一组次级数据总线；

所述总线中继器将多进制符号与仲裁总线上的电压进行比较，若所述多进制符号电压幅值高于仲裁总线上的电压幅值，则将所述多进制符号输出至仲裁总线，并将待发数据发送至数据总线。

总线中继器向仲裁总线发送多进制符号的过程与实施例一中，节点设备向仲裁总线发送多进制符号的过程一致，对应的向数据总线发送待发数据的过程也一致。

次级仲裁总线与仲裁总线具有相同功能结构，具体的，次级仲裁总线与仲裁总线具有的相同的时隙划分和时隙长度。次级数据总线与数据总线具有相同功能结构，具体的，次级数据总线与数据总线具有的相同的时隙划分和时隙长度。

节点设备可直接挂接在仲裁总线和数据总线上，也可以挂接在次级仲裁总线和次级数据总线上，也可以一部分挂接在仲裁总线和数据总线上，另一部分挂接在次级仲裁总线和次级数据总线上。

挂接在总线中继器的节点设备在总线中继器中进行第一次竞争，竞争成功的节点设备通过总线中继器再在仲裁总线上进行第二次竞争，通过增加总线中继器，将仲裁信号分为两次进行竞争，减少单次参与竞争的节点设备数量，减少节点设备的冲突概率，同时减少一部分的布线。

节点设备在总线中继器中进行第一次竞争时，若第一次竞争成功，则总线中继器将输入的多进制符号和待发数据进行缓存，并在仲裁总线时隙的开始输出多进制符号进行第二次竞争。若第二次竞争成功，则将待发数据发送至数据总线，与总线中继器连接的其它节点设备继续进行下一次的竞争。若第二次竞争失败，则将待发数据继续缓存，并在仲裁总线下一个时隙的开始继续竞争，而与总线中继器连接的其它节点设备停止竞争，直至总线中继器竞争成功，将待发数据发送出去。通过增加总线中继器，将仲裁信号分为两次进行竞争，第二次竞争失败时，停止其它节点设备的第一次竞争，降低仲裁信号的发送次数，减少能量的损耗。

另一种实施方式为，节点设备在总线中继器中进行第一次竞争时，若第一次竞争成功，则总线中继器将输入的多进制符号和待发数据进行缓存，并在仲裁总线时隙的开始输出多进制符号进行第二次竞争。无论第二次竞争是否成功，与总线中继器连接的其它节点设备继续进行下一次的竞争，总线中继器将输入的多进制符号和待发数据依次进行缓存，并在进行第二次竞争时，依次将多进制符号和对应的待发数据输出。

节点设备在总线中继器中进行第一次竞争，竞争成功的节点控制器通过总线中继器再在仲裁总线上进行第二次竞争，通过增加总线中继器，将仲裁信号分为两次进行竞争，减少单次参与竞争的节点设备数量，减少节点控制器的冲突概率，同时减少一部分的布线。若需要增加节点设备，只需挂接于总线中继器或总线即可，进行扩展时简单方便，且数量不受限制，且其总线系统的布线长度基本不变，并可以通过改变总线中继器位置而改变总线系统的布局和结构。

总线中继器包括仲裁电路模块、数据传输模块和控制模块。仲裁电路模块与实施例一中节点控制器的仲裁电路模块结构一致。

次级数据总线和次级仲裁总线上可并联挂载若干节点控制器。并且可根据实际情况选择次级数据总线的组数，增加或减少次级数据总线的组数时，只需对应的改变一个时隙内发送多进制符号的次数或子时隙的数量即可。

进一步的，总线中继器上可以挂接其它的总线中继器，而其它的总线中继器设有与所述仲裁总线具有相同功能结构的再次级仲裁总线，与两组数据总线具有相同的功能结构的两组再次级数据总线。同样的，节点控制器可挂接在再次级仲裁总线和再次级数据总线上，另外的总线中继器也可挂接在再次级仲裁总线和再次级数据总线上，以此类推。

进一步的，若所述总线中继器连续成功发送待发数据的时隙次数达到设定值，即一直占用数据总线，此时没有成功发送待发数据的设备一直在排队。为了保证在排队的设备有机会发送待发数据，所述总线中继器延迟设定的时隙次数后再发送多进制符号。另一方面，总线中继器也可以通过降低发送多进制符号的频率或概率，例如降低百分之十的发送概率，或者每成功发送若干次时隙次数停止一个时隙后再发送。总之只要达到降低总线中继器发送多进制符号的次数即可。这样可以有效的避免优先级比较低的设备长时间排队或无法发送数据，保证每一个设备都有机会发送数据，提高仲裁的公平性。

进一步的，还包括另一组次级仲裁总线。所述另一组次级仲裁总线与次级仲裁总线具有相同时隙长度和时隙划分，所述另一组次级仲裁总线与次级仲裁总线具有固定的相位差。节点控制器的多进制符号一部分在次级仲裁总线上传输，节点控制器的多进制符号另一部分在另一组次级仲裁总线上传输。由于两组次级仲裁总线具有固定的相位差，通常相位差在(0°,180°)之间，次级仲裁总线之间相位差用于识别次级仲裁总线上传输的多进制符号的先后顺序，即相位领先的次级仲裁总线传输部分多进制符号，相位落后的次级仲裁总线传输另一部分多进制符号。另一方面，为保证能准确识别两组次级仲裁总线的先后顺序，两组次级仲裁总线的相位差在(60°,120°)之间。

所述多进制符号包括时隙标识符、设备标识符和中继器标识符，所述时隙标识符表示所述待发数据在数据总线传输的时隙类型，所述设备标识符表示待发数据传输的目标节点设备，所述中继器标识符表示目标节点设备连接的总线中继器。

若中继器标识符与总线中继器的标识符一致，则表示目标节点设备与总线中继器连接，总线中继器在子时隙的开始将待发数据发送至目标节点设备。若中继器标识符与总线中继器的标识符不一致，则表示目标节点设备不与总线中继器连接，总线中继器在子时隙的开始将多进制符号发送至仲裁总线上。

最后应当说明的是，以上实施例仅用以说明本发明的技术方案，而非对本发明保护范围的限制，尽管参照较佳实施例对本发明作了详细地说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的实质和范围。

Claims (9)

1.一种片内分布式互联总线系统，其特征在于，包括：

至少两组数据总线，通过数据帧传输节点设备的待发数据，

至少一组仲裁总线，通过仲裁帧传输节点设备的多进制符号，所述多进制符号包括由多个门限分隔的不同电压幅值状态，

节点控制器，与仲裁总线和数据总线连接，用于输出节点设备的多进制符号或待发数据；

所述节点控制器将多进制符号与仲裁总线上的多进制符号电压进行比较，若所述多进制符号优先级高于仲裁总线上的多进制符号优先级，则将所述多进制符号输出至仲裁总线，并将待发数据发送至数据总线，

需要发送待发数据的节点控制器在时隙的开始发送多进制符号至仲裁总线，所述时隙为数据总线传输一个数据帧和仲裁总线传输一个仲裁帧所需的时间间隔，所述数据总线的一个时隙可以分裂为至少二个数据子时隙，所述仲裁总线的一个时隙可以分裂为至少三个仲裁子时隙，

所述节点控制器在一个时隙的每个仲裁子时隙的开始反复向仲裁总线发送用于竞争数据子时隙或数据时隙的多进制符号，直至在竞争中胜出或数据总线被分配完，

在第一个仲裁子时隙成功发送多进制符号的节点控制器，若其待发数据只需要在一个数据子时隙内传输，那么在下一个时隙的第一个数据子时隙开始将待发数据发送至其中一组数据总线，并停止发送后续的多进制符号，若其待发数据需要一个完整时隙来传输，那么在下一个时隙的开始将所述待发数据发送至其中一组数据总线，并停止发送后续的多进制符号，

在第二个仲裁子时隙成功发送多进制符号的节点控制器，若其待发数据只需要在一个数据子时隙内传输，那么在下一个时隙的第二个数据子时隙开始将其待发数据发送至所述其中一组数据总线，并停止发送后续的多进制符号，若其待发数据需要一个完整时隙来传输，那么在下一个时隙的开始将所述待发数据发送至另一组空闲的数据总线，并停止发送后续的多进制符号，

在第三个仲裁子时隙成功发送多进制符号的节点控制器，若其待发数据只需要在一个数据子时隙内传输且所述数据总线时隙包括有三个数据子时隙，那么在下一个时隙的第三个数据子时隙开始将其待发数据发送至所述其中一组数据总线，并停止发送后续的多进制符号，如果待发数据只需要在一个子时隙内传输且一个数据总线时隙只包括两个数据子时隙，那么在下一个时隙的第一个数据子时隙开始将其待发数据发送至另一组数据总线，并停止发送后续的多进制符号，若其待发数据需要一个完整时隙来传输且还有另一组空闲的数据总线，那么在下一个时隙的开始将所述待发数据发送至所述另一组空闲的数据总线，并停止发送后续的多进制符号，

依此类推，直至数据总线被分配完，所有节点控制器停止发送后续的多进制符号，直到本时隙结束，

所述用在仲裁子时隙中用于竞争数据子时隙的多进制符号的优先级高于所述用于竞争数据时隙的多进制符号的优先级。

2.如权利要求1所述的片内分布式互联总线系统，其特征在于，所述多进制符号包括时隙标识符和设备优先级标识符，所述时隙标识符表示所述待发数据在数据总线传输的时隙类型，所述设备优先级标识符表示等待发送数据的节点设备的优先级。

3.如权利要求1所述的片内分布式互联总线系统，其特征在于，存在待发数据的节点控制器以一定的概率发送多进制符号至仲裁总线，若所述节点控制器连续成功发送待发数据的时隙次数达到设定值，则所述节点控制器降低发送多进制符号的概率。

4.如权利要求1所述的片内分布式互联总线系统，其特征在于，还包括另一组仲裁总线，所述另一组仲裁总线与所述仲裁总线具有相同时隙长度和仲裁子时隙划分，所述另一组仲裁总线与仲裁总线具有固定的相位差，所述多进制符号一部分在所述仲裁总线上传输，另一部分在所述另一组仲裁总线上传输。

5.如权利要求1所述的片内分布式互联总线系统，其特征在于，还包括分别与所述数据总线和所述仲裁总线连接的总线中继器，所述总线中继器包括节点控制器、与所述仲裁总线具有相同功能结构的次级仲裁总线和与所述数据总线具有相同的功能结构的次级数据总线，所述节点控制器在总线中继器有待发数据需要发送到所述数据总线时参与所述仲裁总线的优先权竞争，在取得发送权时将所述待发数据发送到所述数据总线，并从所述数据总线接收与总线中继器有关的数据，所述次级仲裁总线、所述次级数据总线和挂接在所述总线中继器内部所述次级仲裁总线和所述次级数据总线上的设备，构成如权利要求1所述的片内分布式传输总线系统。

6.如权利要求1-5任意一项所述的片内分布式互联总线系统，其特征在于，所述节点控制器包括仲裁电路模块，所述仲裁电路模块包括逻辑线或电路，所述逻辑线或电路包括场效应管和第一比较器，所述场效应管漏极作为逻辑线或电路输入端，所述场效应管栅极与第一比较器输出端连接，所述场效应管源极作为逻辑线或电路输出端，所述第一比较器的反相输入端与场效应管源极连接，所述第一比较器同相输入端与场效应管漏极连接，若所述场效应管漏极电压高于所述场效应管源极电压，则所述第一比较器输出高电平驱动场效应管导通，所述场效应管则将输入的多进制符号进行输出，反之所述第一比较器输出低电平，所述场效应管截止。

7.如权利要求6所述的片内分布式互联总线系统，其特征在于，所述逻辑线或电路还包括清除电路，所述清除电路包括限流电阻和开关管，所述限流电阻一端与逻辑线或输出端连接，所述限流电阻另一端与开关管输入端连接，所述开关管输出端接地，所述开关管的控制端与逻辑线或输入端的设备连接，所述设备在时隙结束时控制开关管导通。

8.如权利要求6所述的片内分布式互联总线系统，其特征在于，所述仲裁电路模块还包括误差消除电路，误差消除电路输入端与逻辑线或电路输出端连接，误差消除电路输出端与逻辑线或电路输入端的设备连接，所述误差消除电路包括：

门限电路，用于提供与多进制符号对应的若干门限电压，所述门限电压用于区分所述不同电压幅值状态；

再生电路，包括与门限电压对应的若干第二比较器和若干分压电阻，每一个第二比较器的同相输入端与逻辑线或输出端连接，每一个第二比较器的反相输入端用于不同门限电压输入，每一个第二比较器输出端串联一个分压电阻，分压电阻之间并联输出，所述第二比较器将多进制符号电压与门限电压比较后，生成逻辑电平，全部的逻辑电平经过分压电阻分压后生成多进制符号对应的标准电压；

所述设备将误差消除电路输出的标准电压与其输出多进制符号进行比较，若两者一致，则所述设备成功发送多进制符号。

9.一种多核处理器，其特征在于，包括若干节点设备，所述节点设备挂接于如权利要求1-8任意一项所述的片内分布式互联总线系统。

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