JP3938248B2

JP3938248B2 - 情報転送装置

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Publication number: JP3938248B2
Application number: JP15162098A
Authority: JP
Inventors: 久通硲
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-06-01
Filing date: 1998-06-01
Publication date: 2007-06-27
Anticipated expiration: 2018-06-01
Also published as: JPH11346201A; US6339600B1

Description

【０００１】
【発明の属する技術分野】
本発明は情報転送装置に関し、特に、複数のチャネル部との間に複数種類の監視制御情報を送受信することにより各チャネル部の監視制御を行う情報転送装置に関するものである。
【０００２】
近年、通信装置はその種類に関わりなく伝送容量の大規模化と充実した監視制御機能を目指しており、そのためハード規模は大きくなる。この監視制御機能を果たすシステムにおいては、システム内の情報転送装置が機能及びコスト面で効率的であることが重要である。
【０００３】
【従来の技術】
一般に、情報転送装置は、マイクロプロセッサ（CPU）を搭載し、ファームウェア／ソフトウェアで主要機能を行っており、特に監視制御を司る機能ブロックはマルチCPU化により高速化且つ高機能化を実現している。
また、このような情報転送装置は、上記のようにハード規模が大きくなり、複数の筐体（架）で構成する場合が一般的である。従って、その監視制御システムは、複数の架を監視制御しなければならない。
【０００４】
図７は、SDH（Synchrnous Digital Hierarchy)対応通信装置の監視制御システムにおける従来の情報転送装置の構成例を示しており、伝送系処理部であるチャネル部（＝CH部）50＿1,50＿2,50＿3,…（「50」で総称することがある）と、このチャネル部50＿1,50＿2,50＿3,…に接続された共通部10と、で構成されている。共通部10は、メインCPU、Eオーダワイヤ（以後、EOWと略称する）処理部、ユーザチャネル（以後、Uchと略称する）処理部、DCC（Data Communication Channel：以後、DCCと略称する）処理部、装置クロックソース（以後、TCUと略称する）処理部、及び無線回線切替（以後、RPSと略称する）処理部で構成されている。
【０００５】
各チャネル部50と、メインCPU、EOW処理部、Uch処理部、DCC処理部、TCU処理部、及びRPS処理部との間では、それぞれ監視制御情報であるバスアクセス関連信号、EOW関連信号、Uch関連信号、DCC関連信号、TCU関連信号、及びRPS関連信号が送受信されている。
【０００６】
すなわち、共通部10と各チャネル部50は、上記の各信号種別に応じた処理を行う処理部を有し、この処理部が信号種別毎に用意された物理的に別の送受信伝送路110,111を介して各信号を送受信するようになっている。
【０００７】
動作において、各チャネル部50は、チャネル単位で主信号の伝送路の終端処理を行い、監視制御情報を受信伝送路111を経由して共通部10に送信する。共通部10は、監視制御情報及び制御信号を各チャネル部50に送信伝送路110を経由して送る。
共通部10において、メインCPUは、バスアクセス関連信号であるアドレス信号、データ信号、メモリリード信号、及びメモリライト信号等で各チャネル部50とライト及びリードアクセスを行い、各チャネル部50を監視制御している。
【０００８】
EOW処理部、Uch処理部、及びDCC処理部は、それぞれSDHのSTM(Synchronous Transport Module)信号のオーバヘッドで定義された音声打合せ用のE1,E2バイト、ネットワークの運用者が使用するF1バイト、及び監視制御情報を転送するD1〜D12バイト信号を各チャネル部50との間で送受信して処理する。TCU処理部は、共通部10及びチャネル部50のクロック品質情報を各チャネル部50との間で送受信する。RPS処理部は、多重無線装置に特有の無線関連制御情報である無線回線切替信号及びRPSイニシエータ通知等を各チャネル部50との間で送受信する。
【０００９】
【発明が解決しようとする課題】
このような従来の情報転送装置においては、共通部と各チャネル部を接続するインタフェースケーブルの数は、チャネル部の数及び信号種別の数に比例して増大する。さらに、共通部においては、接続されるチャネル部の最大数に対応したインタフェースアクセスポイントを標準に具備する必要があり、以下の点で装置のコストの増加の要因となっていた。
【００１０】
▲１▼ ケ─ブルのコストが高い。
▲２▼ コネクタのコストが高い。
▲３▼ ケーブル別に断検出を行うか又はそれと等価の警報を発生させる必要があり、回線障害の警報項目が増加し監視制御処理を圧迫する。
▲４▼ 装置の工事・現地調整の負担が増加する。
▲５▼ 架間伝送を必要とするため、インタフェース信号用の入出力デバイスを使用せざるを得ないため、デバイス点数及び消費電力が増加しコストアップとなる。
【００１１】
従って本発明では、複数のチャネル部との間で複数種類の監視制御情報を送受信することにより各チャネル部の監視制御を行う情報転送装置において、装置のコスト及び監視制御処理の負担を増加すること無く、該監視制御情報を送受信することを課題とする。
【００１２】
【課題を解決するための手段】
〔１〕上記の課題を解決するため、本発明に係る情報転送装置は、図１に示す原理構成例の如く、共通部10の多重化部が、監視制御情報90を時分割多重（Time Division Multiplexing：以後、TDMと略称する）フレームの所定の位置に多重化して放送で送出する。各チャネル部50＿1〜50＿8（以後、「50」で総称する）の分離部が、該TDMフレームを受信して該監視制御情報90を分離する。
【００１３】
また、各チャネル部50の多重化部は、予め自身に設定されたチャネル番号に基づいた多元接続多重（Time Division Multiple Access：以後、TDMAと略称する)フレームに各監視制御情報90＿1〜90＿8（以後、「90」で総称する）を多重化して送出する。共通部10の分離部は、該TDMAフレームを受信して各監視制御情報90を分離する。
【００１４】
すなわち、共通部10は、１系統の出力側伝送路110上に、複数種類の監視制御情報90をTDM多重化して各チャネル部50に放送する。各チャネル部50は、１系統の入力側伝送路111上に、自局の監視制御情報90をTDMA多重化して共通部10に送信する。
この場合、該チャネル部は、送信タイミングに応じたアドレスに基づいて読み出したデータを該共通部に送信し、該共通部は、そのデータをメモリに格納しておき、そのメモリにアクセスすることで読み出しを行う。
この結果、共通部10とチャネル部50との間は、インタフェースを１系統に統合化した、情報転送装置で接続することが可能となる。
【００１５】
〔２〕また、本発明では、上記の本発明〔１〕において、各チャネル部50の多重化部が該TDMAフレーム114の送出タイミングを該TDMフレーム112のタイミングに同期して送出することもできる。
この結果、共通部10及び各チャネル部50の多重化部及び分離部の送受信タイミングの同期が容易になる。
【００１６】
〔３〕また、本発明では、上記の本発明〔１〕において、該共通部10及び各チャネル部50の処理部が、SDHのSTM信号のオーバヘッド情報を含む該監視制御情報90を処理することができる。そして、共通部10の多重化部は、該SDHの同期クロックに同期した該TDMフレームに該オーバヘッド情報を含んだ監視制御情報90を多重化して放送する。
【００１７】
各チャネル部50＿1〜50＿8の多重化部は、該同期クロックに同期した該TDMAフレームに該オーバヘッド情報を含んだ監視制御情報90を多重化して送出する。この結果、情報転送装置は、SDH対応通信装置に容易に対応することが可能となる。
【００１８】
〔４〕また、本発明では、上記の本発明〔３〕において、各チャネル部50＿1〜50＿8のバッファが、該TDMフレーム上のオーバヘッド情報を一時記憶する。そして、該バッファに記憶された該オーバヘッド情報は該STM信号のオーバヘッドの所定位置に所定のタイミングで書き込まれる。
また、別のバッファが、該STM信号のオーバヘッド上の情報を所定のタイミングで読み出し一時記憶する。そして、該別のバッファに記憶されたオーバヘッド情報は該TDMAフレームの所定位置に所定のタイミングで書き込まれる。
【００１９】
この結果、各チャネル部50は、該TDMフレーム上のオーバヘッド情報を、該バッファを介して等価的に速度変換して該STM信号のオーバヘッドに多重化すること、及び該STM信号のオーバヘッド上の情報を、該別のバッファを介して等価的に速度変換して該TDMAフレームの所定位置に多重化することができる。
【００２０】
〔５〕また、本発明では、上記の本発明〔１〕又は〔３〕において、各チャネル部50の設定部には、外部より該チャネル番号に対応した該TDMフレーム及びTDMAフレームのタイムスロットが指定される。そして、各チャネル部50が、それぞれ、該TDMフレームの指定されたタイムスロットにアクセスして該監視制御情報90を受信し、該TDMAフレームの指定されたタイムスロットにアクセスして該監視制御情報90を送信する。
【００２１】
この結果、各チャネル部50が、アクセスして監視制御情報90を伝送する通信回線チャネル（TDM及びTDMAフレームのタイムスロット）を指定して変更することが可能となる。
【００２２】
〔６〕また、本発明では、上記の本発明〔１〕又は〔３〕のいずれかにおいて、共通部10のCPUが該監視制御情報90の処理を行う。各チャネル部50にライトアクセスする時の該CPUの動作を図２により以下に説明する。
共通部10のパケット生成部は、該CPUが各チャネル部50にライトアクセスするタイミング毎に（同図（１）の▲１▼，▲２▼）、該CPUのシステムバス上のアドレス及びデータを抽出してパケットデータ化する。
【００２３】
このパケットデータを、パケットバッファは、該TDMフレームの一周期（同図（２）参照）で送信可能なパケットデータ量毎に区切って蓄積する。書込データ読出制御部が、１TDMフレーム分の該パケットデータをパケットバッファから読み出して該TDMフレームの所定の規定されたスロットに多重化する（同図（３）の▲１▼，▲２▼）。
【００２４】
各チャネル部50のCPUバス生成部は、該TDMフレームから受信した該パケットデータのアドレス及びデータから該CPUの擬似CPUバスを生成する。
【００２５】
この結果、共通部10は、該CPUがシステムバス上に各チャネル部50宛に出力した監視制御情報90であるCPUライト信号を該TDMフレームに送出し、各チャネル部50は、該CPUライト信号を自局の擬似CPUシステムバスに出力することが可能となる。
【００２６】
〔７〕また、本発明では、上記の本発明〔６〕において、少なくとも１つのパケット書込閾値を予め設定する。そして、該パケット生成部は、該パケットバッファに該蓄積されたパケットデータ量を監視し、このパケットデータ量が該閾値を越えたとき、該CPUに送信するアクノリッジ信号の返送を遅延させる。
【００２７】
この結果、該CPUが各チャネル部50にライトアクセスするサイクルが遅くなり、該パケットバッファがオーバフローすることを無くすることが可能となる。
また、複数の該閾値を設定し、該パケットバッファの残りのメモリ容量が少なくなるほどアクノリッジ信号の返送を遅くして、CPUからのパケットデータを抑える制御も可能である。
【００２８】
〔８〕また、本発明では、上記の本発明〔６〕において、共通部10のパケット読出制御部が、該パケットバッファに蓄積されたパケットデータに誤り検出データを付加して、TDMフレームに送出する。各チャネル部50においては、該誤り検出データに基づいて受信したパケットデータが誤りであることを検出したとき、該パケットデータが自身宛か否かに拘わらず、パケットデータの再送要求信号をTDMAフレームの予め決められたタイムスロットに送出する。
【００２９】
共通部10においては、書込データ読出部が、該再送要求信号を受信したとき、直前のフレームのパケットデータを再送する。また、同じパケットデータの再送要求信号が予め決められた最大回数に達した時は再送を中止する。
【００３０】
この結果、該CPUは各チャネル部50に送信する監視制御情報90である書込データを小さな転送誤り率で転送すること、とともに装置の故障等に起因する無駄な再送を無くすることが可能となる。
【００３１】
〔９〕また、本発明では、上記の本発明〔１〕又は〔３〕において、各チャネル部50において、アドレス生成部が該擬似CPUバス用の読出アドレスを生成し、CPUバス生成部が該読出アドレスに基づき該CPUの擬似CPUバスにデータ読み出し信号を生成する。このデータ読み出し信号でアクセスされたデータ及び該読出アドレスをデータバッファが記憶し、多重化部が記憶されたデータ及び読出アドレスを該TDMAのフレームの所定のタイムスロットに送出する。
【００３２】
共通部10において、分離部が、該TDMAフレームの該所定のタイムスロットから該読出アドレス及び該データを分離し、該データをCPU読出インタフェースメモリの該読出アドレスに記憶する。該CPUがシステムバスを介して該CPU読出インタフェースメモリから該データを読み込む。
【００３３】
この結果、各チャネル部50の該擬似CPUバス上に読み出された監視制御情報90である該データを、共通部10の該CPUは、該TDMAフレームの伝送路111を介して読み込むことが可能となる。
【００３４】
〔１０〕また、本発明では、上記の本発明〔９〕において、共通部10の多重化部が、TDMフレーム番号を含む複数の該TDMフレームで構成したTDMマルチフレームを送出する。各チャネル部50の分離部が該TDMマルチフレームに対して同期を確立して該TDMフレーム番号を分離する。
【００３５】
そして、各チャネル部50の該多重化部が、複数の該TDMAフレームで構成したTDMAフレームを該TDMマルチフレームに同期して、該TDMAフレームに対応した該TDMフレーム番号及びタイムスロット位置をアドレス情報として該データバッファに記憶された該読出データをTDMAフレームに多重化して送出する。
【００３６】
共通部10の該分離部は、該読出データを分離し、該CPUインタフェースメモリが、該読出データが多重化された該TDMAフレームに対応する該TDMフレーム番号及びスロット位置に対応するアドレスに該読出データを記憶する。該CPUがシステムバスを介して該CPU読出インタフェースメモリから該データを読み込む。
【００３７】
この結果、各チャネル部50の該擬似CPUバス上に読み出された監視制御情報90である該読出データを、該TDMAフレーム114に該読出アドレスを挿入することなく、伝送路111を介して共通部10の該CPUに転送することが可能となる。
【００３８】
〔１１〕また、本発明では、上記の本発明〔１０〕において、各チャネル部50の演算部が、該読出データに誤り検出データを付加する。
該共通部10において、データ誤検出部が該誤り検出データに基づいて該読出データの誤りを検出を行い、誤りを検出したとき、該CPU読出インタフェースメモリが該読出データを破棄し、該読出データを前の状態に保持する。
【００３９】
すなわち、誤った該読出データが、該CPU読出インタフェースメモリには読み込まれないことになり、該CPUに誤った該読出データが転送されないことになる。
【００４０】
〔１２〕また、本発明では、上記の本発明〔１１〕において、該誤りが検出された読出データが各チャネル部50の実装状態を示す情報であるとき、誤りが検出されたことを示す固定値を強制的に該インタフェースメモリに書き込み、その他の情報のとき、該受信データを破棄するともに該受信データを前の状態に保持する。
【００４１】
すなわち、共通部10の該CPUは、該インタフェースメモリの実装状態に対応するアドレスに該固定値が書き込まれていることで、各チャネル部50の該実装状態が異常であることを認識することが可能となる。
【００４２】
〔１３〕また、本発明では、上記の本発明〔１１〕において、該監視制御情報が、チャネル部50のTDMAフレームへの送信状態情報、共通部10の各チャネル部に対する制御状態情報、チャネル部の回線切替制御情報、及びシステムクロック制御関連情報を含んでもよい。
【００４３】
【発明の実施の形態】
共通部 10 の実施例
図３は、本発明に係る情報転送装置における共通部10の実施例を示しており、この実施例ではSDH多重無線通信装置に対応した該情報転送装置が示されている。
ここでは、EOW処理部、DCC処理部、RPS処理部、TCU処理部、及びメインCPUのバスシステムに、それぞれ接続されたEchインタフェース21-1〜21-i（以後、「21」で総称する）、DCCインタフェース22-1〜22-j（以後、「22」で総称する）、RPSインタフェースメモリ23、レジスタ24、及びCPUインタフェース11を備えている。
【００４４】
このうちインタフェース11には書込アドレスデータパケット生成部12、システム制御レジスタ14及びCPU読出インタフェースメモリ16が接続されており、レジスタ14とメモリ16との間には読出制御部15が接続されている。
【００４５】
さらに、パケット生成部12にはCPU書込パケットバッファ13-1〜13-k（以後、「13」と総称する）が接続されており、このパケットバッファ13、インタフェース21,22、メモリ23及びレジスタ24は、チャネル別送信同期制御部44及びマルチフレーム生成部46とともに、多重化部45の入力端子に共通接続されている。多重化部45の出力端子は、インタフェース処理部41に接続され、この処理部41は出力側及び入力側伝送路110,111に接続されている。処理部41は分離部42に接続され、この分離部42は、インタフェース21,22、メモリ23、レジスタ24、メモリ16、及びチャネル別状態管理部43に共通接続されている。この状態管理部43は同期制御部44に接続されている。
【００４６】
さらに、タイミング発生部30は、インタフェース21,22、書込/読出処理部34,35、パケット読出制御部31、及び書込制御部33に共通接続されている。書込制御部33はメモリ16に接続され、書込/読出処理部34,35は、それぞれメモリ23及びレジスタ24に相互接続されている。パケット読出制御部31及びバッファフロー制御部32はパケットバッファ13に接続されている。
【００４７】
共通部 10 の動作（１）
以下に、EOW処理部、DCC処理部、RPS処理部、TCU処理部、及びメインCPUからの監視制御情報を伝送路110を経由して各チャネル部50に送信する時の共通部10の動作を図３により説明する。
【００４８】
まず、タイミング発生部30は、基本周波数25.92ＭHzを入力し、装置に必要な周波数８kHz（フレームパルス120）,64kHz,192kHz,…の信号を発生する。そして、周波数８Hzの信号毎にTDMフレーム長を計数して、フレーム先頭からの計数値により現在のフレームのタイムスロット位置を知り、タイミング信号121,122,131,133,134及び135を発生するとともに内部処理ロジックの同期化処理を行う。
なお、この同期化処理はチャネル部50に接続されたSDHのSTM1信号の同期クロックに同期して行われるようになっている。
【００４９】
タイミング発生部30は、上記のタイミング信号121,122,131,133,134,135を、それぞれインタフェース21,22、パケット読出制御部31、書込制御部33、及び書込/読出処理部34,35に与え、マルチフレーム生成部46にフレームパルス120等を与える。
マルチフレーム生成部46は、フレームパルス120に基づき、マルチフレームマーカ（マルチフレームパルスと称するときがある）116＝“1111”、及びフレーム番号117を生成して、このマーカとフレーム番号を挿入したTDMマルチフレーム113を生成し多重化部45に送出する。
【００５０】
インタフェース21,22は、速度変換バッファを内蔵しており、それぞれEOW処理部及びDCC処理部から送られて来た監視制御情報であるパラレル信号の無線回線側及び有線回線側のE1,E2バイトデータ(EOW）と、無線回線側及び有線回線側のM1-RSDCC,M1-MSDCC、並びに無線回線側のMn-RSDCC、並びに有線回線側のM2-RSDCC〜M7-RSDCCバイトデータと、をシリアル変換して内臓のバッファに一時記憶する。そして、該バイトデータは、タイミング信号121,122のタイミングで多重化部45でTDMマルチフレーム113の所定位置に多重化される。
【００５１】
メモリ23は、RPS処理部から送られて来た監視制御情報である無線関連制御情報（RPS＿SWドライブ信号103及びBSW番号信号104）を一時記憶する。この信号は、書込/読出処理部34によってタイミング信号134のタイミングで多重化部45に送られ、TDMマルチフレーム113の所定位置に多重化される。
レジスタ24は、TCU処理部から送られて来た監視制御情報であるクロック品質情報（SSMB信号SSMB▲４▼）を一時記憶する。この信号は、書込/読出処理部35によってタイミング信号135のタイミングで多重化部45に送られ、多重化部45において、TDMマルチフレーム113の所定位置に多重化される。
【００５２】
パケット生成部12は、インタフェース11を介して、メインCPUのバスシステム上にランダムに出力された各チャネル部50にアクセスするCPUライト信号のみを抽出する。そして、３バイトの書込アドレス及び１バイトのデータを１つのパケットデータ105とするパケット化を行い（図２（４）参照）、さらに、１５個のパケットデータに１バイトのパリティチェックデータ付加して、１ブロックデータとなるようにパケットバッファ13＿1〜13＿kに順次に出力する。
【００５３】
また、パケット生成部12は、パケットバッファ13の残りの記憶容量値を監視しこの値が予め設定された閾値に達した時、アクノリッジ信号DACKをインタフェース11を介してメインCPUに送る。メインCPUは、信号DACKを受信している期間中、各チャネル部50にアクセスしない。この結果、パケットバッファ13がオーバフローすることが無くなる。
【００５４】
パケット読出制御部31及びバッファフロー制御部32は、パケットバッファ13に記憶された１５個のパケットデータ(105)CPU＿WR1〜15及び１バイトのパリティビットCPU＿WR＿PRTを１つのブロックデータとしてタイミング信号131のタイミングで読出制御を行い、多重化部45に送り、多重化部45において、パケットデータ105はTDMフレーム112の所定位置に多重化される。
【００５５】
状態管理部43は、受信した各チャネル部50の送信状態信号98（後述する）に基づき自局の送信制御状態の管理を行い、送信制御信号106及びチャネル番号を同期制御部44に送り、この送信制御信号106及びチャネル番号は、同期制御部44によって所定のタイミングで多重化部45に送信され、TDMマルチフレーム113の所定位置に多重化される。
【００５６】
多重化部45は、インタフェース21,22、メモリ23、レジスタ24、パケットバッファ13、及び同期制御部44から送られて来た上記の各信号を多重化したTDMマルチフレーム113を処理部41を介して伝送路110に送出する。
なお、共通部10から各チャネル部50に送信される信号は、上述した伝送路110に送出されるTDMマルチフレーム113の他にフレームパルス信号120及びクロック信号がある。
【００５７】
図４において、同図（２）は、多重化部45で多重化されて出力される信号のTDMフレーム112構成例を示しており、同図（１）は、フレームパルス120を示し、これは８kHzのフレーム同期用パルスである。
【００５８】
このTDMフレーム112は、マルチフレームマーカ116、フレーム番号117、ステイタス/RPS命令信号STP,ST1〜ST7、無線回線側及び有線回線側のEOW信号であるE1ch,E2ch、無線回線側及び有線回線側のDCC信号である信号M1-RSDCC,M1-MSDCC、無線回線側のMn-RSDCC、有線回線側のM2-RSDCC〜M7-RSDCC、１つのSSMB信号SSMB(4)、２つのSSMB信号DUMY、パケットデータ105を構成する１５個のCPUライト信号CPU＿WR1〜15、及びこのパケットデータ105のパリティチェックデータであるデータWR-PRYで構成されており、８ビットのスロットを１単位として、それぞれ図示のスロット数を有している。
【００５９】
また、１つのTDMマルチフレーム113はTDMフレーム112を３２０個集めたものであり、マルチフレームマーカ116が、“１１１１”のときマルチフレームの先頭のフレームであることを示し、このマルチフレームマーカ116に同期して、フレーム番号117のスロットに、“０”〜“３１９”が挿入される。
なお、TDMフレーム112には、無線によるデータ転送を考慮して、適当な箇所にガードタイムスロットGTが挿入されている。
【００６０】
同図（３）は、ステイタス/RPS命令信号STP,ST1〜ST7の構成例を示しており、８ビットのガードタイムGT、８ビットのステイタス及び１６ビットのRPS命令で構成されている。ステイタス信号は、送信制御信号106及びチャネル番号で構成され、RPS命令信号は、番号信号104及びドライブ命令103で構成されている。
【００６１】
各チャネル部 50 の実施例
図５は、図１に示したチャネル部50の実施例を示しており、共通部10からの伝送路110に受信回路51が接続され、この受信回路51にEch分離部52、DCC分離部53、CPU＿WR分離部54、マルチフレームパルス/フレーム番号分離部55、及びチャネル状態分離部56が共通接続されている。分離部52,53にはそれぞれ速度変換バッファ57,58が接続され、これらの速度変換バッファ57,58にはSTM1有線回線送信部59及びSTM1無線回線送信部60が共通に接続されている。
分離部52〜56は、多重化/分離タイミング発生回路64の出力端子に接続されている。
【００６２】
さらに、分離部54にはCPU＿WRパケット蓄積・パリティ検算部61が接続され、この検算部61はチャネル状態/RPS生成回路70及びCPUバス生成回路72が接続され、このバス生成回路72はCPUバス信号（以後、擬似CPUバスも「100」と称することがある）100に接続されている。生成回路70にはチャネル状態多重化部81が接続されている。
【００６３】
フレームカウンタ65及びフレーム同期回路66は、共通部10からのフレームパルス120が入力され、カウンタ65はタイミング発生回路64及びフレーム同期回路66に接続され、フレーム同期回路66にはマルチフレームカウンタ67及び送信状態ロジック部69が接続され、カウンタ67はマルチフレーム同期回路68に接続され、この同期回路68はロジック部69に接続されている。このロジック部69は生成回路70に接続されている。
【００６４】
分離部55は、カウンタ67及び同期回路68に接続されている。また、タイミング発生回路64、チャネル状態分離部及び生成回路70にはチャネル番号信号が共通に入力されている。さらに、この生成回路70にはRPSイニシェータ信号が入力されている。
【００６５】
さらに、分離部56はCRCチェック部62に接続され、このチェック部62はロジック部69とドライブ命令103を出力するRPS切替指示部63とが接続されている。この切替指示部63は補助信号用設定ch部74を介してタイミング発生回路64に接続されている。このタイミング発生回路64はEch多重化部79、DCC多重化部80、多重化部81、CPU＿RD多重化部82及びCPU＿RDパリティ演算部84に接続されている。カウンタ65,67はCPU＿RDアドレス生成回路71に接続され、このアドレス生成回路71はバス生成回路72に接続されている。
【００６６】
STM1有線受信部75及びSTM1無線受信部76はそれぞれ速度変換バッファ77,78に共通接続され、これらの速度変換バッファ77,78はそれぞれ多重化部79及び多重化部80に接続されている。多重化部79〜82は送信回路85に接続され、この送信回路85は伝送路111を介して共通部10に接続されている。
【００６７】
擬似CPUバス100に接続されたデータバッファ83は多重化部82及び演算部84に接続され、この演算部84は多重化部82に接続されている。
【００６８】
各チャネル部 50 の動作（１）
次に、監視制御情報を共通部10から受信した時の各チャネル部50の動作を図５により説明する。
カウンタ65は、受信したフレームパルス120の入力時点からクロック信号を計数して、現在のフレームのタイムスロット番号信号93及びフレームパルス94を出力する。フレーム同期回路66は、受信したフレームパルス120とフレームパルス94とを比較してフレーム同期が確立したことを検出したとき、フレーム同期信号95をカウンタ67及びロジック部69に送信する。
【００６９】
カウンタ67は、分離部55からのマルチフレームパルス116の入力時点から同期信号95を計数して、フレーム番号96を同期回路68及びアドレス生成回路71に出力する。同期回路68は、分離部55からのフレーム番号117とカウンタ67からのフレーム番号96とを比較してマルチフレーム同期が確立したことを検出したとき、マルチフレーム同期信号97を出力してロジック部69に通知する。
【００７０】
ロジック部69は、フレーム同期及びマルチフレーム同期の確立を示す同期信号95,97及びチェック部62からの送信制御信号106に基づき自局の送信状態を確定し、送信状態信号98として生成回路70に通知する。さらに、ロジック部69は、自局の送信状態に基づき分離部52〜56及び多重化部79〜82に制御信号を送信して各分離部及び多重化部の動作を規定する。
【００７１】
タイミング発生回路64は、入力されたタイムスロット番号信号93及びフレームパルス94から、現在の送信されているTDMマルチフレーム113のTDMフレーム112の位置（フレーム番号）及びタイムスロットを認識する。そして、外部スイッチで設定されたチャネル番号に基づき、信号種別に対応した分離タイミング信号91及び多重化タイミング信号92を分離部52〜56及び多重化部79〜82に与える。
【００７２】
受信回路51は、伝送路110からシリアル信号であるTDMマルチフレーム113を受信し、パラレル信号に変換する。このパラレル信号から分離部52〜56は、それぞれEOW信号、DCC信号、パケットデータ105、マルチフレームパルス116並びにフレーム番号117、及び送信制御信号106並びに番号信号104並びにドライブ命令103を分離する。
【００７３】
速度変換バッファ57,58は、上記の信号の内のEOW信号及びDCC信号を一時記憶し、送信部59,60が該EOW信号及びDCC信号を所定のタイミングで読み出してSTM1信号のオーバヘッドの所定位置に書き込む。
すなわち、EOW信号及びDCC信号は、速度変換バッファ57,58を介して等価的に速度変換されてSTM1信号のオーバヘッドの所定位置に多重化されたことになる。
【００７４】
検算部61は、分離部54からパケットデータ105を受信して、１フレーム分の１５パケットデータ105とパリティデータ（１バイト）を蓄積する。そして、検算部61は、パリティ検算を行い、検算結果が良い場合、パケットデータ105をバス生成回路72に送り、逆に悪い場合は、パケットを破棄するとともに再送要求信号99を生成回路70に送る。バス生成回路72は、パケットデータ105に含まれるアドレス及びデータを加工してCPUライト信号であるCPUバス信号100を擬似CPUバスに出力する。
【００７５】
この結果、CPUバス信号100を入力した、例えばI/Oポート（図示せず）のレジスタは、共通部10のCPUからパケットデータ105の形で送信されたライトデータをデコーダでフィルタリング等を施し自局宛のデータを選別して受信することが可能となる。
【００７６】
チェック部62は、分離部56から受信した送信制御信号106、チャネル番号、RPS＿SWドライブ信号、及び番号信号104のCRCチェックを行い、エラーを検出した場合、データを破棄し、エラーを検出しなっかた場合、送信制御信号106をロジック部69に送るとともにドライブ命令103及び番号信号104を切替指示部63に送る。切替指示部63は、ドライブ命令103を出力して、外部のRPSスイッチ（図示せず）を駆動する。
なお、CRCビットは、共通部10の送信同期制御部44がステイタス/RPS命令データに対して演算を行い、ステイタス/RPS命令信号に挿入したものとする。
【００７７】
さらに、切替指示部63は、番号信号104を設定ch部74に送り、この設定ch部74は番号信号104を保持して、タイミング発生回路64に出力して、SW設定の代わりにチャネル番号の設定を行うことが可能となる。
【００７８】
各チャネル部 50 の動作（２）
次に、監視制御情報であるEOW信号、DCC信号、送信状態信号、RPS関連信号、及び読みデータ102を共通部10に送出する時の各チャネル部50の動作を説明する。
有線回線受信部75及び無線回線受信部76は主信号であるSTM1信号のオーバヘッド情報から、EOW信号であるE1,E2バイト及びDCC信号であるD1〜D12バイトを分離して抽出して、速度変換バッファ77,78にそれぞれ書き込む。
【００７９】
速度変換バッファ77,78が一時記憶したデータEOW信号及びDCC信号は、それぞれのタイミング信号92のタイミングで多重化部79及び多重化部80においてTDMAマルチフレーム115の所定位置に書き込まれる。
すなわち、速度変換バッファ77,78は、EOW信号及びDCC信号を等価的に速度変換して多重化部79,80でTDMAマルチフレーム115の所定位置に多重化したことになる。
【００８０】
生成回路70は、自局のチャネル番号、RPS＿SW部（図示せず）からのRPSイニシエータ信号108並びにSW動作状態信号107、ロジック部69からの送信状態信号98、及びパリティ検査部から再送要求信号99を受信する。そして、パリティ検査結果が悪いとき、イニシエータ信号108、動作状態信号107、送信状態信号98、チャネル番号、及び再送要求信号99にCRC符号を付加したステイタス/RPS通知信号を多重化部81送出し、パリティ検査結果が良いとき、再送要求信号99を付加しない通知信号を多重化部81に送信する。
【００８１】
アドレス生成回路71は、タイムスロット番号信号93とフレーム番号96から読込アドレス信号101を生成し、バス生成回路72に送る。この読込アドレス信号101は、共通部10のメインCPUが各チャネル部50から共通部10に送信された監視制御情報であるコンディション情報、コントロール情報、PM(Performannse Monitor)情報、PI(Physical Inventory)情報、及びPROV(Provisioning)情報等を読み込むときの読込アドレスと等しい。
【００８２】
バス生成回路72は、読込アドレス信号101に基づいて、例えば、外部のI/Oポートのレジスタからデータを読み出し、読出データ102としてデータバッファ83に書き込むようなCPUバス信号（アドレス、リード命令、ライト命令）100を生成する。
【００８３】
データバッファ83は、書き込まれた読込データ102を多重化部82及び演算部84に送信する。演算部84は、４バイトの読出データ102に1バイトのパリティ信号を演算して、多重化部82に送信する。
【００８４】
なお、例えば、チャネル番号１が指定されたチャネル部50＿1のタイミング発生回路64は、４バイトの読出データ＋1バイトのパリティ信号を１ブロックとして、後述するTDMAマルチフレーム115のフレーム番号０から３１９の合計 320 個のTDMAフレーム114の各タイムスロットCPU＿RD＿PROT（５スロット）に順次書き込むようなタイミング信号92を多重化部82に送る。
【００８５】
同様に、チャネル番号２のチャネル部50＿2のタイミング発生回路64は、データブロックを各タイムスロットCPU＿RD＿Main１（５スロット）に順次書き込むようなタイミング信号92を多重化部82に送る。以下、チャネル部50＿3〜50＿8のタイミング信号92も、同様にして、それぞれ各タイムスロットCPU＿RD＿Main2〜７に読出データを書き込むタイミングを多重化部82に送出する。
【００８６】
また、各チャネル部50の読出データ102は、１〜６４番目のTDMAフレームに多重化されるコンディション信号、６５〜１２８番目のTDMAフレームに多重化されるコントロール情報、１２９〜１９２番目のTDMAフレームに多重化されるPM情報、１９３〜２５６番目のTDMAフレームに多重化されるPI情報及び２５７〜３２０番目のTDMAフレームに多重化されるPROV情報で構成されている。
【００８７】
多重化部79〜82は、それぞれ受信した信号をタイミング信号92（各信号毎にタイミングは異なるが同一の符号「92」で総称している）のタイミングでTDMAフレーム114に多重化して送信回路85に送る。送信回路85は、フレームをパラレル／シリアル変換して伝送路111に送出する。
【００８８】
この結果、異なる信号種別の有線回線受信部75及び無線回線受信部76からのEOW信号及びDCC信号と、生成部70からのイニシエータ信号108、動作状態信号107、送信状態信号98、チャネル番号、及び再送要求信号99と、疑似CPUバスを介した外部からの読出データ102とが、多重部82において、TDMAマルチフレーム115に多重化されたことになる。
【００８９】
なお、図５で示したチャネル部50においては、SSMB信号を処理する処理部は省略されている。
【００９０】
図６（２）は、伝送路111に送出されるTDMAフレーム114の構成例を示しており、このTDMAフレーム114を３２０フレームだけ連続接続したものが、TDMAマルチフレーム115である。このTDMAマルチフレーム115はTDMマルチフレーム113に同期して生成されるようになっている。
同図（１）は、フレームパルス120を示しており、これは図３（１）で示したフレームパルス120と同じである。
【００９１】
TDMAフレーム114は、２０ビットの無送信部、予備スロット、ステイタス/RPS通知信号STP,ST1〜ST7、無線回線側及び有線回線側のE1,E2信号、無線回線側のRS/MS＿M1＿DCC信号、RS/MS＿Mn＿DCC信号、有線回線側のM1〜M7＿DCC信号、SSMB信号SSMB▲１▼〜▲３▼、及び読込データ102であるCPU＿RD＿PROT,CPU＿RD＿Main1〜7で構成されている。各信号は、それぞれ図示のスロット数を有している。
【００９２】
同図（３）は、ステイタス/RPS通知信号STP,ST1〜ST7の構成を示しており、８ビットのガードタイムGT、８ビットのステイタス信号、及び１６ビットのRPS通知信号で構成されている。
ステイタス信号は、送信状態信号98、チャネル番号、及び再送要求信号99で構成され、RPS通知信号は、動作状態信号107及びイニシエータ信号108で構成されている。
【００９３】
共通部 10 の動作（２）
次に、各チャネル部50から伝走路111を介してTDMAマルチフレーム115により、監視制御情報90を受信した時の共通部10の動作を図３により説明する。
処理部41は、受信したTDMAマルチフレーム115をシリアル／パラレル変換して分離部42に送る。この分離部42は、TDMAマルチフレームをインタフェース21、インタフェース22、メモリ23、レジスタ24、及びメモリ16に送信する。
【００９４】
タイミング発生部30は、それぞれインタフェース21,22、書込/読出処理部34,35、パケット読出制御部31、及び書込制御部33に書込用のタイミング信号121,122,134,135,131,133を送信する。
インタフェース21,22は、それぞれTDMAマルチフレーム115からEOW信号及びDCC信号分離するためのバッファを持ち、タイミング信号121,122のタイミングで自局のバッファに該データを抽出して、EOW処理部又はDCC処理部に送る。
【００９５】
メモリ23及びレジスタ24は、それぞれ書込/読出処理部34,35がタイミング信号134,135に基づいて生成した書込信号136,137のタイミングでTDMAマルチフレーム115上の動作状態信号107及びイニシエータ信号108、SSMB信号を抽出して記憶する。RPS処理部はメモリ23から信号107,108を読み出す。TCU処理部はフレーム周期でSSMB信号をレジスタ24から読み出す。
【００９６】
タイミング発生部30は、該読出データが送信されたTDMAフレームのTDMフレーム番号及びスロット位置に基づいて、タイミング信号133を出力する。
メモリ16は、書込制御部33がタイミング信号133に基づいて生成した書込信号138により、TDMAマルチフレーム上の各チャネル部50毎の読出データを所定のアドレスに記憶する。
【００９７】
このとき、書込制御部33に内蔵されたデータ誤り検出部は、読出データに誤りがあるか否かのパリティチェックを行い、誤りがあるときで、読出データ102がチャネルの固定情報である場合、読出データを強制的に“００”として、その他の情報である場合、メモリ16の記憶動作を禁止して、前の情報を保持する。
【００９８】
メインCPUは、インタフェース11を介して、レジスタ14及び読出制御部15により読出信号をメモリ16に与え所定の読出データ102を読み出す。
メインCPUは、特にCHの固定情報の読出データ102の値が“００”である場合は、各チャネル部50に接続された読出データ102に対応する装置の故障を認識する。
【００９９】
上述したチャネル部50の動作（２）及び共通部10の動作（２）の結果、各チャネル部50から送信された監視制御情報90である各種別のデータが、それぞれ所定のEOW処理部、DCC処理部、RPS処理部、TCU処理部、及びメインCPUに転送されたことになる。
【０１００】
なお、この実施例では、読込データ102のメモリ16への書込アドレス情報（＝読込データの送信元装置情報）を読込データが送信されたTDMAマルチフレームの位置（フレーム番号及びスロット位置）情報に変換して送信したが、読込データ及びその書込アドレス共、TDMAフレームに挿入して送信してもよい。
【０１０１】
【発明の効果】
以上説明したように、本発明に係る情報転送装置によれば、装置のコスト及び監視制御処理の負担を増加すること無く、該共通部−各チャネル部間で該監視制御情報を送受信することが可能となった。
【０１０２】
従って、該共通部と各チャネル部とを接続するケーブル及びコネクタの少なくすることが可能となり、装置全体のコストダウンと工事・現地調整の作業時間が削減に可能となった。
【０１０３】
さらに、各チャネル部の処理部がSDHのSTM1信号のオーバヘッド情報を含む該監視制御情報を処理し、該共通部及び各チャネル部の多重化部が、該STM信号の同期クロックに基づいてそれぞれ該TDMフレーム及び該TDMAフレームを生成するように構成したので、SDHの高速情報ハイウェイに統合され該監視制御情報を伝送することが可能となった。
【図面の簡単な説明】
【図１】本発明に係る情報転送装置の原理構成例を示すブロック図である。
【図２】本発明におけるCPUライトアクセスの原理動作例を示すタイムチャート図である。
【図３】本発明における共通部の実施例を示すブロック図である。
【図４】本発明で用いるTDMフレームの構成例を示す図である。
【図５】本発明におけるチャネル部の実施例を示すブロック図である。
【図６】本発明で用いるTDMAフレームの構成例を示す図である。
【図７】従来の情報転送装置の構成例を示すブロック図である。
【符号の説明】
10 共通部 11 CPUインタフェース
12 書込アドレスデータパケット生成部
13,13＿1〜13＿i CPU書込パケットバッファ
14 システム制御レジスタ 15 読出制御部
16 CPU読出インタフェースメモリ
21,21＿1〜21＿j Echインタフェース
22,22＿1〜22＿k DCCインタフェース
23 RPSインタフェースメモリ
24 SSMBバスインタフェースレジスタ 30 タイミング発生部
31 パケット読出制御部 32 バッファフロー制御部
33 書込制御部 34,35 書込/読出処理部
41 インタフェース処理部 42 分離部
43 チャネル別状態管理部 44 チャネル別送信同期制御部
45 多重化部 46 マルチフレーム生成部
50,50＿1〜50＿8 チャネル部 51 受信回路 52 Ech分離部
53 DCC分離部 54 CPU＿WR分離部
55 マルチフレームパルス/フレーム番号分離部 56 チャネル状態分離部
57,58 速度変換バッファ 59 STM1有線回線送信部
60 STM1無線回線送信部 61 CPU＿WRパケット蓄積・パリティ検算部
62 CRCチェック部 63 RPS切替指示部
64 多重化/分離タイミング発生回路 65 フレームカウンタ
66 フレーム同期回路 67 マルチフレームカウンタ
68 マルチフレーム同期回路 69 送信状態ロジック部
70 チャネル状態/RPS生成回路 71 CPU＿RDアドレス生成回路
72 CPUバス生成回路 74 補助信号用設定ch部
75 STM1有線回線受信部 76 STM1無線回線受信部
77,78 速度変換バッファ 79 Ech多重化部
80 DCC多重化部 81 チャネル状態多重化部
82 CPU＿RD多重化部 83 データバッファ
84 CPU＿RDパリティ演算部 85 送信回路
90,90-1〜8 監視制御情報 91 分離タイミング信号
92 多重化タイミング信号 93 タイムスロット番号信号
94 フレームパルス 95 フレーム同期信号 96 フレーム番号
97 マルチフレーム同期信号 98 送信状態信号
99 再送要求信号 100 CPUバス信号 101 読込アドレス信号
102 読込データ 103 RPS＿SWドライブ命令
104 BSW番号信号 105 パケットデータ（CPUライト信号）
106 送信制御信号 107 SW動作状態信号
108 RPSイニシエータ信号
110 出力側（送信）伝送路 111 入力側（受信）伝送路
112 TDMフレーム 113 TDMマルチフレーム
114 TDMAフレーム 115 TDMAマルチフレーム
116 マルチフレームパルス（マルチフレームマーカ）
117 フレーム番号 120 フレームパルス
121,122,131,133,134,135 タイミング信号 136,137,138 書込信号
図中、同一符号は同一又は相当部分を示す。

Claims

複数のチャネル部と、各チャネル部との間で複数種類の監視制御情報を送受信することにより各チャネル部の監視制御を行う共通部と、で構成された情報転送装置において、
該共通部が、各監視制御情報をTDMフレームに多重化して該チャネル部へ送信する多重化部と、各チャネル部からの該監視制御情報を受信して種類別にTDMAフレームから分離する分離部と、を有し、
各チャネル部が、予め自局に設定されたチャネル番号に基づいて該監視制御情報を該TDMAフレームに多重化する多重化部と、該チャネル番号に基づき該共通部からの該監視制御情報を受信して該TDMフレームを分離する分離部と、を有し、
該チャネル部は、送信タイミングに応じたアドレスに基づいて読み出したデータを該共通部に送信し、該共通部は、そのデータをメモリに格納しておき、そのメモリにアクセスすることで読み出しを行うことを特徴とした情報転送装置。
請求項１において、
該TDMAフレームが、該TDMフレームのタイミングに同期して送出されることを特徴とした情報転送装置。
請求項１において、
該共通部及び各チャネル部が、SDH通信回線上のSTM信号のオーバヘッド情報を含む該監視制御情報を処理する処理部を有し、
該共通部及び各チャネル部の多重化部が、該STM信号の同期クロックに基づいてそれぞれ該TDMフレーム及び該TDMAフレームを生成することを特徴とした情報転送装置。
請求項３において、
各チャネル部の処理部が、該TDMフレーム上の該オーバヘッド情報を一時記憶するバッファ、及び該STM信号に含まれる該オーバヘッド情報を一時記憶する別のバッファを有し、該バッファに記憶された該オーバヘッド情報を該STM信号のオーバヘッドに所定のタイミングで書き込み、該別のバッファに記憶された該オーバヘッド情報を所定のタイミングでTDMAフレームに書き込むことを特徴とした情報転送装置。
請求項１又は３において、
該チャネル部が、該チャネル番号に対応した該TDMフレーム及びTDMAフレームのアクセスすべきタイムスロットを外部より設定する設定部を有することを特徴とした情報転送装置。
請求項１又は３のいずれかにおいて、
該共通部が、該監視制御情報の処理を行うCPUと、該CPUが各チャネル部にライトアクセスするタイミング毎に、該CPUのシステムバス上の該監視制御情報であるアドレス及びデータをパケットデータ化するパケット生成部と、該パケットデータを、該TDMフレームの一周期で送信可能なパケットデータ量毎に区切って蓄積するパケットバッファと、を有し、
自局の該多重化部が、該パケットバッファに蓄積したパケットデータを該TDMフレームの所定のスロットに多重化し、
各チャネル部が、受信した該パケットデータに基づいて該CPUの擬似CPUバスを生成するCPUバス生成部を有することを特徴とした情報転送装置。
請求項６において、
該パケット生成部が、該パケットバッファに該蓄積されたパケットデータ量を監視し、該蓄積されたパケットデータ量が予め設定された又は変更可能な少なくとも１つのパケット書込閾値に到達したとき、該CPUが各チャネル部にライトアクセスすることに対するアクノリッジ信号の返送時間を遅くすることを特徴とした情報転送装置。
請求項６において、
該共通部が、該パケットバッファに蓄積されたパケットデータに誤り検出データを付加するパケット読出制御部を有し、各チャネル部からの該パケットデータの再送要求信号を受信したとき、直前のTDMフレームのパケットデータを、予め決められた最大再送回数以内で再送し、
各チャネル部が、該誤り検出データに基づいて受信した該パケットデータに誤りを検出したとき、該再送要求信号を該TDMAフレームの予め決められたタイムスロットに送出することを特徴とした情報転送装置。
請求項１又は３において、
該共通部が、該監視制御情報の処理を行うCPU及びCPU読出インタフェースメモリを有し、
各チャネル部が、該CPUの擬似CPUバスを生成するCPUバス生成部と、該擬似CPUバスの読出アドレスを生成するアドレス生成部と、該監視制御情報である該読出アドレス及び該読出アドレスでアクセスされた読出データを記憶するデータバッファと、を有し、自局の該多重化部が、該データバッファに記憶された該読出アドレス及び該読出データを多重化し、
該共通部の分離部が該読出アドレス及び該データを分離し、該CPU読出インタフェースメモリが該読出アドレスを書込アドレスとして該データを記憶し、該CPUが該インタフェースメモリの該データを読み込むことを特徴とした情報転送装置。
請求項１又は３において、
該共通部において、該監視制御情報の処理を行う CPU 及び CPU 読出インタフェースメモリを有し、
該多重化部が、TDMフレーム番号を含む複数の該TDMフレームで構成したTDMマルチフレームを送出し、
各チャネル部が、該 CPU の擬似 CPU バスを生成する CPU バス生成部と、該擬似 CPU バスの読出アドレスを生成するアドレス生成部と、該監視制御情報である該読出アドレス及び該読出アドレスでアクセスされた読出データを記憶するデータバッファと、を有し、該分離部が該TDMマルチフレームに対して同期を確立して該TDMフレーム番号を分離し、該多重化部が、該読出アドレスに対応した該TDMフレーム番号及びタイムスロット位置に該読出データを多重化し、
該共通部の該分離部が、該TDMAフレームから該読出データを分離し、該CPU読出インタフェースメモリに対して、該読出データが挿入された該TDMAフレームに対応する該TDMフレーム番号及びスロット位置に対応するアドレスに該読出データを記憶することを特徴とした情報転送装置。
請求項９又は１０において、
各チャネル部が、自局の該読出データに対する誤り検出データを付加する演算部を有し、
該共通部が、該誤り検出データに基づいて該読出データの誤りを検出するデータ誤検出部を有し、誤りを検出したとき該CPU読出インタフェースメモリが該読出データを破棄するとともに該読出データを前の状態に保持することを特徴とした情報転送装置。
請求項１１において、
該誤りが検出された読出データが各チャネル部の固定的な情報であるとき、誤りが検出されたことを示す固定値を強制的に該インタフェースメモリに書き込み、その他の情報のとき、該受信データを破棄するとともに該受信データを前の状態に保持することを特徴とした情報転送装置。
請求項１において、
該監視制御情報が、チャネル部のTDMAフレームへの送信状態情報、共通部の各チャネル部に対する制御状態情報、チャネル部の回線切替制御情報、及びシステムクロック制御関連情報のうちの少なくともいずれかを含むことを特徴とした情報転送装置。