JP5350293B2 - ネットワークシステム - Google Patents

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Description

本発明は、通信網においてVC(Virtual Container)パスにおけるビット誤りを監視し、かつ運用系伝送路から非運用系伝送路に切替えるVCパス切替え方法とその装置に関する。
従来から、通信の世界では信頼性保証のために、運用系伝送路と非運用系伝送路を配置し、障害発生時に非運用系伝送路に切替えることで通信断を防ぐ冗長構成が用いられてきた。
非運用系伝送路への切替えの際には、伝送データの欠落・ビット誤りを発生させることのない無瞬断切替え方法が提案されている。
SDH/SONET (Synchronous Digital Hierarchy/Synchronous Optical Network)（例えば非特許文献１、非特許文献２）で規定されたVCパスにおいては、伝送路のビット誤り監視方法としてBIP-8(Bit Interleaved Parity-8)が定義されており、このBIP-8演算を用いた無瞬断切替え方法が提案、実用化されている。
VCパスにはPOH(Path Overhead)が付与されており、POHのB3バイトにBIP-8演算結果が格納されている
SDH/SONETのSTM-N/OC-3Nフレームフォーマットを図1に示す。SDH/SONETのSTM-N/0C-3Nへの多重化は、VCと呼ばれる規格化された多重化単位を用いられておりVC-3/VC-4が規定されている。VCには低速情報が多重化されている。 VC-3フレームフォーマットを図2に示す。
VC-4フレームフォーマットを図3に示す。
以下、BIP-8の演算方法を説明する。
BIP-8では、監視データを先頭からビット順に1から8と繰り返し番号分けし、同じ番号同士のビット情報(このビット情報をレールと呼ぶ)に対して、偶数パリティチェックを行う。
送信側では、VCパス全ビットに対して偶数パリティチェックを行い、その結果を次に送信するVCパスのB3バイトに格納する。
受信側では、受信したVCパス全ビットに対して偶数パリティチェックを行い、次に受信したVCパスのB3バイトに格納された値と比較照合することでVCパスのビット誤り有無を監視するものである。
演算結果は次のVCパスに格納されており、この方法は非特許文献１、非特許文献２にて規定されている。
ITU-T G.707 Synchronous Digital Hierarchy (SDH) Synchronous Optical Network (SONET) Transport Systems: CommonGeneric Criteria (A Module of TSGR, FR-440) Telcordia Technologies GR-253-CORE Issue 3 September 2000
上記背景技術で説明したように、VCパスにおいては従来のSDH/SONETで規定されたB3バイト、すなわちBIP-8演算によるビット誤り検出方式では偶数パリティチェックを用いている。偶数パリティチェックの性質上、同一レールに偶数ビットの誤りが発生した場合、ビット誤りを検出できない。このため、ビット誤りの検出に基づく運用系から非運用系への切替えのトリガーがかからず、無瞬断切替えが成立しない。
よって、運用系から非運用系への切替えでは、従来のBIP-8演算では検出できないビットエラーを確実に検出し、VCパスの無瞬断切替えを行うことが課題となる。
本発明によるネットワークシステムは、一例として、第１端末と、第２端末と、前記第１端末と通信する第１通信制御装置と、前記第２端末と通信する第２通信制御装置と、前記第１通信制御装置と前記第２通信制御装置との間に並列に設置される、第１のネットワーク及び第２のネットワークとを備えるネットワークシステムであって、前記第１通信制御装置は、第１ＳＤＨ信号を前記第１端末から受信する第１受信処理部と、前記１ＳＤＨ信号の一部について、エラーを含むか否かを検出するエラー検出演算を行う第１演算部と、前記エラー検出演算の結果情報の少なくとも一部を含むパケット化データを生成するパケット化処理部とを有し、前記第２通信制御装置は、前記第１のネットワークからの前記パケット化データをデパケット化データとするデパケット化処理部と、前記デパケット化データの一部、及び前記デパケット化処理部が次に処理するデパケット化データの一部について、エラーを含むか否かを検出するエラー検出演算を行う第２演算部と、前記エラー検出演算によりエラーを検出する場合に、前記第１のネットワークと前記第２のネットワークとについて、運用系と非運用系の制御を切り替える切替部とを有する。ここで、前記第１演算部及び前記第２演算部は、前記エラー検出演算として、第1演算と、前記第1演算とは異なる演算方法である第２演算とを行い、前記切替部は、前記第２演算によりエラーを検出する場合に、前記第１のネットワークと前記第２のネットワークとについて、運用系と非運用系の制御を切り替えてもよい。また、前記第1演算はＢＩＰ８演算であり、前記第２演算はＣＲＣ演算であってもよい。
本発明によるネットワークシステムは、他の例として、第１端末と、第２端末と、前記第１端末と通信する第１通信制御装置と、前記第２端末と通信する第２通信制御装置と、前記第１通信制御装置と前記第２通信制御装置との間に並列に設置される、第１のネットワーク及び第２のネットワークとを備えるネットワークシステムであって、前記第１通信制御装置は、第１ＳＤＨ信号を前記第１端末から受信する第１受信処理部と、前記第１ＳＤＨ信号の一部について、ＢＩＰ８演算を行う第１ＢＩＰ８演算部と、前記第１ＳＤＨ信号の一部について、ＣＲＣ演算を行う第１ＣＲＣ演算部と、前記第１ＳＤＨ信号の一部と前記ＣＲＣ演算の結果情報の少なくとも一部とを含むパケット化データを生成するパケット化処理部とを有し、前記第２通信制御装置は、前記第１のネットワークからの前記パケット化データをデパケット化データとするデパケット化処理部と、前記デパケット化データの一部について、ＢＩＰ８演算を行う第２ＢＩＰ８演算部と、前記デパケット化データの一部、及び前記デパケット化処理部が次に処理するデパケット化データの一部について、ＣＲＣ演算を行う第２ＣＲＣ演算部と、前記ＣＲＣ演算によりエラーを検出する場合に、前記第１のネットワークと前記第２のネットワークとについて、運用系と非運用系の制御を切り替える切替部とを有する。ここで、前記パケット化処理部は、前記第ＢＩＰ８演算結果情報と、前記ＣＲＣ演算の結果情報とを、前記パケット化データの異なるフィールドに各々挿入してもよい。
本発明によれば、従来のBIP-8演算では検出できないビットエラーを確実に検出し、VCパスを予備系伝送路に切替えることのできる装置を提供できる。
STM-N/OC-3Nフレームフォーマットを示す説明図。 VC-3フレームフォーマットを示す説明図。 VC-4フレームフォーマットを示す説明図。 STM-1におけるVC-3へのCRC-32演算付与を示す説明図。 STM-1におけるVC4へのCRC-32演算付与を示す説明図。 VCデータにCRC-32演算を付与する送信装置の例を示す説明図。 VCデータに付与されたCRC-32演算をもとに無瞬断切替えをする受信装置の例を示す説明図。 送信装置と受信装置を適用したMPLSネットワーク網での冗長構成の例を示す説明図。 CRC-32演算結果を付与されたVC-3のMPLSパケット化を示す説明図。 MPLSパケットのIWFヘッダフォーマットを示す説明図。 MPLSパケットのIWFヘッダ内容を示す説明図。 CRC-32演算結果を付与されたVC-4のMPLSパケット化を示す説明図。
以下では、本発明に関する代表的な実施形態について図面を用いて説明する。
まず、本実施形態では、VCパスに対してBIP-8演算の他にCRC演算を付与する。ここで、CRC演算とは、Cyclic Redundancy Check巡回冗長検査である。任意長のデータストリームを入力とし、例えば32ビット整数などの固定サイズの値を出力する関数の一種であり、連続する誤りを検出するための誤り検出符号の演算である。CRC演算としては、CRC-16演算やCRC-32演算等がある。本実施形態では、より精度の高いCRC-32演算を用いた例を説明する。 図4にSTM-1（synchronous transport module、SDHの多重単位である同期転送モジュール）におけるVC3にCRC演算領域を加えたフレームフォーマットを示す。STM-1にはVC-3が3個マッピングされており、VC-3ごとにポインタ部分(H1,H2,H3)を含めてパケット化することから、row1とrow7に3byte追加する。この追加バイトにCRC-32演算結果の挿入領域4バイト(C1〜C4)を割り当てる。
送信側では、H3バイトとVC-3全領域（すなわち、AUポインタ部のスタッフバイトとペイロード部）に対してCRC-32演算を行い、演算結果を次に送信するVC-3のCRC-32演算結果格納領域であるC1〜C4に挿入する。H3バイトはVC-3データの送受信の位相差吸収に用いられるスタッフバイトであり、VC-3データが格納されるためCRC-32演算領域に含めるものとする。
受信側では、受信したH3バイトとVC-3全領域（すなわち、AUポインタ部のスタッフバイト一部とペイロード部）に対してCRC-32演算を行い、受信したVC-3についてのCRC-32演算結果であるC1〜C4と比較することでビット誤り有無の判定を行う。H3バイトはVC-3データの送受信の位相差吸収に用いられるスタッフバイトであり、VC-3データが格納されるためCRC-32演算領域に含めるものとする。
CRC-32演算結果は次のVC-3に格納しており、これは非特許文献１、非特許文献２にて規定されているBIP-8演算と同じ方法としている。
図5にSTM-1におけるVC-4にCRC演算領域を加えたフレームフォーマットを示す。ポインタ部分(H1,H2,H3)を含めてパケット化することから、row1とrow7に9byte追加する。この追加バイトにCRC-32演算結果の挿入領域4バイト(C1〜C4)を割り当てる。
送信側では、H3バイトとVC-4全領域（すなわち、AUポインタ部のスタッフバイトとペイロード部）に対してCRC-32演算を行い、演算結果を次に送信するVC-4のCRC-32演算結果格納領域であるC1〜C4に挿入する。
受信側では、受信したH3バイトとVC-4全領域（すなわち、AUポインタ部のスタッフバイトとペイロード部）に対してCRC-32演算を行い、次に受信したVC-4についてのCRC-32演算結果であるC1〜C4と比較することでビット誤り有無の判定を行う。CRC-32演算結果は次のVC-4に格納しており、これは非特許文献１、非特許文献２にて規定されているBIP-8演算と同じ方法としている。
図6に送信装置(10)を示す。以下に各処理部の動作を説明する。
STM-N/OC-3N受信データをSOH受信処理部(10-1)にて、同期確立しSOH終端処理、警報検出を行う。
AUポインタ受信処理部(10-2)にて、AUポインタの終端と送信AUポインタの付与を行う。
POH受信処理部(10-3)にてPOH終端処理を行う。ここで、POH終端処理を終えた受信VCデータにデータ情報がエラーを含むか否かを検出する第１のエラー検出演算を行う。具体的にはBIP-8演算を行う。次に受信するVCデータのB3バイトと比較することで受信VCデータのビット誤り有無を監視する。
一方で、CRC-32演算部(10-4)にて、ペイロードのデータ情報がエラーを含むか否かを検出する第２のエラー検出演算を行う。具体的には、H3バイトとVCデータ全領域（すなわち、AUポインタ部のスタッフバイトとペイロード部）に対してCRC-32演算を実施し、演算結果を次に受信するVCデータのC1〜C4バイトと比較する。
ここで、具体的なネットワーク構成として、MPLS(Multi Protocol Label Switching)ネットワーク網への適用する後述の例の場合には、第２のエラー検出演算の結果情報をパケット化データのパケット長調整領域となるC1〜C4バイトとして挿入することができる。この場合、第２のエラー検出演算の結果情報によりパケット長を調整する。この場合には、結果として、第１のエラー検出演算の結果情報と、第２のエラー検出演算の結果情報とは、パケット化データの異なるフィールドに各々挿入されることとなる。
受信処理とCRC-32演算付与後のVCデータを、パケット化処理部(10-5)にてヘッダ付与しパケット化（IPパケット化）しパケット化データとする。運用系と非運用系に同じデータを送信することで、ネットワークの冗長構成をする。
図7に受信装置(20)を示す。
受信装置(20)では運用系から非運用系への無瞬断切替えを行う。運用系受信データと非運用系受信データを一旦メモリへ格納し、運用系と非運用系の位相差を揃えてメモリから読み出すことで無瞬断切替えを実現している。運用系受信データにビット誤りがあれば非運用系にセレクタを切り替える構成である。
以下、各処理部での動作を説明する。
デパケット化処理部(20-1)(20-12)にて、受信データを終端しVCデータへ変換(受信パケットからVCデータの再構築)する。
AUポインタ終端処理部(20-2)(20-13)にて、AUポインタの終端を行う。
POH終端処理部(20-2)(20-13)にて、J1バイトの64マルチフレーム同期を行い、受信VCデータはデータ格納メモリ(20-3)(20-14)に、受信J1マルチフレーム位相で書き込む。POH終端処理部では、POH終端処理を終えた受信VCデータにデータ情報がエラーを含むか否かを検出する第１のエラー検出演算を行う。具体的にはBIP-8演算を行い次に受信するVCデータのB3バイトと比較することでビット誤り有無を検出する。
CRC-32演算部(20-5)(20-10)にて、ペイロードのデータ情報がエラーを含むか否かを検出する第２のエラー検出演算を行う。具体的には、受信H3バイトとVCデータ全領域（すなわち、AUポインタ部のスタッフバイト一部とペイロード部）に対してCRC-32演算を行い、次に受信するVCデータのC1〜C4バイト値と比較することで、BIP-8で検出できないビットエラーを検出する。
POH終端処理部(20-2)(20-13)でBIP-8演算にて検出されたビット誤り情報と、CRC-32演算部(20-5)(20-10)で検出されたビット誤り情報は、受信J1マルチフレーム位相で警報格納メモリ(20-6)(20-11)に書き込む。
位相差判定部(20-8)にて、運用系と非運用系の受信J1マルチフレー位相から、運用系と非運用系の位相差を判定し送信位相を確定する。確定した送信位相に従い、J1マルチフレーム位相と送信ポインタを生成する。
確定した送信位相でデータ格納メモリ(20-3)(20-14)からVCデータを読み出すことで、運用系/非運用系の位相差を吸収する。
また、確定した送信位相で警報格納メモリ(20-6)(20-11)から読み出すことで、運用系/非運用系の検出警報の位相差を吸収し、系切替え要因を生成してセレクタ制御部(20-7)に通知する。
ここで、データ格納メモリ(20-3)(20-14)は、受信VCデータを格納することにより、連続する次のVCデータのエラー検出演算で可能となるビット誤り検出について、検出時間を吸収することができる。すなわち、連続する２つの受信データを比較するための時間を吸収する機能を有する。そして、連続する次のVCデータのエラー検出演算で可能となるビット誤り検出の結果、運用系受信データにビット誤りを検出したとき、セレクタ制御部(20-7)非運用系にセレクタを切り替える。 セレクタにて選択された運用系データ、もしくは非運用系データはSOH付与部(20-16)にてSOHを付与され、STM-N/OC-3Nデータに再構築する。
上述の送信装置(10)、受信装置(20)を用いた具体的なネットワーク構成として、MPLS(Multi Protocol Label Switching)ネットワーク網への適用を例に説明する。なお、ネットワーク構成は本実施形態に限られるものではなく、既存のVCパス伝送路で構成することも可能である。
図8にMPLSネットワーク網での冗長構成を示す。
MPLSエッジ装置(30-2)が図6送信装置(10)、MPLSエッジ装置(30-6)が図7受信装置(20)に相当する。
Client装置(30-1)からのSDH/SONET信号を、MPLSエッジ装置(30-2)にてVC単位に、BIP-8演算を行い、さらにCRC-32演算を行ってその結果情報を付与した上で、MPLSヘッダを付与し、MPLSパケット化を行う。
MPLSパケット信号は、同じ信号が運用系/非運用系に送信され、MPLSコア装置（中継装置）(30-3)(30-4)(30-5)を通過してMPLSエッジ装置(30-6)に到達する。MPLSエッジ装置(30-6)ではBIP-8演算とCRC-32演算にてビット誤りを監視し、運用系にビット誤りが発生した場合には無瞬断にて非運用系信号に切替えを実施する構成である。
図9にMPLSエッジ装置でのVC-3のMPLSパケット化を示す。図9はSTM-1を例にしている。STM-1にはVC-3が3個マッピングされており、各々のVC-3はCRC-32演算結果格納後に、3row単位で分割、MPLSパケットのデータ領域に格納する。VC-3を3row単位に分割することで、MPLSパケット化の際の遅延を少なくしている。
図9でのMPLSパケットは、ラベルスイッチ用のTLSP(Tunnel Label Switching Protocol)と、TLSPの誤訂正用のHEC( Header Error Control)、SDH/SONETをMPLSパケット化する際に用いるIWFヘッダと、IWFヘッダの誤り訂正用のHECが付与されている。TLSP、TLSPの誤訂正用のHEC、IWFヘッダ、IWFヘッダの誤り訂正用のHECを併せて、ここではMPLSヘッダと呼ぶ。
図10にIWFヘッダフォーマットを示す。
図11にIWFヘッダ内容を示す。IWFヘッダは、3row単位に分割されたVCデータの各々に付与される。分割されたVCデータの各々に、AUポインタについての情報とVCについての情報を格納することで、受信装置でMPLSパケットからVCデータへの再構築が可能となる。ここで、Pointer flag領域に、AUポインタが含まれているか否かを格納する。また、Path size領域に、VCパスサイズを格納し、VC-3かVC-4かを判定する。また、AU#領域には、VC-4時の仮想VC-3番号を格納する。さらに、Sequence number領域に、パケット単位に+1インクリメントするようなシーケンス番号を付与することで、VCデータ再構築の際のMPLSパケットの連続性確認に用いる。
図12にMPLSエッジ装置でのVC-4のMPLSパケット化を示す。図12はSTM-1を例にしている。VC-4は、仮想VC-3ごとに3row単位で分割、MPLSパケットのデータ領域に格納することで、図9でVC-3をMPLSパケット化したものとパケット長を統一している他は、VC-3時と同様の処理である。 VCパス通信網では、障害発生時の無瞬断切替えを期待する場合、BIP-8演算によるビット誤り検出方法のみでは、ビット誤り検出の確実性が担保出来ず、運用系から非運用系の切替えトリガーがかからず修正の確実性が担保できず、無瞬断切替えが成立しない可能性を有する。
本実施形態では、VC単位にCRC-32演算の結果情報を付与することで、ビット誤りを確実に検出しVCパスの無瞬断切替えを行うことができる。これにより、従来のVCパス通信網のみでなく、これからますます普及することが予想されるMPLSネットワーク網において、信頼性の高いネットワーク提供できる。
10・・・送信装置
10-1・・・SOH受信処理部
10-2・・・AUポインタ受信処理部
10-3・・・POH受信処理部
10-4・・・CRC-32演算部
10-5・・・パケット化処理部
20・・・送信装置
20-1・・・デバケット化処理部
20-2・・・AUポインタ/POH終端処理部
20-3・・・データ格納メモリ
20-4・・・AUポインタ付与部
20-5・・・CRC-32演算部
20-6・・・警報格納メモリ
20-7・・・セレクタ制御部
20-8・・・位相差判定部
20-9・・・メモリ読み出し制御部
20-10・・・CRC-32演算部
20-11・・・警報格納メモリ
20-12・・・デパケット化処理部
20-13・・・AUポインタ/POH終端処理部
20-14・・・データ格納メモリ
20-15・・・AUポインタ付与部
20-16・・・SOH付与部
30-1・・・client装置
30-2・・・MPLSエッジ装置
30-3・・・MPLSコア装置
30-4・・・MPLSコア装置
30-5・・・MPLSコア装置
30-6・・・MPLSエッジ装置
30-7・・・client装置

Claims (5)

  1. 第１端末と、第２端末と、前記第１端末と通信する第１通信制御装置と、前記第２端末と通信する第２通信制御装置と、前記第１通信制御装置と前記第２通信制御装置との間に並列に設置される、第１のネットワーク及び第２のネットワークとを備えるネットワークシステムであって、
    前記第１通信制御装置は、
    第１ＳＤＨ信号を前記第１端末から受信する第１受信処理部と、
    前記第１ＳＤＨ信号の一部について、ＢＩＰ８演算を行う第１ＢＩＰ８演算部と、
    前記第１ＳＤＨ信号の一部について、ＣＲＣ演算を行う第１ＣＲＣ演算部と、
    前記第１ＳＤＨ信号の一部と前記ＣＲＣ演算の結果情報の少なくとも一部とを含むパケット化データを生成するパケット化処理部とを有し、
    前記第２通信制御装置は、
    前記第１のネットワークからの前記パケット化データをデパケット化データとするデパケット化処理部と、
    前記デパケット化データの一部について、ＢＩＰ８演算を行う第２ＢＩＰ８演算部と、
    前記デパケット化データの一部、及び前記デパケット化処理部が次に処理するデパケット化データの一部について、ＣＲＣ演算を行う第２ＣＲＣ演算部と、
    前記ＢＩＰ８演算或いは前記ＣＲＣ演算によりエラーを検出した場合に、前記第１のネットワークと前記第２のネットワークとについて、運用系と非運用系の制御を切り替える切替部とを有することを特徴とするネットワークシステム。
  2. 前記パケット化処理部は、前記ＢＩＰ８演算の結果情報と、前記ＣＲＣ演算の結果情報とを、前記パケット化データの異なるフィールドに各々挿入することを特徴とする請求項１に記載のネットワークシステム。
  3. 前記パケット化処理部は、前記第１ＳＤＨ信号の一部を分割し、分割した信号にヘッダを付与して前記パケット化データを生成することを特徴とする請求項１に記載のネットワークシステム。
  4. 前記デパケット化処理部は、前記第１のネットワーク及び前記第２のネットワークの各々からの複数の前記パケット化データを再構成してデパケット化データとすることを特徴とする請求項３に記載のネットワークシステム。
  5. 前記パケット化処理部は、前記ＣＲＣ演算の結果情報の少なくとも一部を用いてパケット長を調整して、前記パケット化データを生成することを特徴とする請求項３に記載のネットワークシステム。
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