JP3916679B2 - 回復クロック信号のジッタの測定装置及び方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、通信システムから受信した入力データビットストリームからの回復クロック信号（通信システムから受信した入力データビットストリームとの同期をとるために回復されたクロック信号のこと。以下、同様）の抽出に関し、より詳しくは、回復したクロック信号のジッタを測定するための装置及び方法に関する。
【０００２】
【従来の技術】
クロック同期装置は、通信システムから受信した入力データビットストリームから、回復したクロック信号を発生する装置である。回復したクロック信号は典型的には、「検出試行及び予測（look-and-predict）」技術として知られるプロセスにより生成されるものであり、これは入力データビットストリームから長期のタイミング統計の組を生成し、次いでこのタイミング統計に基づいて、回復クロック信号を発生するものである。理想的には、回復クロック信号は入力データビットストリームと回復クロック信号との間に、密接な位相の合致が存在するように発生される。
【０００３】
「密接な位相の合致」という用語は、入力データビットストリームの各々のビットセル内における検出位置を画定するものであり、これは信号アイ（signal eye）の中央として知られており、回復クロック信号の能動エッジはそこに位置しなければならない。検出位置から離れるような回復クロック信号の望ましくない位相シフトの量は、回復クロック信号のジッタとして定義される。ジッタは、長期間にわたって測定されるものであるが、定義によれば統計的な測定値である。
【０００４】
上記した如き「検出試行及び予測」技術は、入力ビットストリームの瞬間的なタイミングと長期のタイミング統計との間の差に起因して、回復クロック信号にジッタを導入しうる。ジッタは記号検出誤差を増大し、またその結果として伝送誤差を増大するから、クロックのジッタは有害なものである。従って、デジタル通信システムの動作を正確に予測するためには、回復クロック信号のジッタを測定する必要がある。
【０００５】
従来、ジッタはデジタルオシロスコープ又はビット誤り率テスタ（BERT）の何れかを用いて測定されている。デジタルオシロスコープは、ジッタを測定するための、迅速で対話型の方法を提供する。しかしながら、それが実際のジッタの量を過小評価する場合もしばしばある。他方、BERTは時間のかかる、非対話型の方法であるが、非常に正確なジッタ限度の測定値をもたらす。
【０００６】
これらの方法は何れも、クロックタイミング情報の抽出が可能となるようにするために、回復クロック信号に対するアクセスを必要とする。デジタルオシロスコープの場合には、回復クロックのエッジは時間変位イメージベクトルへと変換される。これらのイメージベクトルの累積により、オシロスコープのスクリーン上に、ジッタの値の統計的表示がもたらされる。
【０００７】
しかしながらこの統計的表示は、回復クロック信号のジッタの実際のピークピーク値を示すとは限らない。なぜならデジタルオシロスコープは、回復クロック信号の軌跡を辿るものであり、各々の軌跡の後に非常に長い処理時間を必要とするからである。この処理期間の間、クロックジッタの読み取りは無視され、表示されることがない。
【０００８】
BERTの場合には、回復クロックのエッジは２進エラーカウントへと変換される。即ちエラー及び非エラーだけが記録される。その結果、定量された時間値は含まれないことになるので、完全なジッタ分布チャートを得るためには、ユーザは繰り返してテストを実行しなければならない。
【０００９】
従って、高速で、対話型であり、また正確なジッタ測定をもたらすと共に、ジッタ測定値を抽出するために必要とされる外的なテストシステムを最小限とする、ジッタ測定用の装置及び方法に対するニーズが存在している。
【００１０】
【発明が解決しようとする課題】
Fiber Distributed Data Interface （FDDI）ネットワークに用いられるクロック同期装置についてのジッタ条件は、「FDDI物理層媒体依存（PMD）ドキュメント」についての米国規格Draft Proposedの「System Jitter Allocation Budget for Guaranteed Interconnections」セクション、X3T9.5/84-48、1988年５月20日に特定されている。
【００１１】
FDDIネットワークは、伝送媒体として光ファイバを用いて、コンピュータ及び周辺装置の間に高帯域幅の相互接続をもたらす。記号は同期して、125メガ記号／秒の速度で伝送される。変調方式はNon-Return-to-Zero Inverted（NRZI）であり、公称記号周期は８nSec（ナノ秒）である。
【００１２】
FDDI光学記号ストリームを電気信号に変換するために、光学受信機が用いられる。変換の後、クロック同期装置からのタイミング情報を受信する検出回路により、記号情報が検出される。上述したように、クロック同期装置は記号のタイミング履歴に基づいて回復クロック信号を生成し、これが検出回路へとフィードバックされる。
【００１３】
伝送経路に沿って欠陥（光学的なものから電気的なものへの変換を含めて）が導入されなかった場合には、８nSecの最大「信号アイ開口」が、クロック同期装置及び記号検出器の入力において予測される。しかしながら伝送に際しては、入力信号の質に影響する多くの種類の欠陥及び干渉がある。このような理由から、FDDI規格委員会はFDDI光学受信機の開発を導くためのジッタバジェット（budget）を提供しており、より良好な装置の相互運用性が達成され得るようにしている。
【００１４】
このバジェットの推奨するところは、全てのFDDI局が、FDDIの提示する規格に合致するどのような条件の下でも、2.5×10-10のビット誤り率を越えてはならないという要請に基づくものである。ジッタバジェットから要約した概要は次の如くである。
【００１５】
ａ．クロック同期装置の入力における信号は、以下の型式の欠陥を含むことができる。
−デューティサイクルの歪み（ＤＣＤ）
−データ依存性ジッタ（ＤＤＪ）
−ランダムジッタ（ＲＪ）
これらの欠陥の全ての組み合わせは、ピークピークで5.9nSecを越えてはならない。このことは換言すれば、クロック同期装置及び記号検出器の入力において測定される最小限の「アイ開口」が2.1nSecであるということになる。
【００１６】
ｂ．指定されたビット誤り率（2.5×10-10）を達成するためには、回復クロック信号のジッタは、ピークピークで3.3nSec未満に維持されるべきである。この値（3.3nSec）が2.1nSecの「信号アイ開口」を越えることができる理由は、２つのジッタ値（クロック同期装置から発生されるジッタ、及び同期装置の入力で測定されるジッタ値）の幾つかの成分は、相関していないと考えられるからである（即ち８nSecという公称記号周期からの合計のバジェットは成分ベクトルへと分割され、相関していないベクトルはベクトル的に合計され、全ての量の代数和が８nSecである）。
【００１７】
良好に設計されたFDDIクロック同期装置については、回復クロック信号のジッタはピークピークで0.5から1.5nSec程度である。残りの余裕（3.3-1.5nSec）は、統計的同期誤差（SAE）及びその他の欠陥のために取って置かれる。従ってFDDI仕様に従って信頼できるジッタ測定値を得るためには、100pSec（ピコ秒）又はそれ以上の位相解像度をもたらす、ジッタ測定用の装置及び方法に対するニーズがある。
【００１８】
【課題を解決するための手段】
本発明によれば、回復クロック信号のジッタを測定するためのジッタ抽出回路が開示される。
【００１９】
このジッタ抽出回路は、クロック同期装置からの回復クロック出力を必要としない。代わりに、ジッタ抽出回路はクロック同期装置からのデジタル位相データワードの連続ストリームを取る。位相データワードのこのストリームは、回復クロック信号の位相変動情報（ジッタ）を含んでいる。ジッタ抽出回路は位相データワードのストリームを、デジタル信号処理技術によって、ジッタデータワードへと変換する。このジッタデータワードは次いで、低コストのテスト装置（パーソナルコンピュータの如き）によって迅速且つ正確に解釈されることができ、ジッタ統計が生成される。ジッタ抽出回路は位相データワードを連続的に変換し、それによって不必要な処理時間を排除する。加えて、ジッタ抽出回路は及びクロック同期装置は、同じシリコンチップ上に集積することができる。
【００２０】
ジッタ抽出回路は巡回位相微分器を含み、これは外部で発生された位相データワードを微分して、微分位相データワードを生成する。この巡回位相微分器は、例えば位相遅延回路と位相減算器を用いて形成することができる。
【００２１】
位相遅延回路は現在の位相データワードを受信し、この位相データワードの受信に応じて、前に受信した位相データワードを発生する。位相減算器は現在の位相データワードと前に受信した位相データワードの両方を受信し、現在の位相データワードから前に受信した位相データワードを減算して、微分位相データワードを生成する。
【００２２】
ジッタ抽出回路はさらに、デルタ周波数成分を予測し、微分位相データワードから除去して、フィルタされたデータワードを生成する制御ループを含む。この制御ループは、例えば速度減算器と速度積分器によって形成することができる。
【００２３】
速度減算器は、微分位相データワードと予測デルタ周波数データワードの両方を受信し、予測デルタ周波数データワードを微分位相データワードから減算して、フィルタデータワードを生成する。速度積分器はフィルタデータワードを受信し、このフィルタデータワードを積分して、予測デルタ周波数データワードを生成する。予測デルタ周波数データワードは、デルタ周波数成分の予測値を表す。
【００２４】
ジッタ抽出回路はまた、フィルタデータワードを積分してジッタデータワードを生成するジッタ積分器を含む（すなわち、ジッタデータワードは、フィルタデータワードを積分することによって生成されるデータ信号である）。回復クロック信号のジッタは、ジッタデータワードの統計から求められる。
【００２５】
以下に、本発明による回復クロック信号のジッタを測定するためのジッタ抽出回路、及びその方法をその態様別に項分けして列挙する。
１．通信システムからの入力データ信号から回復される回復クロック信号のジッタ成分を測定するためのジッタ抽出回路であって、以下の構成を具備するジッタ抽出回路。
前記入力データ信号と前記回復クロック信号との間の位相差を表し、かつ、前記入力データ信号と前記回復クロック信号との間の周波数変動成分、及び、前記回復クロック信号のジッタ成分を含む位相データワードを受信し、前記周波数変動成分を微分した信号である低周波の微分デルタ周波数成分と前記ジッタ成分を微分した信号である高周波の微分ジッタ成分とを含む微分位相データワードを生成する巡回位相微分器であって、
前記位相データワードは、前記位相差に相当する、予め設定された一定の時間周期の個数をカウント値として所定のビット数で表したものであり、前記位相データワードが前記回復クロック信号の１周期分に相当するカウント値を超える毎に、前記１周期分に相当するカウント値をゼロに戻して、その超えた分に相当するカウント値を位相データワードとし、
所与の時刻に受信した位相データワードと前記所与の時刻から所定のサンプリング周期後の時刻に受信した位相データワード間で減算を行って微分位相データワードを生成する、巡回位相微分器と、
前記微分位相データワードを受信して、前記微分デルタ周波数成分を除去し、前記微分ジッタ成分を出力するフィルタ手段と、
前記フィルタ手段から出力された前記微分ジッタ成分を積分して前記ジッタ成分を生成するジッタ積分器。
２．前記巡回位相微分器が位相遅延回路と位相減算器を備え、前記位相遅延回路の出力は前記位相減算器の一方の入力に接続され、前記位相遅延回路の入力と前記位相減算器の他方の入力は共に接続されて、前記位相データワードを所定のサンプリング周期で受信するように構成されており、前記位相遅延回路は、受信した位相データワードを前記所定のサンプリング周期だけ遅延させ、前記位相減算器は、前記一方の入力において受信した前記遅延された位相データワードと、前記他方の入力において受信した位相データワード間で減算を行うように構成される、上項１のジッタ抽出回路。
３．前記フィルタ手段が速度減算器と速度積分器を備え、前記速度減算器の一方の入力において前記微分位相データワードを受信し、前記速度減算器の出力は前記速度積分器の入力に接続されるとともに前記フィルタ手段の出力をなし、前記速度積分器の出力が前記速度減算器の他方の入力に接続されるように構成され、
前記速度減算器は、前記一方の入力で受信した前記微分位相データワードと前記他方の入力で受信した前記速度積分器の出力信号との間で減算を行って、減算結果であるフィルタデータワードを生成するように構成され、
前記速度積分器は、前記フィルタデータワードを積分するように構成され、
前記微分位相データワードを受信する毎に前記速度減算器による前記減算と前記速度積分器による前記積分を繰り返し、これによって、前記速度減算器の出力から、前記フィルタデータワードに含まれる前記微分デルタ周波数成分を除去して、前記速度減算器が前記微分ジッタ成分のみを出力するようにする、上項１または２のジッタ抽出回路。
４．前記フィルタデータワードの値が正の１よりも大きい場合には、そのフィルタデータワードを正の１のシーケンスからなる等価なフィルタデータワードへと変換し、前記シーケンスが正の１と負の１が隣接するシーケンスを含む場合には、前記隣接する正の１と負の１を組み合わせてゼロで表すことが可能な再分配手段をさらに含む、上項３のジッタ抽出回路。
５．前記フィルタデータワードの値が負の１よりも小さい場合には、そのフィルタデータワードを負の１のシーケンスからなる等価なフィルタデータワードへと変換し、前記シーケンスが正の１と負の１が隣接するシーケンスを含む場合には、前記隣接する正の１と負の１を組み合わせてゼロで表すことが可能な再分配手段をさらに含む、上項３または４の ジッタ抽出回路。
６．前記速度積分器による積分が一連のフィルタデータワードの値を合計するものである、上項３乃至５のいずれかのジッタ抽出回路。
７．前記ジッタ積分器が一連のフィルタデータワードの値を合計して前記ジッタ成分を発生する、上項３乃至６のいずれかのジッタ抽出回路。
８．通信システムからの入力データ信号から回復される回復クロック信号のジッタ成分を測定するための方法であって、以下のステップを含む方法。
前記入力データ信号と前記回復クロック信号との間の位相差を表し、かつ、前記入力データ信号と前記回復クロック信号との間の周波数変動成分、及び、前記回復クロック信号のジッタ成分を含む位相データワードを受信し、該位相データワードを微分して、前記周波数変動成分を微分した信号である低周波の微分デルタ周波数成分と前記ジッタ成分を微分した信号である高周波の微分ジッタ成分とを含む微分位相データワードを生成するステップであって、前記位相データワードは、前記位相差に相当する、予め設定された一定の時間周期の個数をカウント値として所定のビット数で表したものであり、前記位相データワードが前記回復クロック信号の１周期分に相当するカウント値を超える毎に、前記１周期分に相当するカウント値をゼロに戻して、その超えた分に相当するカウント値を位相データワードとすることからなる、ステップと、
前記微分位相データワード中の前記微分デルタ周波数成分を除去して、前記微分ジッタ成分を出力するステップと、
前記出力された微分ジッタ成分を積分して前記ジッタ成分を生成するステップ。
９．微分位相データワードを生成する前記ステップにおける位相データワードの前記微分が、現在の位相データワードを所定のサンプリング周期だけ遅延させて、遅延された位相データワードを生成し、前記現在の位相データワードと前記遅延された位相データワード間で減算を行うことである、上項８の方法。
尚、本発明の特徴及び利点のより良好な理解は、本発明の原理が用いられている例示的な実施例を記載した、以下の詳細な説明及び添付図面を参照することによって得られる。
【００２６】
【実施例】
図１は、入力位相信号Psについて動作している本発明のジッタ抽出回路10の概念的な表示を示している。
【００２７】
図１に示されているように、ジッタ抽出回路10は入力位相信号Psを微分δし、微分位相信号Dsを生成する。この入力位相信号Psは、回復クロック信号（図１には示していない）と入力データビットストリーム（図１には示していない）との間の位相差を表すものであり、可変ジッタ成分θ［ジッタ］と、比較的線形のデルタ周波数成分θ［デルタ 周波数］の両者を含んでいる。ジッタ成分θ［ジッタ］は、回復クロック信号のジッタを表す。以下で詳細に説明するように、デルタ周波数成分θ［デルタ 周波数］は、回復クロック信号と入力データビットストリームとの間での、望ましくない周波数変動を表している。
【００２８】
ジッタ抽出回路10は、ジッタ成分θ［ジッタ］及びデルタ周波数成分θ［デルタ 周波数］の両者を時間に関して微分し、微分位相信号Dsの微分ジッタ成分ω［ジッタ］及び微分デルタ周波数成分ω［デルタ 周波数］の両者を生成する。位相信号Psのデルタ周波数成分θ［デルタ 周波数］は比較的線形であり、また線形関数の数学的微分は定数であるから、微分位相信号Dsの微分デルタ周波数成分ω［デルタ 周波数］は定数であると仮定することができる。
【００２９】
図１に示すように、定数である微分デルタ周波数成分ω［デルタ 周波数］は次いで、微分位相信号Dsから高域フィルタ12により濾波されて、フィルタ位相信号Fsが生成される。次いでジッタ信号Jsが、微分デルタ周波数成分ω［デルタ 周波数］が除去された後は基本的に微分ジッタ成分ω［ジッタ］を表しているフィルタ位相信号Fsを積分∫することによって得られる。回復クロック信号のジッタは次いで、ジッタ信号Jsの統計によって求めることができる。
【００３０】
本発明の好ましい実施例においては、位相信号Psは以下の米国特許出願に記載された如きクロック同期装置によって発生される。すなわち、「超高周波クロック／データ回復回路用位相検波器」と題する第730,228号、「位相誤差プロセッサ」と題する第731,138号、「デジタルシリアルループフィルタ」と題する第729,973号、「超高周波PLL用デジタル符号化位相−周波数変換器」と題する第681,095号、及び「超高周波PLL用周波数制御発振器」と題する第703,404号である。これらの開示内容は、ここで番号を参照することにより、本明細書中に取り入れるものとする。
【００３１】
上記に参照したクロック同期装置により発生される位相信号Psは、250MHzの基準クロック信号と入力データビットストリームとの間の位相差を表すものであり、15.625メガワード／秒の速度でもって、７ビットのディジタルデータ信号として発生される（以下では、このディジタルデータ信号を位相データワードと記載する）。250MHzの基準クロック信号の周期は96の増分位相位置又はカウントへと分割され、これらは位相データワードにより表される。従って、位相データワードはカウント値を表し、各カウントは41.7ピコ秒の位相差を表す（250MHzの基準クロック信号の４ナノ秒の周期を96カウントで割ると41.7ピコ秒となる）。
【００３２】
250MHzの基準クロック信号の位相は巡回している（360°と０°が相互に一致している）から、位相データワードにより表された96のカウント値もまた巡回している（96と０は同じ位相位置を表す）。例えば、カウント値が４である前に受信した位相データワードが、カウント値が５である現在の位相データワードから減算された場合、結果は１である。同様に、カウント値が95である前に受信した位相データワードが、カウント値が０である現在の位相データワードから減算された場合、結果はやはり１である。
【００３３】
250MHzの基準クロック信号は、上記に参照したクロック同期装置により２分割されて、Fiber Distributed Data Interface（FDDI）仕様に従って、125MHzの回復クロック信号を発生する。上述したように、FDDIプロトコルは、125メガ記号／秒の速度で記号を同期伝送することを指定している。
【００３４】
上述したように、250MHzの基準クロック信号の各周期は96カウントで分割され、41.7ピコ秒の位相解像度が生成される。250MHzの基準クロック信号の倍の周期を有する125MHzの回復クロック信号のジッタを、等しい位相解像度で測定するために、倍の、即ち192カウントが必要とされる。本発明の好ましい実施例においては、125MHzの信号の１周期を表すために96カウントを２回用いることによって192カウントが得られている。
【００３５】
どの瞬間においても、125MHzの回復クロック信号と入力データビットストリームとの間の増分位相オフセットを見い出すために、位相データワードを用いることができる。例えば、前の位相データワードが４カウント値を有し、現在の位相データワードが５カウント値を有する場合には、125MHzの回復クロック信号と入力データビットストリームとの間には、41.7ピコ秒（41.7×(5-4)）の増分位相オフセットがある。
【００３６】
回復クロック信号の周波数が入力データビットストリームの周波数に同期している場合には、位相データワードを直接に用いて回復クロック信号のジッタを求めることができる。従って上記の例では、１カウント差はその周期の間における41.7ピコ秒のジッタとして直接に解釈することができる。次いで、長期間にわたってのカウント値の累積を用いて、回復クロック信号のジッタを統計的に求めることができる。
【００３７】
しかしながら、実際上はこのようなことが生ずるのは稀である。なぜなら入力データビットストリームと回復クロック信号との間には、通信システムの非同期的性質に基づき、常に周波数差がつきまとうからである。入力データビットストリームと回復クロック信号との間の周波数差は、入力データビットストリームに関して回復クロック信号の位相を連続的に変化させる。この連続的位相変化は、後続の各位相データワードのカウント値の連続的な変化を生じさせる。
【００３８】
例えば、引き続き上記の例で考察してみると、周波数差は単独では、第２の位相データワードがカウント値５を有するようにし（位相データワードは15.625MHzの割合で更新される）、第３の位相データワードがカウント値６を有するようにしうる。系内にノイズがなければ、周波数差の符号により、カウントが増加したか減少したかが定まり、周波数差の大きさにより、増加又は減少の速度が示される。
【００３９】
周波数差はジッタ測定に干渉し、実際の実施に際しては位相データワードを直接に利用することを実行不能なものとする。なぜなら、ジッタ成分を表すことに加えて、各々の位相データワードはまた、周波数の相違に基づいてデルタ周波数成分をも表すからである。幸運にも、周波数差はジッタとは異なり、位相データワードのカウント値を比較的線形なパターンでもって変化させる。これは、回復クロック信号及び入力データストリームの周波数が急激には変化しないという事実に基づくものである。従って上述したように、位相データワードを微分することによって、位相データワードにより表されたデルタ周波数成分は定数へと変形され、これを予測し除去することが可能である。
【００４０】
図２は、回復クロック信号（図２には示していない）のジッタを測定するための、本発明によるジッタ抽出回路10の実施例を示している。図２に示されているように、ジッタ抽出回路10は、位相データワードPdwの各々を微分して微分位相データワードDdwを生成する巡回位相微分器14と、デルタ周波数成分を予測し微分位相データワードDdwの各々から除去してフィルタされた位相データワードFdwを生成する制御ループ16と、フィルタ位相データワードFdwの各々を積分してジッタデータワードJdwを生成するジッタ積分器18とを含んでいる。各々のジッタデータワードJdwは、回復クロック信号の１周期の間における回復クロック信号のジッタを表す。
【００４１】
図３は、本発明による巡回位相微分器14のブロック図を示す。図３に示されているように、巡回位相微分器14は位相遅延回路20を含み、これは現在の位相データワードPdwを前述の基準クロック同期装置から受信し、この受信した位相データワードPdwに応じて、前に受信した位相データワードPRdwを発生する。巡回位相微分器14はまた位相減算器22を含み、これは現在の位相データワードPdwと前に受信した位相データワードPRdwの両者を受信し、前に受信した位相データワードPRdwを受信した位相データワードPdwから減算して、微分位相データワードDdwを生成する。
【００４２】
微分位相データワードDdwは、微分ジッタ成分ω［ジッタ］と微分デルタ周波数成分ω［デルタ 周波数］の両者を含む。微分ジッタ成分ω［ジッタ］及び微分デルタ周波数成分ω［デルタ 周波数］は両方とも、ラジアン／秒で測定した角速度量であり、この場合に各カウントは0.0327ラジアンに等しい。
【００４３】
位相減算器22の減算動作は、位相データワードPdwを数学的に微分する効果を有するものであり、次の式によって表すことができる。
ＣＰＤ(nt)＝ＰＡＰ(nt)〜ＰＡＰ(mt)
式中、ＣＰＤ(nt)は微分された位相データワードDdwを表し、ＰＡＰ(nt)は時間ntにおける位相データワードPdwを表し、ＰＡＰ(mt)は時間mtにおける位相データワードPdwを表し、ｎ及びｍは整数であってｍ＝ｎ−１であり、ｔはサンプリング周期であり（即ち1／15.625MHz）、〜は巡回減算を表している。
【００４４】
前記で参照したクロック同期装置の設計は、各々の位相データワードPdwが前の位相データワードに対して＋／−１カウントだけしか変化しないことを保証する。従って、２ビットのデータワードとして発生される微分位相データワードDdwは、３つの可能な値のみを有することができる。即ち＋／−１及び０である。ジッタ成分θ［ジッタ］及びデルタ周波数成分θ［デルタ 周波数］のような、複素数値を含む位相データワードを表すために、巡回位相微分器14は、15.625MHzの割合で位相データワードをサンプリングする。この15.625MHzというサンプリング速度は、ジッタ成分θ［ジッタ］又はデルタ周波数成分θ［デルタ 周波数］の何れの最大周波数成分（約150KHz）よりも約100倍大きい。
【００４５】
図４は、本発明による制御ループ16のブロック図を示している。図４に示されているように、制御ループ16はデルタ周波数成分を予測し、各々の微分位相データワードDdwから除去するものであり、速度減算器24と速度積分器26を含んでいる。速度減算器24は、微分位相データワードDdwと予測デルタ周波数データワードDFdwの両者を受信し、予測デルタ周波数データワードDFdwを微分位相データワードDdwから減算して、フィルタ位相データワードFdwを生成する。
【００４６】
速度減算器22の減算動作は、デルタ周波数成分を微分データワードDdwからフィルタ除去する効果を有するものであり、数学的には次の式で表すことができる。
ＶＳｕｂ(nt)＝ＣＰＤ(nt)−ＶＩｎｔ(nt)
式中、ＶＳｕｂ(nt)はフィルタデータワードFdwをラジアン／秒で表し、ＣＰＤ(nt)は微分データワードDdwを表し、ＶＩｎｔ(nt)は予測デルタ周波数データワードDFdwを表し、ｎは整数であり、ｔはサンプリング周期（即ち1／15.625MHz）である。
【００４７】
減算の後、フィルタデータワードFdwは実際上は、残っている２つの成分を有する。即ち微分ジッタ成分ω［ジッタ］と、誤差成分ω［誤差］である。誤差成分ω［誤差］は望ましくない成分であって、微分ジッタ成分ω［ジッタ］が後で積分される場合に、ジッタデータワードの読み取り精度に影響する。
【００４８】
誤差成分ω［誤差］は、予測デルタ周波数データワードDFdwが、実際の微分デルタ周波数成分ω［デルタ 周波数］の瞬時値を表さない場合に発生される。基準クロック信号の位相ジッタに基づき、微分デルタ周波数成分ω［デルタ 周波数］に小さな変動が存在する場合には、予測デルタ周波数データワードDFdwが、実際の微分デルタ周波数成分ω［デルタ 周波数］の瞬時値を表すことができない可能性がある。幸運にも、誤差成分ω［誤差］の大きさは通常の場合は100pSec未満であり、基準クロック信号が水晶クロックソースから発生される場合には、さらに低く維持することもできる。一般に、微分ジッタ成分ω［ジッタ］はナノ秒の単位のものであるから、フィルタデータワードFdwの誤差成分ω［誤差］は無視することができる。
【００４９】
前述したように、微分データワードDdwは、＋／−１又は０の何れかを表す２ビットワードにより表される。同様に、予測デルタ周波数データワードDFdwもまた、＋／−１又は０の何れかを表す２ビットワードにより表される。従って、フィルタデータワードFdwは５つの個別の値、即ち＋／−２、＋／−１及び０に限定された３ビットワードにより表すことができる。
【００５０】
フィルタデータワードFdwはさらに、微分位相データワードDdw及び予測デルタ周波数データワードDFdwに用いられるフォーマットと同様の、２ビットのフォーマットへと圧縮することができる。＋／−１及び０を用いているこの２ビットのフォーマットは、系にある他の回路ブロックとインタフェースするについて、コスト効率の良好なものである。
【００５１】
この２ビットフォーマットは、フィルタデータワードFdwの出力シーケンスを再分配することにより発生することができる。「再分配技術」は、「＋２，−１，０，...」によって表され、「＋１，＋１，−１，...」により表される拡張２ビットシーケンスとして再分配することができる３ビットのデータシーケンスとして示すことができる。再分配技術はまた、「＋１，０」シーケンスとして再分配可能な２ビットシーケンス「＋２，−１」として示すこともできる。なぜなら、「＋１，＋１，−１」シーケンスの「＋１」及び「−１」は相互に打ち消し合うからである。
【００５２】
再分配技術は、各々の「−２」インクリメントを２つの「−１」インクリメントに、各々の「＋２」インクリメントを２つの「＋１」インクリメントに変換し、また「＋１」インクリメントを「−１」インクリメントと組み合わせるための、レジスタとロジック回路とからなる単純な回路を必要とする。再分配の後、フィルタデータワードFdwの移動（running）平均値は、フィルタデータワードFdwのダイナミックレンジが微分データワードDdw及び予測デルタ周波数データワードDFdwの両者のピーク値の半分に満たない場合には、変動しないままである。これが可能なのは、フィルタデータワードFdwによって表される微分ジッタ成分ω［ジッタ］及び誤差成分ω［誤差］のダイナミックレンジが、微分データワードDdw及び予測デルタ周波数データワードDFdwのピーク値の僅かなフラクションに過ぎないと考えられるからである。
【００５３】
上述したように、速度減算器24は速度積分器26と相俟って、制御ループを形成する。制御ループは、微分デルタ周波数成分ω［デルタ 周波数］の値を予測することにより、誤差成分ω［誤差］の値を最小限のものとする。制御ループが一旦整定されたならば、誤差成分ω［誤差］はゼロに近い値を持つように強制される。かくして、フィルタデータワードFdwは基本的に、位相データワードの微分ジッタ成分ω［ジッタ］のみを表すことになる。
【００５４】
図１に示すように、速度減算器24及び速度積分器26は１次高域フィルタ12として有効に機能し、低周波のデルタ周波数成分ω［デルタ 周波数］を拒絶する一方で、高周波のジッタ成分ω［ジッタ］を受け入れる。相違はループ信号の次元にあり、これは「ボルト」の代わりに「ラジアン／秒」となっている。
【００５５】
図４にさらに示すように、速度積分器26は微分ジッタ成分ω［ジッタ］と誤差成分ω［誤差］の両者を含むフィルタデータワードFdwを受信し、フィルタデータワードFdwを積分して予測デルタ周波数データワードDFdwを生成するが、これは積分ジッタ成分Ｉ［ジッタ］及び積分誤差成分Ｉ［誤差］の両者を含むものである。積分誤差成分Ｉ［誤差］は、微分デルタ周波数成分ω［デルタ 周波数］の長期予測を表す。
【００５６】
フィルタデータワードFdwは２つの成分を有するが、予測デルタ周波数データワードDFdwに影響を及ぼす唯一の成分は誤差成分ω［誤差］である。なぜなら誤差成分ω［誤差］は、制御ループの整定前に、非ゼロの平均値を有するからである。速度積分器26は誤差成分ω［誤差］の非ゼロ平均値を積分して、積分誤差成分Ｉ［誤差］を生成する。他方、微分ジッタ成分ω［ジッタ］は、ゼロの平均値を有すると仮定される。従って、積分ジッタ成分Ｉ［ジッタ］はゼロであると仮定される。
【００５７】
速度積分器26は、各々のフィルタデータワードFdwのカウント値を合計することにより、フィルタデータワードFdwを積分する。速度積分器26の合計動作は、次式によって数学的に表示することができる。
【００５８】
【数１】
【００５９】
式中、VInt(xt)は時間xtで測定した予測デルタ周波数データワードDFdwを表し、VSub(nt)は時間ntにおけるフィルタデータワードFdwを表し、ｘ及びｎは整数であってｘ>>０であり、ｔはサンプリング周期であり（即ち1／15.625MHz）、Kfは制御ループの低周波数応答を制御するスケーリング係数である（以下で詳述する如き）。上記の式は、15.625MHzのクロック速度でフィルタデータワードFdwのカウント値を累積する再帰的加算機能を示している。
【００６０】
スケーリング係数Kfは予め定義された定数であり、制御ループの遮断周波数（応答）を定める。スケーリング係数Kfの値は０より大きく、１より小さくなければならない。スケーリング係数Kfを選択する過程は、フィルタの設計に際して遮断周波数を選択する技術と非常に良く似ている。FDDIクロック同期装置のジッタ特性を調べるためには、10Hzから１KHzの遮断周波数を選択することができる。10Hz未満の周波数は推奨できない。なぜなら長いループ整定時間が必要となり、結果として長期間のテストとなるからである。１KHzよりも高い周波数を選択することもまた望ましくない。なぜなら、微分ジッタ成分ω［ジッタ］が１KHz未満の周波数成分を含む場合に、ジッタが過小評価されるからである。
【００６１】
速度積分器26はアップ／ダウンカウンタの連鎖で実現することができ、その一方でスケーリング機能は単に、カウンタ連鎖の出力からの「オフセットタップアウト（offset-tap-out）」であることができる。例えば、フィルタデータワードFdwのカウント値を合計するために８ビットカウンタの連鎖が用いられる場合には、予測デルタ周波数データワードDFdwは４つの高次ビットから取り出すことができる。４つの高次ビットを用いることにより、１／16のスケーリング係数を実現することができる。
【００６２】
フィルタデータワードFdwは、ここで参照することによってその内容を本明細書中に取り入れる「ステップ式クロック発生器の制御のための多重ビット位相誤差入力を用いたデジタル位相同期ループ」と題する米国特許第5,056,054号に記載の如きパルス密度変調（PDM）回路を用いることによりさらに処理して、２ビットワードをもたらすことができる。このPDMデバイスは再帰的加算技術を実現するものであり、速度減算器24により必要とされるワードフォーマットに合わせるためのコスト効率の良い技術である。尚、パルス密度変調回路は、速度積分器と速度減算器との間に接続され、予測デルタ周波数データワードのワードサイズを減少させることができる。
【００６３】
上述したように、フィルタデータワードFdwは基本的に、速度減算器24によって微分デルタ周波数成分ω［デルタ 周波数］が除去された後は、微分ジッタ成分ω［ジッタ］を表している。この微分ジッタ成分ω［ジッタ］は、位相データワードPdwのジッタ成分θ［ジッタ］の微分値を表すものであり、元のジッタ成分θ［ジッタ］を得るためには時間に関して積分されねばならない。
【００６４】
図２を参照すると、微分ジッタ成分ω［ジッタ］を積分するジッタ積分器18は、次の式によって概要を示すことができる。
【００６５】
【数２】
【００６６】
式中、JInt(xt)は時間xtで測定したジッタデータワードJdwを表し、Ivalは以下で詳述する積分定数を表し、VSub(nt)は時間ntにおけるフィルタデータワードFdwを表し、ｘ及びｎは整数であってｘ>>０であり、ｔはサンプリング周期（即ち1／15.625MHz）である。
【００６７】
上記の式は再帰的加算機能を示すものであり、これは15.625MHzのクロック速度においてフィルタデータワードFdwのカウント値を合計するのに用いられるものであって、かくしてジッタデータワードJdwは時間ｘにおける回復クロックの相対位相位置を表すようになる。ジッタデータワードの次元はラジアンで表され、その場合に各カウントは0.0327ラジアンに等しい。
【００６８】
速度積分器26（図４）の場合と同様に、本発明の好ましい実施例においては、ジッタ積分器18はアップ／ダウンカウンタ連鎖として実現することができる。ハードウェア的な実現の目的のために、積分定数Ivalはカウンタ連鎖における上位桁あふれと下位桁あふれの両者を防止する値へと初期化されねばならない。積分定数Ivalは任意の値に設定することができ、これは回復クロック信号の絶対位相遅延の真の値を反映しなければならない訳ではない。事実、絶対位相の情報は、ジッタ抽出の処理に際して失われている。
【００６９】
本発明においては、ジッタデータワードJdwは回復クロック信号からの絶対位相情報を含んでいない。一般に、絶対位相情報はジッタ測定に必要ではない。例えば、回復クロック信号のピークピークジッタ値を測定するためには、測定結果はジッタデータワードJdwの最大カウント値からジッタデータワードJdwの最小カウント値を減算することによって評価される。ジッタ積分器がカウンタ連鎖によって実現される場合、積分定数Ivalはカウンタ連鎖の中央カウントに設定することができる。
【００７０】
通常の動作の下では、積分定数IvalはジッタデータワードJdwの中央値（又は平均値）を規定する。積分定数Ivalの値がジッタ積分器18の全出力レンジの中央である場合には、歪のないピークジッタ読み取りをもたらすことができる。しかしながら、システムクロックの周波数が小位相や周波数ヒットなどの干渉を含む場合には、ジッタデータワードJdwの平均値はドリフトして、ジッタ積分器18のダイナミックレンジを大きく減少させうる新たな値となる。これは実際上、ジッタの読み取りのピークを歪ませ得るものである。この現象は、誤差成分ω［誤差］の非ゼロの平均値（小位相又は周波数ヒットに基づく）がジッタ積分器18により積分されていることに起因するものである。
【００７１】
この問題は、ジッタ積分器18に「忘却（forgetting）係数」を導入することによって解決することができる。このための「忘却回路」は、ジッタデータワードJdwのカウント値を中央カウントへと向けて周期的に減少させる簡単な回路（図２には示していない）とすることができる。同様の等価なアプローチは、理想積分器に抵抗性（損失）経路を含めることである。「忘却係数」技術は、小位相又は周波数ヒットの後に、ジッタデータワードJdwの平均値を積分定数Ivalのあたりにセンタリングすることを可能にする。
【００７２】
上記したジッタ抽出回路10は、カウンタ、加算器、及びレジスタといった、在来の個別の回路構成ブロックで構成することができる。好ましい実施例では、ジッタ抽出回路10はナショナルセミコンダクタ社のPlayer+TMモデルNo. DP83257の如きクロック同期回路と、並列バスを介してインタフェースされる。この並列バスは、内部データポートPAPを介して位相データワードを提供する。この実現方法は、クロック同期装置を製造するための実際的なテストプラットホームを提供する。ジッタ抽出回路はチップ外であるため、通信ポート用のハードウェアに関するものを除いては、基本的なクロック同期機能に関して付加されるコストはない。
【００７３】
第１の代替的な実施例においては、汎用コンピュータ（図２には示していない）及びジッタ抽出プログラムを、巡回位相微分器14、速度減算器24、速度積分器26、及びジッタ積分器18の代わりに用いることができる。汎用コンピュータを用いる場合には、ジッタ抽出プログラムはコンピュータに対し、現在の位相データワードを前述したクロック同期装置から読み取り、現在の位相データワードを格納し、前に格納した位相データワードを現在の位相データワードから減算して、微分位相データワードを生成するように指令する。次いで予測デルタ周波数データワードが微分位相データワードから減算されて、フィルタデータワードが生成される。フィルタデータワードは合計されて、予測デルタ周波数データワードとジッタデータワードの両者が生成される。
【００７４】
汎用コンピュータの使用は、コンピュータの演算速度の限界に基づき、スループットの問題を生じうる。スループットの問題に遭遇した場合には、汎用コンピュータはシングルショットモードで動作することができ、その場合にはジッタ抽出用ソフトウェアは、位相データワードのシーケンスが捕捉された後に実行される。
【００７５】
シングルショットモードはジッタデータワードの連続的な出力をもたらすものではないが、シングルショットモードは、前述した基準クロック同期装置の過渡的ジッタ特性を分析するのに特に有用である。例えば、クロック同期装置が入力データビットストリームを獲得中の場合には、ジッタ抽出回路10はジッタ測定値を得ることができない。なぜならデルタ周波数成分ω［デルタ 周波数］の長期平均を予測するための十分な時間又はデータがないからである。他方、シングルショットモードは、予測デルタ周波数成分ω［デルタ 周波数］を位相データワードに印加することを許容する。なぜならシングルショットモードは非リアルタイム処理だからである。
【００７６】
汎用コンピュータをジッタ抽出プログラムと共に用いることにより、クロック同期装置のジッタのテストに関するコスト効率の良い解決策が提供される。汎用コンピュータを用いた実施形態がジッタ抽出回路10と共に実施に移される場合には、連続的及び過渡的の両方のジッタ測定能力を備えて、完全なジッタ分析装置を構築することができる。
【００７７】
位相データワードに加えて、前記で参照したクロック同期装置はまた、15.625メガワード／秒の速度で８ビットの周波数データワードを発生する。各々の周波数データワードは、受信クロックとローカル基準クロックとの間の周波数差を表す。可能な範囲は０から255（８ビット、256カウント）であり、これは1.3ppm／秒に等しい。
【００７８】
第２の代替実施例においては、平均化された周波数データワードを予測デルタ周波数データワードの代わりに用いることができる。これは、予測デルタ周波数データワードが、周波数データワードの長期平均の値を引き写しているからである。周知の回路を用いて周波数データワードを平均化することにより、速度積分器26を排除することができる。
【００７９】
前述したように、ジッタを測定することは込み入った作業であり、テスト機構の周囲に精巧な試験設備を必要とする。従って、ジッタ抽出回路10及び前記参照した基準クロック同期装置の両者を単一の集積回路上に取り込むことにより、各々の集積回路についてのジッタ測定を容易且つ費用を掛けずにもたらすことができる。この付加価値型の特徴はまた、製造環境においては既存のATE（自動試験装置）に対して外的なジッタ抽出用ハードウェアを付加することが不可能な場合に、クロック同期機能のテスト可能性を増大させる。
【００８０】
上述したように、微分位相データワードは「超高周波PLL用デジタル符号化位相−周波数変換器」と題する前記米国特許出願第681,095号において[4]の下に用いられている信号UP PI及びEN PIの引き写しである。加えて、巡回位相微分器14の機能は、この米国特許出願の位相−周波数変換器の機能の逆である。この引き写しの結果、ジッタ抽出回路10をクロック同期装置に対する外付けのものとして構築することが可能となる。さらにまた、ジッタデータを標準的なインタフェースバスを介して送ることにより、システム接続の数を最小限に保つことができる。
【００８１】
先に示した通り、巡回位相微分器14及び速度積分器26といった幾つかの回路ブロックは、ジッタ抽出回路10が集積回路クロック同期装置の集積部分として構築された場合には、冗長なものである。巡回位相微分器14及び速度積分器26は、動作を犠牲にすることなしに排除することができる。加えて、位相データワードを発生することと、オンチップのジッタ抽出回路との間には、実施に際して対立するようなものは何もない。従って、外部のジッタ抽出ソフトウェアに対するインタフェースが必要とされる場合には、位相データワードを集積アプローチに含めることができる。ジッタ抽出回路がオンチップの実施形態についてはコストが主要な関心事であり、何らかの型式の平均化回路の後に、予測デルタ周波数データワードの代わりに周波数データワードを用いることができる。
【００８２】
図５は、読み取りプロセッサを備えた本発明のジッタ抽出回路10のブロック図を示している。図５に示されているように、前述したジッタ抽出回路10に加えて、ジッタ抽出回路10はまた、ジッタデータワードJdwを操作する読み取り回路28を含むことができる。操作された結果は、「ピークピーク追尾（tracker）」及び「RMSコンバータ」のような種々の形態でジッタ統計を示すことができるものであり、提示のためにパーソナルコンピュータへと送られることができる。
【００８３】
本発明の実施においては、本明細書に記載した構成に対する種々の代替を用いることができることが理解されねばならない。特許請求の範囲は本発明を規定することを意図したものであり、請求項の範囲内の構成及びその均等物がそれによってカバーされることが意図されている。
【００８４】
【発明の効果】
以上の如く本発明のジッタ抽出回路は、クロック同期装置からの回復クロック出力を必要とせずに、ジッタを含むクロック同期装置からのデジタル位相データワードの連続ストリームをジッタデータワードへと変換し、これをＰＣの如き低コストのテスト装置によって迅速、正確に解釈してジッタ統計を生成することができる。
【図面の簡単な説明】
【図１】入力位相信号Psについて動作している本発明のジッタ抽出回路10の概念的な表示を示す概略図である。
【図２】本発明により回復クロック信号（図２には示していない）の測定を行うジッタ抽出回路10の実施例を示す概略ブロック図である。
【図３】本発明による巡回位相微分器14のブロック図である。
【図４】本発明による制御ループ16のブロック図である。
【図５】読み取りプロセッサを備えた本発明のジッタ抽出回路10のブロック図である。
【符号の説明】
10 ジッタ抽出回路
12 高域フィルタ
14 巡回位相微分器
16 制御ループ
18 ジッタ積分器
20 位相遅延回路
22 位相減算器
24 速度減算器
26 速度積分器
28 読み取り回路
【産業上の利用分野】
本発明は、通信システムから受信した入力データビットストリームからの回復クロック信号（通信システムから受信した入力データビットストリームとの同期をとるために回復されたクロック信号のこと。以下、同様）の抽出に関し、より詳しくは、回復したクロック信号のジッタを測定するための装置及び方法に関する。
【０００２】
【従来の技術】
クロック同期装置は、通信システムから受信した入力データビットストリームから、回復したクロック信号を発生する装置である。回復したクロック信号は典型的には、「検出試行及び予測（look-and-predict）」技術として知られるプロセスにより生成されるものであり、これは入力データビットストリームから長期のタイミング統計の組を生成し、次いでこのタイミング統計に基づいて、回復クロック信号を発生するものである。理想的には、回復クロック信号は入力データビットストリームと回復クロック信号との間に、密接な位相の合致が存在するように発生される。
【０００３】
「密接な位相の合致」という用語は、入力データビットストリームの各々のビットセル内における検出位置を画定するものであり、これは信号アイ（signal eye）の中央として知られており、回復クロック信号の能動エッジはそこに位置しなければならない。検出位置から離れるような回復クロック信号の望ましくない位相シフトの量は、回復クロック信号のジッタとして定義される。ジッタは、長期間にわたって測定されるものであるが、定義によれば統計的な測定値である。
【０００４】
上記した如き「検出試行及び予測」技術は、入力ビットストリームの瞬間的なタイミングと長期のタイミング統計との間の差に起因して、回復クロック信号にジッタを導入しうる。ジッタは記号検出誤差を増大し、またその結果として伝送誤差を増大するから、クロックのジッタは有害なものである。従って、デジタル通信システムの動作を正確に予測するためには、回復クロック信号のジッタを測定する必要がある。
【０００５】
従来、ジッタはデジタルオシロスコープ又はビット誤り率テスタ（BERT）の何れかを用いて測定されている。デジタルオシロスコープは、ジッタを測定するための、迅速で対話型の方法を提供する。しかしながら、それが実際のジッタの量を過小評価する場合もしばしばある。他方、BERTは時間のかかる、非対話型の方法であるが、非常に正確なジッタ限度の測定値をもたらす。
【０００６】
これらの方法は何れも、クロックタイミング情報の抽出が可能となるようにするために、回復クロック信号に対するアクセスを必要とする。デジタルオシロスコープの場合には、回復クロックのエッジは時間変位イメージベクトルへと変換される。これらのイメージベクトルの累積により、オシロスコープのスクリーン上に、ジッタの値の統計的表示がもたらされる。
【０００７】
しかしながらこの統計的表示は、回復クロック信号のジッタの実際のピークピーク値を示すとは限らない。なぜならデジタルオシロスコープは、回復クロック信号の軌跡を辿るものであり、各々の軌跡の後に非常に長い処理時間を必要とするからである。この処理期間の間、クロックジッタの読み取りは無視され、表示されることがない。
【０００８】
BERTの場合には、回復クロックのエッジは２進エラーカウントへと変換される。即ちエラー及び非エラーだけが記録される。その結果、定量された時間値は含まれないことになるので、完全なジッタ分布チャートを得るためには、ユーザは繰り返してテストを実行しなければならない。
【０００９】
従って、高速で、対話型であり、また正確なジッタ測定をもたらすと共に、ジッタ測定値を抽出するために必要とされる外的なテストシステムを最小限とする、ジッタ測定用の装置及び方法に対するニーズが存在している。
【００１０】
【発明が解決しようとする課題】
Fiber Distributed Data Interface （FDDI）ネットワークに用いられるクロック同期装置についてのジッタ条件は、「FDDI物理層媒体依存（PMD）ドキュメント」についての米国規格Draft Proposedの「System Jitter Allocation Budget for Guaranteed Interconnections」セクション、X3T9.5/84-48、1988年５月20日に特定されている。
【００１１】
FDDIネットワークは、伝送媒体として光ファイバを用いて、コンピュータ及び周辺装置の間に高帯域幅の相互接続をもたらす。記号は同期して、125メガ記号／秒の速度で伝送される。変調方式はNon-Return-to-Zero Inverted（NRZI）であり、公称記号周期は８nSec（ナノ秒）である。
【００１２】
FDDI光学記号ストリームを電気信号に変換するために、光学受信機が用いられる。変換の後、クロック同期装置からのタイミング情報を受信する検出回路により、記号情報が検出される。上述したように、クロック同期装置は記号のタイミング履歴に基づいて回復クロック信号を生成し、これが検出回路へとフィードバックされる。
【００１３】
伝送経路に沿って欠陥（光学的なものから電気的なものへの変換を含めて）が導入されなかった場合には、８nSecの最大「信号アイ開口」が、クロック同期装置及び記号検出器の入力において予測される。しかしながら伝送に際しては、入力信号の質に影響する多くの種類の欠陥及び干渉がある。このような理由から、FDDI規格委員会はFDDI光学受信機の開発を導くためのジッタバジェット（budget）を提供しており、より良好な装置の相互運用性が達成され得るようにしている。
【００１４】
このバジェットの推奨するところは、全てのFDDI局が、FDDIの提示する規格に合致するどのような条件の下でも、2.5×10-10のビット誤り率を越えてはならないという要請に基づくものである。ジッタバジェットから要約した概要は次の如くである。
【００１５】
ａ．クロック同期装置の入力における信号は、以下の型式の欠陥を含むことができる。
−デューティサイクルの歪み（ＤＣＤ）
−データ依存性ジッタ（ＤＤＪ）
−ランダムジッタ（ＲＪ）
これらの欠陥の全ての組み合わせは、ピークピークで5.9nSecを越えてはならない。このことは換言すれば、クロック同期装置及び記号検出器の入力において測定される最小限の「アイ開口」が2.1nSecであるということになる。
【００１６】
ｂ．指定されたビット誤り率（2.5×10-10）を達成するためには、回復クロック信号のジッタは、ピークピークで3.3nSec未満に維持されるべきである。この値（3.3nSec）が2.1nSecの「信号アイ開口」を越えることができる理由は、２つのジッタ値（クロック同期装置から発生されるジッタ、及び同期装置の入力で測定されるジッタ値）の幾つかの成分は、相関していないと考えられるからである（即ち８nSecという公称記号周期からの合計のバジェットは成分ベクトルへと分割され、相関していないベクトルはベクトル的に合計され、全ての量の代数和が８nSecである）。
【００１７】
良好に設計されたFDDIクロック同期装置については、回復クロック信号のジッタはピークピークで0.5から1.5nSec程度である。残りの余裕（3.3-1.5nSec）は、統計的同期誤差（SAE）及びその他の欠陥のために取って置かれる。従ってFDDI仕様に従って信頼できるジッタ測定値を得るためには、100pSec（ピコ秒）又はそれ以上の位相解像度をもたらす、ジッタ測定用の装置及び方法に対するニーズがある。
【００１８】
【課題を解決するための手段】
本発明によれば、回復クロック信号のジッタを測定するためのジッタ抽出回路が開示される。
【００１９】
このジッタ抽出回路は、クロック同期装置からの回復クロック出力を必要としない。代わりに、ジッタ抽出回路はクロック同期装置からのデジタル位相データワードの連続ストリームを取る。位相データワードのこのストリームは、回復クロック信号の位相変動情報（ジッタ）を含んでいる。ジッタ抽出回路は位相データワードのストリームを、デジタル信号処理技術によって、ジッタデータワードへと変換する。このジッタデータワードは次いで、低コストのテスト装置（パーソナルコンピュータの如き）によって迅速且つ正確に解釈されることができ、ジッタ統計が生成される。ジッタ抽出回路は位相データワードを連続的に変換し、それによって不必要な処理時間を排除する。加えて、ジッタ抽出回路は及びクロック同期装置は、同じシリコンチップ上に集積することができる。
【００２０】
ジッタ抽出回路は巡回位相微分器を含み、これは外部で発生された位相データワードを微分して、微分位相データワードを生成する。この巡回位相微分器は、例えば位相遅延回路と位相減算器を用いて形成することができる。
【００２１】
位相遅延回路は現在の位相データワードを受信し、この位相データワードの受信に応じて、前に受信した位相データワードを発生する。位相減算器は現在の位相データワードと前に受信した位相データワードの両方を受信し、現在の位相データワードから前に受信した位相データワードを減算して、微分位相データワードを生成する。
【００２２】
ジッタ抽出回路はさらに、デルタ周波数成分を予測し、微分位相データワードから除去して、フィルタされたデータワードを生成する制御ループを含む。この制御ループは、例えば速度減算器と速度積分器によって形成することができる。
【００２３】
速度減算器は、微分位相データワードと予測デルタ周波数データワードの両方を受信し、予測デルタ周波数データワードを微分位相データワードから減算して、フィルタデータワードを生成する。速度積分器はフィルタデータワードを受信し、このフィルタデータワードを積分して、予測デルタ周波数データワードを生成する。予測デルタ周波数データワードは、デルタ周波数成分の予測値を表す。
【００２４】
ジッタ抽出回路はまた、フィルタデータワードを積分してジッタデータワードを生成するジッタ積分器を含む（すなわち、ジッタデータワードは、フィルタデータワードを積分することによって生成されるデータ信号である）。回復クロック信号のジッタは、ジッタデータワードの統計から求められる。
【００２５】
以下に、本発明による回復クロック信号のジッタを測定するためのジッタ抽出回路、及びその方法をその態様別に項分けして列挙する。
１．通信システムからの入力データ信号から回復される回復クロック信号のジッタ成分を測定するためのジッタ抽出回路であって、以下の構成を具備するジッタ抽出回路。
前記入力データ信号と前記回復クロック信号との間の位相差を表し、かつ、前記入力データ信号と前記回復クロック信号との間の周波数変動成分、及び、前記回復クロック信号のジッタ成分を含む位相データワードを受信し、前記周波数変動成分を微分した信号である低周波の微分デルタ周波数成分と前記ジッタ成分を微分した信号である高周波の微分ジッタ成分とを含む微分位相データワードを生成する巡回位相微分器であって、
前記位相データワードは、前記位相差に相当する、予め設定された一定の時間周期の個数をカウント値として所定のビット数で表したものであり、前記位相データワードが前記回復クロック信号の１周期分に相当するカウント値を超える毎に、前記１周期分に相当するカウント値をゼロに戻して、その超えた分に相当するカウント値を位相データワードとし、
所与の時刻に受信した位相データワードと前記所与の時刻から所定のサンプリング周期後の時刻に受信した位相データワード間で減算を行って微分位相データワードを生成する、巡回位相微分器と、
前記微分位相データワードを受信して、前記微分デルタ周波数成分を除去し、前記微分ジッタ成分を出力するフィルタ手段と、
前記フィルタ手段から出力された前記微分ジッタ成分を積分して前記ジッタ成分を生成するジッタ積分器。
２．前記巡回位相微分器が位相遅延回路と位相減算器を備え、前記位相遅延回路の出力は前記位相減算器の一方の入力に接続され、前記位相遅延回路の入力と前記位相減算器の他方の入力は共に接続されて、前記位相データワードを所定のサンプリング周期で受信するように構成されており、前記位相遅延回路は、受信した位相データワードを前記所定のサンプリング周期だけ遅延させ、前記位相減算器は、前記一方の入力において受信した前記遅延された位相データワードと、前記他方の入力において受信した位相データワード間で減算を行うように構成される、上項１のジッタ抽出回路。
３．前記フィルタ手段が速度減算器と速度積分器を備え、前記速度減算器の一方の入力において前記微分位相データワードを受信し、前記速度減算器の出力は前記速度積分器の入力に接続されるとともに前記フィルタ手段の出力をなし、前記速度積分器の出力が前記速度減算器の他方の入力に接続されるように構成され、
前記速度減算器は、前記一方の入力で受信した前記微分位相データワードと前記他方の入力で受信した前記速度積分器の出力信号との間で減算を行って、減算結果であるフィルタデータワードを生成するように構成され、
前記速度積分器は、前記フィルタデータワードを積分するように構成され、
前記微分位相データワードを受信する毎に前記速度減算器による前記減算と前記速度積分器による前記積分を繰り返し、これによって、前記速度減算器の出力から、前記フィルタデータワードに含まれる前記微分デルタ周波数成分を除去して、前記速度減算器が前記微分ジッタ成分のみを出力するようにする、上項１または２のジッタ抽出回路。
４．前記フィルタデータワードの値が正の１よりも大きい場合には、そのフィルタデータワードを正の１のシーケンスからなる等価なフィルタデータワードへと変換し、前記シーケンスが正の１と負の１が隣接するシーケンスを含む場合には、前記隣接する正の１と負の１を組み合わせてゼロで表すことが可能な再分配手段をさらに含む、上項３のジッタ抽出回路。
５．前記フィルタデータワードの値が負の１よりも小さい場合には、そのフィルタデータワードを負の１のシーケンスからなる等価なフィルタデータワードへと変換し、前記シーケンスが正の１と負の１が隣接するシーケンスを含む場合には、前記隣接する正の１と負の１を組み合わせてゼロで表すことが可能な再分配手段をさらに含む、上項３または４の ジッタ抽出回路。
６．前記速度積分器による積分が一連のフィルタデータワードの値を合計するものである、上項３乃至５のいずれかのジッタ抽出回路。
７．前記ジッタ積分器が一連のフィルタデータワードの値を合計して前記ジッタ成分を発生する、上項３乃至６のいずれかのジッタ抽出回路。
８．通信システムからの入力データ信号から回復される回復クロック信号のジッタ成分を測定するための方法であって、以下のステップを含む方法。
前記入力データ信号と前記回復クロック信号との間の位相差を表し、かつ、前記入力データ信号と前記回復クロック信号との間の周波数変動成分、及び、前記回復クロック信号のジッタ成分を含む位相データワードを受信し、該位相データワードを微分して、前記周波数変動成分を微分した信号である低周波の微分デルタ周波数成分と前記ジッタ成分を微分した信号である高周波の微分ジッタ成分とを含む微分位相データワードを生成するステップであって、前記位相データワードは、前記位相差に相当する、予め設定された一定の時間周期の個数をカウント値として所定のビット数で表したものであり、前記位相データワードが前記回復クロック信号の１周期分に相当するカウント値を超える毎に、前記１周期分に相当するカウント値をゼロに戻して、その超えた分に相当するカウント値を位相データワードとすることからなる、ステップと、
前記微分位相データワード中の前記微分デルタ周波数成分を除去して、前記微分ジッタ成分を出力するステップと、
前記出力された微分ジッタ成分を積分して前記ジッタ成分を生成するステップ。
９．微分位相データワードを生成する前記ステップにおける位相データワードの前記微分が、現在の位相データワードを所定のサンプリング周期だけ遅延させて、遅延された位相データワードを生成し、前記現在の位相データワードと前記遅延された位相データワード間で減算を行うことである、上項８の方法。
尚、本発明の特徴及び利点のより良好な理解は、本発明の原理が用いられている例示的な実施例を記載した、以下の詳細な説明及び添付図面を参照することによって得られる。
【００２６】
【実施例】
図１は、入力位相信号Psについて動作している本発明のジッタ抽出回路10の概念的な表示を示している。
【００２７】
図１に示されているように、ジッタ抽出回路10は入力位相信号Psを微分δし、微分位相信号Dsを生成する。この入力位相信号Psは、回復クロック信号（図１には示していない）と入力データビットストリーム（図１には示していない）との間の位相差を表すものであり、可変ジッタ成分θ［ジッタ］と、比較的線形のデルタ周波数成分θ［デルタ 周波数］の両者を含んでいる。ジッタ成分θ［ジッタ］は、回復クロック信号のジッタを表す。以下で詳細に説明するように、デルタ周波数成分θ［デルタ 周波数］は、回復クロック信号と入力データビットストリームとの間での、望ましくない周波数変動を表している。
【００２８】
ジッタ抽出回路10は、ジッタ成分θ［ジッタ］及びデルタ周波数成分θ［デルタ 周波数］の両者を時間に関して微分し、微分位相信号Dsの微分ジッタ成分ω［ジッタ］及び微分デルタ周波数成分ω［デルタ 周波数］の両者を生成する。位相信号Psのデルタ周波数成分θ［デルタ 周波数］は比較的線形であり、また線形関数の数学的微分は定数であるから、微分位相信号Dsの微分デルタ周波数成分ω［デルタ 周波数］は定数であると仮定することができる。
【００２９】
図１に示すように、定数である微分デルタ周波数成分ω［デルタ 周波数］は次いで、微分位相信号Dsから高域フィルタ12により濾波されて、フィルタ位相信号Fsが生成される。次いでジッタ信号Jsが、微分デルタ周波数成分ω［デルタ 周波数］が除去された後は基本的に微分ジッタ成分ω［ジッタ］を表しているフィルタ位相信号Fsを積分∫することによって得られる。回復クロック信号のジッタは次いで、ジッタ信号Jsの統計によって求めることができる。
【００３０】
本発明の好ましい実施例においては、位相信号Psは以下の米国特許出願に記載された如きクロック同期装置によって発生される。すなわち、「超高周波クロック／データ回復回路用位相検波器」と題する第730,228号、「位相誤差プロセッサ」と題する第731,138号、「デジタルシリアルループフィルタ」と題する第729,973号、「超高周波PLL用デジタル符号化位相−周波数変換器」と題する第681,095号、及び「超高周波PLL用周波数制御発振器」と題する第703,404号である。これらの開示内容は、ここで番号を参照することにより、本明細書中に取り入れるものとする。
【００３１】
上記に参照したクロック同期装置により発生される位相信号Psは、250MHzの基準クロック信号と入力データビットストリームとの間の位相差を表すものであり、15.625メガワード／秒の速度でもって、７ビットのディジタルデータ信号として発生される（以下では、このディジタルデータ信号を位相データワードと記載する）。250MHzの基準クロック信号の周期は96の増分位相位置又はカウントへと分割され、これらは位相データワードにより表される。従って、位相データワードはカウント値を表し、各カウントは41.7ピコ秒の位相差を表す（250MHzの基準クロック信号の４ナノ秒の周期を96カウントで割ると41.7ピコ秒となる）。
【００３２】
250MHzの基準クロック信号の位相は巡回している（360°と０°が相互に一致している）から、位相データワードにより表された96のカウント値もまた巡回している（96と０は同じ位相位置を表す）。例えば、カウント値が４である前に受信した位相データワードが、カウント値が５である現在の位相データワードから減算された場合、結果は１である。同様に、カウント値が95である前に受信した位相データワードが、カウント値が０である現在の位相データワードから減算された場合、結果はやはり１である。
【００３３】
250MHzの基準クロック信号は、上記に参照したクロック同期装置により２分割されて、Fiber Distributed Data Interface（FDDI）仕様に従って、125MHzの回復クロック信号を発生する。上述したように、FDDIプロトコルは、125メガ記号／秒の速度で記号を同期伝送することを指定している。
【００３４】
上述したように、250MHzの基準クロック信号の各周期は96カウントで分割され、41.7ピコ秒の位相解像度が生成される。250MHzの基準クロック信号の倍の周期を有する125MHzの回復クロック信号のジッタを、等しい位相解像度で測定するために、倍の、即ち192カウントが必要とされる。本発明の好ましい実施例においては、125MHzの信号の１周期を表すために96カウントを２回用いることによって192カウントが得られている。
【００３５】
どの瞬間においても、125MHzの回復クロック信号と入力データビットストリームとの間の増分位相オフセットを見い出すために、位相データワードを用いることができる。例えば、前の位相データワードが４カウント値を有し、現在の位相データワードが５カウント値を有する場合には、125MHzの回復クロック信号と入力データビットストリームとの間には、41.7ピコ秒（41.7×(5-4)）の増分位相オフセットがある。
【００３６】
回復クロック信号の周波数が入力データビットストリームの周波数に同期している場合には、位相データワードを直接に用いて回復クロック信号のジッタを求めることができる。従って上記の例では、１カウント差はその周期の間における41.7ピコ秒のジッタとして直接に解釈することができる。次いで、長期間にわたってのカウント値の累積を用いて、回復クロック信号のジッタを統計的に求めることができる。
【００３７】
しかしながら、実際上はこのようなことが生ずるのは稀である。なぜなら入力データビットストリームと回復クロック信号との間には、通信システムの非同期的性質に基づき、常に周波数差がつきまとうからである。入力データビットストリームと回復クロック信号との間の周波数差は、入力データビットストリームに関して回復クロック信号の位相を連続的に変化させる。この連続的位相変化は、後続の各位相データワードのカウント値の連続的な変化を生じさせる。
【００３８】
例えば、引き続き上記の例で考察してみると、周波数差は単独では、第２の位相データワードがカウント値５を有するようにし（位相データワードは15.625MHzの割合で更新される）、第３の位相データワードがカウント値６を有するようにしうる。系内にノイズがなければ、周波数差の符号により、カウントが増加したか減少したかが定まり、周波数差の大きさにより、増加又は減少の速度が示される。
【００３９】
周波数差はジッタ測定に干渉し、実際の実施に際しては位相データワードを直接に利用することを実行不能なものとする。なぜなら、ジッタ成分を表すことに加えて、各々の位相データワードはまた、周波数の相違に基づいてデルタ周波数成分をも表すからである。幸運にも、周波数差はジッタとは異なり、位相データワードのカウント値を比較的線形なパターンでもって変化させる。これは、回復クロック信号及び入力データストリームの周波数が急激には変化しないという事実に基づくものである。従って上述したように、位相データワードを微分することによって、位相データワードにより表されたデルタ周波数成分は定数へと変形され、これを予測し除去することが可能である。
【００４０】
図２は、回復クロック信号（図２には示していない）のジッタを測定するための、本発明によるジッタ抽出回路10の実施例を示している。図２に示されているように、ジッタ抽出回路10は、位相データワードPdwの各々を微分して微分位相データワードDdwを生成する巡回位相微分器14と、デルタ周波数成分を予測し微分位相データワードDdwの各々から除去してフィルタされた位相データワードFdwを生成する制御ループ16と、フィルタ位相データワードFdwの各々を積分してジッタデータワードJdwを生成するジッタ積分器18とを含んでいる。各々のジッタデータワードJdwは、回復クロック信号の１周期の間における回復クロック信号のジッタを表す。
【００４１】
図３は、本発明による巡回位相微分器14のブロック図を示す。図３に示されているように、巡回位相微分器14は位相遅延回路20を含み、これは現在の位相データワードPdwを前述の基準クロック同期装置から受信し、この受信した位相データワードPdwに応じて、前に受信した位相データワードPRdwを発生する。巡回位相微分器14はまた位相減算器22を含み、これは現在の位相データワードPdwと前に受信した位相データワードPRdwの両者を受信し、前に受信した位相データワードPRdwを受信した位相データワードPdwから減算して、微分位相データワードDdwを生成する。
【００４２】
微分位相データワードDdwは、微分ジッタ成分ω［ジッタ］と微分デルタ周波数成分ω［デルタ 周波数］の両者を含む。微分ジッタ成分ω［ジッタ］及び微分デルタ周波数成分ω［デルタ 周波数］は両方とも、ラジアン／秒で測定した角速度量であり、この場合に各カウントは0.0327ラジアンに等しい。
【００４３】
位相減算器22の減算動作は、位相データワードPdwを数学的に微分する効果を有するものであり、次の式によって表すことができる。
ＣＰＤ(nt)＝ＰＡＰ(nt)〜ＰＡＰ(mt)
式中、ＣＰＤ(nt)は微分された位相データワードDdwを表し、ＰＡＰ(nt)は時間ntにおける位相データワードPdwを表し、ＰＡＰ(mt)は時間mtにおける位相データワードPdwを表し、ｎ及びｍは整数であってｍ＝ｎ−１であり、ｔはサンプリング周期であり（即ち1／15.625MHz）、〜は巡回減算を表している。
【００４４】
前記で参照したクロック同期装置の設計は、各々の位相データワードPdwが前の位相データワードに対して＋／−１カウントだけしか変化しないことを保証する。従って、２ビットのデータワードとして発生される微分位相データワードDdwは、３つの可能な値のみを有することができる。即ち＋／−１及び０である。ジッタ成分θ［ジッタ］及びデルタ周波数成分θ［デルタ 周波数］のような、複素数値を含む位相データワードを表すために、巡回位相微分器14は、15.625MHzの割合で位相データワードをサンプリングする。この15.625MHzというサンプリング速度は、ジッタ成分θ［ジッタ］又はデルタ周波数成分θ［デルタ 周波数］の何れの最大周波数成分（約150KHz）よりも約100倍大きい。
【００４５】
図４は、本発明による制御ループ16のブロック図を示している。図４に示されているように、制御ループ16はデルタ周波数成分を予測し、各々の微分位相データワードDdwから除去するものであり、速度減算器24と速度積分器26を含んでいる。速度減算器24は、微分位相データワードDdwと予測デルタ周波数データワードDFdwの両者を受信し、予測デルタ周波数データワードDFdwを微分位相データワードDdwから減算して、フィルタ位相データワードFdwを生成する。
【００４６】
速度減算器22の減算動作は、デルタ周波数成分を微分データワードDdwからフィルタ除去する効果を有するものであり、数学的には次の式で表すことができる。
ＶＳｕｂ(nt)＝ＣＰＤ(nt)−ＶＩｎｔ(nt)
式中、ＶＳｕｂ(nt)はフィルタデータワードFdwをラジアン／秒で表し、ＣＰＤ(nt)は微分データワードDdwを表し、ＶＩｎｔ(nt)は予測デルタ周波数データワードDFdwを表し、ｎは整数であり、ｔはサンプリング周期（即ち1／15.625MHz）である。
【００４７】
減算の後、フィルタデータワードFdwは実際上は、残っている２つの成分を有する。即ち微分ジッタ成分ω［ジッタ］と、誤差成分ω［誤差］である。誤差成分ω［誤差］は望ましくない成分であって、微分ジッタ成分ω［ジッタ］が後で積分される場合に、ジッタデータワードの読み取り精度に影響する。
【００４８】
誤差成分ω［誤差］は、予測デルタ周波数データワードDFdwが、実際の微分デルタ周波数成分ω［デルタ 周波数］の瞬時値を表さない場合に発生される。基準クロック信号の位相ジッタに基づき、微分デルタ周波数成分ω［デルタ 周波数］に小さな変動が存在する場合には、予測デルタ周波数データワードDFdwが、実際の微分デルタ周波数成分ω［デルタ 周波数］の瞬時値を表すことができない可能性がある。幸運にも、誤差成分ω［誤差］の大きさは通常の場合は100pSec未満であり、基準クロック信号が水晶クロックソースから発生される場合には、さらに低く維持することもできる。一般に、微分ジッタ成分ω［ジッタ］はナノ秒の単位のものであるから、フィルタデータワードFdwの誤差成分ω［誤差］は無視することができる。
【００４９】
前述したように、微分データワードDdwは、＋／−１又は０の何れかを表す２ビットワードにより表される。同様に、予測デルタ周波数データワードDFdwもまた、＋／−１又は０の何れかを表す２ビットワードにより表される。従って、フィルタデータワードFdwは５つの個別の値、即ち＋／−２、＋／−１及び０に限定された３ビットワードにより表すことができる。
【００５０】
フィルタデータワードFdwはさらに、微分位相データワードDdw及び予測デルタ周波数データワードDFdwに用いられるフォーマットと同様の、２ビットのフォーマットへと圧縮することができる。＋／−１及び０を用いているこの２ビットのフォーマットは、系にある他の回路ブロックとインタフェースするについて、コスト効率の良好なものである。
【００５１】
この２ビットフォーマットは、フィルタデータワードFdwの出力シーケンスを再分配することにより発生することができる。「再分配技術」は、「＋２，−１，０，...」によって表され、「＋１，＋１，−１，...」により表される拡張２ビットシーケンスとして再分配することができる３ビットのデータシーケンスとして示すことができる。再分配技術はまた、「＋１，０」シーケンスとして再分配可能な２ビットシーケンス「＋２，−１」として示すこともできる。なぜなら、「＋１，＋１，−１」シーケンスの「＋１」及び「−１」は相互に打ち消し合うからである。
【００５２】
再分配技術は、各々の「−２」インクリメントを２つの「−１」インクリメントに、各々の「＋２」インクリメントを２つの「＋１」インクリメントに変換し、また「＋１」インクリメントを「−１」インクリメントと組み合わせるための、レジスタとロジック回路とからなる単純な回路を必要とする。再分配の後、フィルタデータワードFdwの移動（running）平均値は、フィルタデータワードFdwのダイナミックレンジが微分データワードDdw及び予測デルタ周波数データワードDFdwの両者のピーク値の半分に満たない場合には、変動しないままである。これが可能なのは、フィルタデータワードFdwによって表される微分ジッタ成分ω［ジッタ］及び誤差成分ω［誤差］のダイナミックレンジが、微分データワードDdw及び予測デルタ周波数データワードDFdwのピーク値の僅かなフラクションに過ぎないと考えられるからである。
【００５３】
上述したように、速度減算器24は速度積分器26と相俟って、制御ループを形成する。制御ループは、微分デルタ周波数成分ω［デルタ 周波数］の値を予測することにより、誤差成分ω［誤差］の値を最小限のものとする。制御ループが一旦整定されたならば、誤差成分ω［誤差］はゼロに近い値を持つように強制される。かくして、フィルタデータワードFdwは基本的に、位相データワードの微分ジッタ成分ω［ジッタ］のみを表すことになる。
【００５４】
図１に示すように、速度減算器24及び速度積分器26は１次高域フィルタ12として有効に機能し、低周波のデルタ周波数成分ω［デルタ 周波数］を拒絶する一方で、高周波のジッタ成分ω［ジッタ］を受け入れる。相違はループ信号の次元にあり、これは「ボルト」の代わりに「ラジアン／秒」となっている。
【００５５】
図４にさらに示すように、速度積分器26は微分ジッタ成分ω［ジッタ］と誤差成分ω［誤差］の両者を含むフィルタデータワードFdwを受信し、フィルタデータワードFdwを積分して予測デルタ周波数データワードDFdwを生成するが、これは積分ジッタ成分Ｉ［ジッタ］及び積分誤差成分Ｉ［誤差］の両者を含むものである。積分誤差成分Ｉ［誤差］は、微分デルタ周波数成分ω［デルタ 周波数］の長期予測を表す。
【００５６】
フィルタデータワードFdwは２つの成分を有するが、予測デルタ周波数データワードDFdwに影響を及ぼす唯一の成分は誤差成分ω［誤差］である。なぜなら誤差成分ω［誤差］は、制御ループの整定前に、非ゼロの平均値を有するからである。速度積分器26は誤差成分ω［誤差］の非ゼロ平均値を積分して、積分誤差成分Ｉ［誤差］を生成する。他方、微分ジッタ成分ω［ジッタ］は、ゼロの平均値を有すると仮定される。従って、積分ジッタ成分Ｉ［ジッタ］はゼロであると仮定される。
【００５７】
速度積分器26は、各々のフィルタデータワードFdwのカウント値を合計することにより、フィルタデータワードFdwを積分する。速度積分器26の合計動作は、次式によって数学的に表示することができる。
【００５８】
【数１】
式中、VInt(xt)は時間xtで測定した予測デルタ周波数データワードDFdwを表し、VSub(nt)は時間ntにおけるフィルタデータワードFdwを表し、ｘ及びｎは整数であってｘ>>０であり、ｔはサンプリング周期であり（即ち1／15.625MHz）、Kfは制御ループの低周波数応答を制御するスケーリング係数である（以下で詳述する如き）。上記の式は、15.625MHzのクロック速度でフィルタデータワードFdwのカウント値を累積する再帰的加算機能を示している。
【００６０】
スケーリング係数Kfは予め定義された定数であり、制御ループの遮断周波数（応答）を定める。スケーリング係数Kfの値は０より大きく、１より小さくなければならない。スケーリング係数Kfを選択する過程は、フィルタの設計に際して遮断周波数を選択する技術と非常に良く似ている。FDDIクロック同期装置のジッタ特性を調べるためには、10Hzから１KHzの遮断周波数を選択することができる。10Hz未満の周波数は推奨できない。なぜなら長いループ整定時間が必要となり、結果として長期間のテストとなるからである。１KHzよりも高い周波数を選択することもまた望ましくない。なぜなら、微分ジッタ成分ω［ジッタ］が１KHz未満の周波数成分を含む場合に、ジッタが過小評価されるからである。
【００６１】
速度積分器26はアップ／ダウンカウンタの連鎖で実現することができ、その一方でスケーリング機能は単に、カウンタ連鎖の出力からの「オフセットタップアウト（offset-tap-out）」であることができる。例えば、フィルタデータワードFdwのカウント値を合計するために８ビットカウンタの連鎖が用いられる場合には、予測デルタ周波数データワードDFdwは４つの高次ビットから取り出すことができる。４つの高次ビットを用いることにより、１／16のスケーリング係数を実現することができる。
【００６２】
フィルタデータワードFdwは、ここで参照することによってその内容を本明細書中に取り入れる「ステップ式クロック発生器の制御のための多重ビット位相誤差入力を用いたデジタル位相同期ループ」と題する米国特許第5,056,054号に記載の如きパルス密度変調（PDM）回路を用いることによりさらに処理して、２ビットワードをもたらすことができる。このPDMデバイスは再帰的加算技術を実現するものであり、速度減算器24により必要とされるワードフォーマットに合わせるためのコスト効率の良い技術である。尚、パルス密度変調回路は、速度積分器と速度減算器との間に接続され、予測デルタ周波数データワードのワードサイズを減少させることができる。
【００６３】
上述したように、フィルタデータワードFdwは基本的に、速度減算器24によって微分デルタ周波数成分ω［デルタ 周波数］が除去された後は、微分ジッタ成分ω［ジッタ］を表している。この微分ジッタ成分ω［ジッタ］は、位相データワードPdwのジッタ成分θ［ジッタ］の微分値を表すものであり、元のジッタ成分θ［ジッタ］を得るためには時間に関して積分されねばならない。
【００６４】
図２を参照すると、微分ジッタ成分ω［ジッタ］を積分するジッタ積分器18は、次の式によって概要を示すことができる。
【００６５】
【数２】
式中、JInt(xt)は時間xtで測定したジッタデータワードJdwを表し、Ivalは以下で詳述する積分定数を表し、VSub(nt)は時間ntにおけるフィルタデータワードFdwを表し、ｘ及びｎは整数であってｘ>>０であり、ｔはサンプリング周期（即ち1／15.625MHz）である。
【００６７】
上記の式は再帰的加算機能を示すものであり、これは15.625MHzのクロック速度においてフィルタデータワードFdwのカウント値を合計するのに用いられるものであって、かくしてジッタデータワードJdwは時間ｘにおける回復クロックの相対位相位置を表すようになる。ジッタデータワードの次元はラジアンで表され、その場合に各カウントは0.0327ラジアンに等しい。
【００６８】
速度積分器26（図４）の場合と同様に、本発明の好ましい実施例においては、ジッタ積分器18はアップ／ダウンカウンタ連鎖として実現することができる。ハードウェア的な実現の目的のために、積分定数Ivalはカウンタ連鎖における上位桁あふれと下位桁あふれの両者を防止する値へと初期化されねばならない。積分定数Ivalは任意の値に設定することができ、これは回復クロック信号の絶対位相遅延の真の値を反映しなければならない訳ではない。事実、絶対位相の情報は、ジッタ抽出の処理に際して失われている。
【００６９】
本発明においては、ジッタデータワードJdwは回復クロック信号からの絶対位相情報を含んでいない。一般に、絶対位相情報はジッタ測定に必要ではない。例えば、回復クロック信号のピークピークジッタ値を測定するためには、測定結果はジッタデータワードJdwの最大カウント値からジッタデータワードJdwの最小カウント値を減算することによって評価される。ジッタ積分器がカウンタ連鎖によって実現される場合、積分定数Ivalはカウンタ連鎖の中央カウントに設定することができる。
【００７０】
通常の動作の下では、積分定数IvalはジッタデータワードJdwの中央値（又は平均値）を規定する。積分定数Ivalの値がジッタ積分器18の全出力レンジの中央である場合には、歪のないピークジッタ読み取りをもたらすことができる。しかしながら、システムクロックの周波数が小位相や周波数ヒットなどの干渉を含む場合には、ジッタデータワードJdwの平均値はドリフトして、ジッタ積分器18のダイナミックレンジを大きく減少させうる新たな値となる。これは実際上、ジッタの読み取りのピークを歪ませ得るものである。この現象は、誤差成分ω［誤差］の非ゼロの平均値（小位相又は周波数ヒットに基づく）がジッタ積分器18により積分されていることに起因するものである。
【００７１】
この問題は、ジッタ積分器18に「忘却（forgetting）係数」を導入することによって解決することができる。このための「忘却回路」は、ジッタデータワードJdwのカウント値を中央カウントへと向けて周期的に減少させる簡単な回路（図２には示していない）とすることができる。同様の等価なアプローチは、理想積分器に抵抗性（損失）経路を含めることである。「忘却係数」技術は、小位相又は周波数ヒットの後に、ジッタデータワードJdwの平均値を積分定数Ivalのあたりにセンタリングすることを可能にする。
【００７２】
上記したジッタ抽出回路10は、カウンタ、加算器、及びレジスタといった、在来の個別の回路構成ブロックで構成することができる。好ましい実施例では、ジッタ抽出回路10はナショナルセミコンダクタ社のPlayer+TMモデルNo. DP83257の如きクロック同期回路と、並列バスを介してインタフェースされる。この並列バスは、内部データポートPAPを介して位相データワードを提供する。この実現方法は、クロック同期装置を製造するための実際的なテストプラットホームを提供する。ジッタ抽出回路はチップ外であるため、通信ポート用のハードウェアに関するものを除いては、基本的なクロック同期機能に関して付加されるコストはない。
【００７３】
第１の代替的な実施例においては、汎用コンピュータ（図２には示していない）及びジッタ抽出プログラムを、巡回位相微分器14、速度減算器24、速度積分器26、及びジッタ積分器18の代わりに用いることができる。汎用コンピュータを用いる場合には、ジッタ抽出プログラムはコンピュータに対し、現在の位相データワードを前述したクロック同期装置から読み取り、現在の位相データワードを格納し、前に格納した位相データワードを現在の位相データワードから減算して、微分位相データワードを生成するように指令する。次いで予測デルタ周波数データワードが微分位相データワードから減算されて、フィルタデータワードが生成される。フィルタデータワードは合計されて、予測デルタ周波数データワードとジッタデータワードの両者が生成される。
【００７４】
汎用コンピュータの使用は、コンピュータの演算速度の限界に基づき、スループットの問題を生じうる。スループットの問題に遭遇した場合には、汎用コンピュータはシングルショットモードで動作することができ、その場合にはジッタ抽出用ソフトウェアは、位相データワードのシーケンスが捕捉された後に実行される。
【００７５】
シングルショットモードはジッタデータワードの連続的な出力をもたらすものではないが、シングルショットモードは、前述した基準クロック同期装置の過渡的ジッタ特性を分析するのに特に有用である。例えば、クロック同期装置が入力データビットストリームを獲得中の場合には、ジッタ抽出回路10はジッタ測定値を得ることができない。なぜならデルタ周波数成分ω［デルタ 周波数］の長期平均を予測するための十分な時間又はデータがないからである。他方、シングルショットモードは、予測デルタ周波数成分ω［デルタ 周波数］を位相データワードに印加することを許容する。なぜならシングルショットモードは非リアルタイム処理だからである。
【００７６】
汎用コンピュータをジッタ抽出プログラムと共に用いることにより、クロック同期装置のジッタのテストに関するコスト効率の良い解決策が提供される。汎用コンピュータを用いた実施形態がジッタ抽出回路10と共に実施に移される場合には、連続的及び過渡的の両方のジッタ測定能力を備えて、完全なジッタ分析装置を構築することができる。
【００７７】
位相データワードに加えて、前記で参照したクロック同期装置はまた、15.625メガワード／秒の速度で８ビットの周波数データワードを発生する。各々の周波数データワードは、受信クロックとローカル基準クロックとの間の周波数差を表す。可能な範囲は０から255（８ビット、256カウント）であり、これは1.3ppm／秒に等しい。
【００７８】
第２の代替実施例においては、平均化された周波数データワードを予測デルタ周波数データワードの代わりに用いることができる。これは、予測デルタ周波数データワードが、周波数データワードの長期平均の値を引き写しているからである。周知の回路を用いて周波数データワードを平均化することにより、速度積分器26を排除することができる。
【００７９】
前述したように、ジッタを測定することは込み入った作業であり、テスト機構の周囲に精巧な試験設備を必要とする。従って、ジッタ抽出回路10及び前記参照した基準クロック同期装置の両者を単一の集積回路上に取り込むことにより、各々の集積回路についてのジッタ測定を容易且つ費用を掛けずにもたらすことができる。この付加価値型の特徴はまた、製造環境においては既存のATE（自動試験装置）に対して外的なジッタ抽出用ハードウェアを付加することが不可能な場合に、クロック同期機能のテスト可能性を増大させる。
【００８０】
上述したように、微分位相データワードは「超高周波PLL用デジタル符号化位相−周波数変換器」と題する前記米国特許出願第681,095号において[4]の下に用いられている信号UP PI及びEN PIの引き写しである。加えて、巡回位相微分器14の機能は、この米国特許出願の位相−周波数変換器の機能の逆である。この引き写しの結果、ジッタ抽出回路10をクロック同期装置に対する外付けのものとして構築することが可能となる。さらにまた、ジッタデータを標準的なインタフェースバスを介して送ることにより、システム接続の数を最小限に保つことができる。
【００８１】
先に示した通り、巡回位相微分器14及び速度積分器26といった幾つかの回路ブロックは、ジッタ抽出回路10が集積回路クロック同期装置の集積部分として構築された場合には、冗長なものである。巡回位相微分器14及び速度積分器26は、動作を犠牲にすることなしに排除することができる。加えて、位相データワードを発生することと、オンチップのジッタ抽出回路との間には、実施に際して対立するようなものは何もない。従って、外部のジッタ抽出ソフトウェアに対するインタフェースが必要とされる場合には、位相データワードを集積アプローチに含めることができる。ジッタ抽出回路がオンチップの実施形態についてはコストが主要な関心事であり、何らかの型式の平均化回路の後に、予測デルタ周波数データワードの代わりに周波数データワードを用いることができる。
【００８２】
図５は、読み取りプロセッサを備えた本発明のジッタ抽出回路10のブロック図を示している。図５に示されているように、前述したジッタ抽出回路10に加えて、ジッタ抽出回路10はまた、ジッタデータワードJdwを操作する読み取り回路28を含むことができる。操作された結果は、「ピークピーク追尾（tracker）」及び「RMSコンバータ」のような種々の形態でジッタ統計を示すことができるものであり、提示のためにパーソナルコンピュータへと送られることができる。
【００８３】
本発明の実施においては、本明細書に記載した構成に対する種々の代替を用いることができることが理解されねばならない。特許請求の範囲は本発明を規定することを意図したものであり、請求項の範囲内の構成及びその均等物がそれによってカバーされることが意図されている。
【００８４】
【発明の効果】
以上の如く本発明のジッタ抽出回路は、クロック同期装置からの回復クロック出力を必要とせずに、ジッタを含むクロック同期装置からのデジタル位相データワードの連続ストリームをジッタデータワードへと変換し、これをＰＣの如き低コストのテスト装置によって迅速、正確に解釈してジッタ統計を生成することができる。
【図面の簡単な説明】
【図１】入力位相信号Psについて動作している本発明のジッタ抽出回路10の概念的な表示を示す概略図である。
【図２】本発明により回復クロック信号（図２には示していない）の測定を行うジッタ抽出回路10の実施例を示す概略ブロック図である。
【図３】本発明による巡回位相微分器14のブロック図である。
【図４】本発明による制御ループ16のブロック図である。
【図５】読み取りプロセッサを備えた本発明のジッタ抽出回路10のブロック図である。
【符号の説明】
10 ジッタ抽出回路
12 高域フィルタ
14 巡回位相微分器
16 制御ループ
18 ジッタ積分器
20 位相遅延回路
22 位相減算器
24 速度減算器
26 速度積分器
28 読み取り回路
Claims (9)
- 通信システムからの入力データ信号から回復される回復クロック信号のジッタ成分を測定するためのジッタ抽出回路であって、以下の構成を具備するジッタ抽出回路。
前記入力データ信号と前記回復クロック信号との間の位相差を表し、かつ、前記入力データ信号と前記回復クロック信号との間の周波数変動成分、及び、前記回復クロック信号のジッタ成分を含む位相データワードを受信し、前記周波数変動成分を微分した信号である低周波の微分デルタ周波数成分と前記ジッタ成分を微分した信号である高周波の微分ジッタ成分とを含む微分位相データワードを生成する巡回位相微分器であって、
前記位相データワードは、前記位相差に相当する、予め設定された一定の時間周期の個数をカウント値として所定のビット数で表したものであり、前記位相データワードが前記回復クロック信号の１周期分に相当するカウント値を超える毎に、前記１周期分に相当するカウント値をゼロに戻して、その超えた分に相当するカウント値を位相データワードとし、
所与の時刻に受信した位相データワードと前記所与の時刻から所定のサンプリング周期後の時刻に受信した位相データワード間で減算を行って微分位相データワードを生成する、巡回位相微分器と、
前記微分位相データワードを受信して、前記微分デルタ周波数成分を除去し、前記微分ジッタ成分を出力するフィルタ手段と、
前記フィルタ手段から出力された前記微分ジッタ成分を積分して前記ジッタ成分を生成するジッタ積分器。 - 前記巡回位相微分器が位相遅延回路と位相減算器を備え、前記位相遅延回路の出力は前記位相減算器の一方の入力に接続され、前記位相遅延回路の入力と前記位相減算器の他方の入力は共に接続されて、前記位相データワードを所定のサンプリング周期で受信するように構成されており、前記位相遅延回路は、受信した位相データワードを前記所定のサンプリング周期だけ遅延させ、前記位相減算器は、前記一方の入力において受信した前記遅延された位相データワードと、前記他方の入力において受信した位相データワード間で減算を行うように構成される、請求項１のジッタ抽出回路。
- 前記フィルタ手段が速度減算器と速度積分器を備え、前記速度減算器の一方の入力において前記微分位相データワードを受信し、前記速度減算器の出力は前記速度積分器の入力に接続されるとともに前記フィルタ手段の出力をなし、前記速度積分器の出力が前記速度減算器の他方の入力に接続されるように構成され、
前記速度減算器は、前記一方の入力で受信した前記微分位相データワードと前記他方の入力で受信した前記速度積分器の出力信号との間で減算を行って、減算結果であるフィルタデータワードを生成するように構成され、
前記速度積分器は、前記フィルタデータワードを積分するように構成され、
前記微分位相データワードを受信する毎に前記速度減算器による前記減算と前記速度積分器による前記積分を繰り返し、これによって、前記速度減算器の出力から、前記フィルタデータワードに含まれる前記微分デルタ周波数成分を除去して、前記速度減算器が前記微分ジッタ成分のみを出力するようにする、請求項１または２のジッタ抽出回路。 - 前記フィルタデータワードの値が正の１よりも大きい場合には、そのフィルタデータワードを正の１のシーケンスからなる等価なフィルタデータワードへと変換し、前記シーケンスが正の１と負の１が隣接するシーケンスを含む場合には、前記隣接する正の１と負の１を組み合わせてゼロで表すことが可能な再分配手段をさらに含む、請求項３のジッタ抽出回路。
- 前記フィルタデータワードの値が負の１よりも小さい場合には、そのフィルタデータワードを負の１のシーケンスからなる等価なフィルタデータワードへと変換し、前記シーケンスが正の１と負の１が隣接するシーケンスを含む場合には、前記隣接する正の１と負の１を組み合わせてゼロで表すことが可能な再分配手段をさらに含む、請求項３または４のジッタ抽出回路。
- 前記速度積分器による積分が一連のフィルタデータワードの値を合計するものである、請求項３乃至５のいずれかのジッタ抽出回路。
- 前記ジッタ積分器が一連のフィルタデータワードの値を合計して前記ジッタ成分を発生する、請求項３乃至６のいずれかのジッタ抽出回路。
- 通信システムからの入力データ信号から回復される回復クロック信号のジッタ成分を測定するための方法であって、以下のステップを含む方法。
前記入力データ信号と前記回復クロック信号との間の位相差を表し、かつ、前記入力データ信号と前記回復クロック信号との間の周波数変動成分、及び、前記回復クロック信号のジッタ成分を含む位相データワードを受信し、該位相データワードを微分して、前記周波数変動成分を微分した信号である低周波の微分デルタ周波数成分と前記ジッタ成分を微分した信号である高周波の微分ジッタ成分とを含む微分位相データワードを生成するステップであって、前記位相データワードは、前記位相差に相当する、予め設定された一定の時間周期の個数をカウント値として所定のビット数で表したものであり、前記位相データワードが前記回復クロック信号の１周期分に相当するカウント値を超える毎に、前記１周期分に相当するカウント値をゼロに戻して、その超えた分に相当するカウント値を位相データワードとすることからなる、ステップと、
前記微分位相データワード中の前記微分デルタ周波数成分を除去して、前記微分ジッタ成分を出力するステップと、
前記出力された微分ジッタ成分を積分して前記ジッタ成分を生成するステップ。 - 微分位相データワードを生成する前記ステップにおける位相データワードの前記微分が、現在の位相データワードを所定のサンプリング周期だけ遅延させて、遅延された位相データワードを生成し、前記現在の位相データワードと前記遅延された位相データワード間で減算を行うことである、請求項８の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US991850 | 1992-12-15 | ||
| US07/991,850 US5402443A (en) | 1992-12-15 | 1992-12-15 | Device and method for measuring the jitter of a recovered clock signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06324095A JPH06324095A (ja) | 1994-11-25 |
| JP3916679B2 true JP3916679B2 (ja) | 2007-05-16 |
Family
ID=25537643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31522493A Expired - Lifetime JP3916679B2 (ja) | 1992-12-15 | 1993-12-15 | 回復クロック信号のジッタの測定装置及び方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5402443A (ja) |
| EP (1) | EP0602884A1 (ja) |
| JP (1) | JP3916679B2 (ja) |
| CA (1) | CA2111452A1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903605A (en) * | 1995-03-30 | 1999-05-11 | Intel Corporation | Jitter detection method and apparatus |
| US5748672A (en) * | 1995-08-11 | 1998-05-05 | Cenrad, Inc. | System for measuring jitter in a non-binary digital signal |
| US5757652A (en) * | 1995-12-21 | 1998-05-26 | Tektronix, Inc. | Electrical signal jitter and wander measurement system and method |
| US5754437A (en) * | 1996-09-10 | 1998-05-19 | Tektronix, Inc. | Phase measurement apparatus and method |
| US6088415A (en) * | 1998-02-23 | 2000-07-11 | National Semiconductor Corporation | Apparatus and method to adaptively equalize duty cycle distortion |
| US7263150B2 (en) * | 2001-03-20 | 2007-08-28 | Advantest Corp. | Probability estimating apparatus and method for peak-to-peak clock skews |
| JP2004021316A (ja) * | 2002-06-12 | 2004-01-22 | Fujitsu Ltd | 通信方法、電子機器、および通信プログラム |
| US7434113B2 (en) * | 2002-09-30 | 2008-10-07 | Lecroy Corporation | Method of analyzing serial data streams |
| US7437624B2 (en) * | 2002-09-30 | 2008-10-14 | Lecroy Corporation | Method and apparatus for analyzing serial data streams |
| US7519874B2 (en) * | 2002-09-30 | 2009-04-14 | Lecroy Corporation | Method and apparatus for bit error rate analysis |
| US7545858B2 (en) * | 2004-06-29 | 2009-06-09 | Agilent Technologies, Inc. | Method of measuring jitter frequency response |
| CN100357935C (zh) * | 2004-08-27 | 2007-12-26 | 鸿富锦精密工业（深圳）有限公司 | 泛用型抖动分析系统及方法 |
| CN100468997C (zh) * | 2004-10-08 | 2009-03-11 | 鸿富锦精密工业（深圳）有限公司 | 抖动图形产生装置及方法 |
| EP1938268A4 (en) * | 2005-08-29 | 2010-02-17 | Tektronix Inc | MEASURE AND DISPLAY FOR VIDEO TIP JITTER WITH EXPECTED PROBABILITY |
| US7394277B2 (en) * | 2006-04-20 | 2008-07-01 | Advantest Corporation | Testing apparatus, testing method, jitter filtering circuit, and jitter filtering method |
| JPWO2008114700A1 (ja) * | 2007-03-13 | 2010-07-01 | 株式会社アドバンテスト | 測定装置、測定方法、試験装置、電子デバイス、および、プログラム |
| JP4979003B2 (ja) * | 2007-04-09 | 2012-07-18 | 日本電信電話株式会社 | Ｃｄｒ回路 |
| JP2009250644A (ja) * | 2008-04-02 | 2009-10-29 | Nippon Telegr & Teleph Corp <Ntt> | ジッタ検出回路 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3711773A (en) * | 1970-07-09 | 1973-01-16 | Hekimian Laboratories Inc | Phase jitter meter |
| US3778704A (en) * | 1973-04-02 | 1973-12-11 | Telecommunications Technology | Technique for directly measuring a signal-to-noise ratio of a communication circuit |
| DE2846271C2 (de) * | 1978-10-24 | 1981-01-08 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltung zur Ermittlung des Phasenjitters von Digitalsignalen |
| EP0166839B1 (fr) * | 1984-06-29 | 1989-05-17 | International Business Machines Corporation | Procédé et dispositif de mesure de la gigue de phase d'un canal de transmission |
| JPS62284268A (ja) * | 1986-06-02 | 1987-12-10 | Advantest Corp | 時間間隔分析装置 |
| IT1210836B (it) * | 1987-06-26 | 1989-09-29 | Sip | Strumento per la misura del rumore di fase di segnali analogici |
| JP2658221B2 (ja) * | 1988-07-27 | 1997-09-30 | 日本電気株式会社 | 位相制御方式 |
| US4975634A (en) * | 1989-04-07 | 1990-12-04 | General Signal Corporation | Jitter measurement device |
| GB2242800B (en) * | 1990-04-03 | 1993-11-24 | Sony Corp | Digital phase detector arrangements |
| US5056054A (en) * | 1990-05-02 | 1991-10-08 | National Semiconductor Corporation | Digital phase locked loop utilizing a multi-bit phase error input for control of a stepped clock generator |
| FR2668323B1 (fr) * | 1990-10-17 | 1993-01-15 | Telecommunications Sa | Dispositif de reduction de la gigue due aux sauts de pointeurs dans un reseau de telecommunications numeriques. |
| US5224125A (en) * | 1991-04-05 | 1993-06-29 | National Semiconductor Corporation | Digital signed phase-to-frequency converter for very high frequency phase locked loops |
| US5132633A (en) * | 1991-05-21 | 1992-07-21 | National Semiconductor Corporation | PLL using a multi-phase frequency correction circuit in place of a VCO |
| US5351275A (en) * | 1991-07-15 | 1994-09-27 | National Semiconductor Corporation | Digital serial loop filter for high speed control systems |
| US5239561A (en) * | 1991-07-15 | 1993-08-24 | National Semiconductor Corporation | Phase error processor |
| US5295079A (en) * | 1991-07-18 | 1994-03-15 | National Semiconductor Corporation | Digital testing techniques for very high frequency phase-locked loops |
| US5241285A (en) * | 1991-10-03 | 1993-08-31 | Apogee Electronics Corporation | Phase locked loop reference slaving circuit |
-
1992
- 1992-12-15 US US07/991,850 patent/US5402443A/en not_active Expired - Lifetime
-
1993
- 1993-12-07 EP EP93309840A patent/EP0602884A1/en not_active Withdrawn
- 1993-12-14 CA CA002111452A patent/CA2111452A1/en not_active Abandoned
- 1993-12-15 JP JP31522493A patent/JP3916679B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06324095A (ja) | 1994-11-25 |
| EP0602884A1 (en) | 1994-06-22 |
| CA2111452A1 (en) | 1994-06-16 |
| US5402443A (en) | 1995-03-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050928 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20051003 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051228 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060830 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060906 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061130 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070207 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100216 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110216 Year of fee payment: 4 |
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