JP3889516B2 - トレリスデコーダ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、トレリス符号化変調方式におけるトレリスデコーダに関し、特に振幅と位相を同時に変化させるＱＡＭ変復調システムにおいて利用されるトレリスデコーダに関する。
【０００２】
【従来の技術】
多値ＱＡＭ変復調システムでは、伝送中に伝送路において生じる雑音や反射の影響を受けてＱＡＭ復調後の復調信号に誤りが生じることがあるため、送信側において伝送信号を誤り訂正符号化して伝送するようにしている。
【０００３】
多値ＱＡＭ変復調システムにおいて多値ＱＡＭシンボルは、「Ｉx-1 Ｉx-2 ・・Ｉx1 Ｉx0，Ｑx-1 Ｑx-2 ・・Ｑx1 Ｑx0」（各「Ｉx-1 」、「Ｉx-2 」、「Ｉx1」、「Ｉx0」、「Ｑx-1 」、「Ｑx-2 」、「Ｑx1」、「Ｑx0」はいずれも「０」または「１」である）のようにＩ軸およびＱ軸のシンボルがそれぞれＸビットで表現される。多値ＱＡＭ変復調システムの送信側は、多値ＱＡＭシンボルの最下位ビット（以下、ＬＳＢとする）である「Ｉx0」と「Ｑx0」に畳み込み符号化されたデータを割り付け、またＩ軸およびＱ軸の各シンボルのＬＳＢを除く「Ｉx-1 」〜「Ｉx1」および「Ｑx-1 」〜「Ｑx1」の上位「Ｘ−１」ビットの部分に畳み込み符号化されないデータを割り付けて、多値ＱＡＭ変調して送信する。
【０００４】
受信側は、受信信号に対して多値ＱＡＭ復調を行って復調信号を得、それをトレリスデコーダに入力して誤り訂正を行い、送信側で伝送したＱＡＭシンボルの推定を行う。ここでＩ軸およびＱ軸のそれぞれの復調信号はＮビットの軟判定信号であり、その信号の上位「Ｘ」ビットの部分はＱＡＭシンボルの推定値を表し、また上位の「Ｘ」ビット部分を除く下位の「Ｎ−Ｘ」ビットの部分はＩ軸およびＱ軸のそれぞれのＱＡＭシンボルからの誤差を表している。
【０００５】
トレリスデコーダは、一般にビタビデコーダ、領域判定回路、ＲＡＭ等からなる遅延回路、選択回路、畳み込み符号器およびデマッパーを有する。Ｉ軸およびＱ軸の各ＱＡＭシンボルのＬＳＢに相当する復調信号の「Ｎ−Ｘ＋１」ビット目についての誤り訂正はビタビデコーダで行われる。各ＱＡＭシンボルの上位「Ｘ−１」ビット部分についての誤り訂正は、ビタビデコーダの誤り訂正結果を畳み込み符号器で再符号化して得られた各ＱＡＭシンボルのＬＳＢの推定値を用いて行われる。その際各ＱＡＭシンボルの上位「Ｘ−１」ビット部分の符号は遅延回路で遅延された後に選択回路に入力される。それによって選択回路において各ＱＡＭシンボルの上位「Ｘ−１」ビット部分の符号と各ＱＡＭシンボルのＬＳＢの推定値との位相が揃えられる。
【０００６】
図８は、従来のＱＡＭシンボルの誤り訂正について説明するために、Ｉ軸の６４ＱＡＭの復調信号とＱＡＭシンボルとの関係を示す模式図である。図８では、６４ＱＡＭのシンボルを「Ｉ2 Ｉ1 Ｉ0 」と表し、Ｉ軸の復調信号Ｉr を「Ｉr2 Ｉr1 Ｉr0 Ｉe3 Ｉe2 Ｉe1 Ｉe0」と表し、２の補数で表現している。なおＱ軸の６４ＱＡＭの復調信号とＱＡＭシンボルとの関係についても同様である。送信側がシンボルＡ「１１０」（図８の◆印）を送り、それを受信側で復調したところ、伝送路のノイズにより復調信号に誤りが生じ、復調信号Ｂ「１０１ｘｘｘｘ」（図８の×印）または復調信号Ｃ「１１１ｘｘｘｘ」（図８の＋印）が得られたと仮定する。なおｘは「０」または「１」を表すものとする。
【０００７】
（１）復調信号Ｂ「１０１ｘｘｘｘ」の誤り訂正
ビタビデコーダで得られた誤り訂正結果を畳み込み符号器で再符号化した値が「０」であっても、復調信号の上位２ビットは「１０」であり、送信したシンボルＡ「１１０」とすることができない。このため復調信号Ｂである場合には、領域判定回路は、ＱＡＭシンボルのＬＳＢが「１」と「０」の場合に備えて「１０」と「１１」の４ビットを出力する必要がある。選択回路は、シンボル点のＬＳＢが「０」であるとき、領域判定回路出力の「１１」を選択することで、復調信号の上位２ビットについての誤り訂正を行う。
【０００８】
（２）復調信号Ｃ「１１１ｘｘｘｘ」の誤り訂正
ビタビデコーダで得られた誤り訂正結果を畳み込み符号器で再符号化した値が「０」および「１」のいずれであっても、復調信号の上位２ビットは「１１」である。従って復調信号Ｃである場合には、領域判定回路は、ＱＡＭシンボルのＬＳＢが「１」と「０」の場合に備えて「１１」と「１１」の４ビットを出力する必要がある。
【０００９】
従来の領域判定回路と選択回路の出力結果をまとめると以下のようになる。
（１）復調信号が「１００００００」〜「１０１０１１１」（図８の領域（１））のときには、領域判定回路は「１０」および「１０」を出力し、選択回路は、ＬＳＢが「０」および「１」のときにはそれぞれ「１０」および「１０」を出力する。
（２）復調信号が「１０１１０００」〜「１１００１１１」（図８の領域（２））のときには、領域判定回路は「１１」および「１０」を出力し、選択回路は、ＬＳＢが「０」および「１」のときにはそれぞれ「１１」および「１０」を出力する。
（３）復調信号が「１１０１０００」〜「１１１０１１１」（図８の領域（３））のときには、領域判定回路は「１１」および「１１」を出力し、選択回路は、ＬＳＢが「０」および「１」のときにはそれぞれ「１１」および「１１」を出力する。
【００１０】
（４）復調信号が「１１１１０００」〜「１１１１１１１」および「０００００００」〜「００００１１１」（図８の領域（４））のときには、領域判定回路は「００」および「１１」を出力し、選択回路は、ＬＳＢが「０」および「１」のときにはそれぞれ「００」および「１１」を出力する。
（５）復調信号が「０００１０００」〜「００１０１１１」（図８の領域（５））のときには、領域判定回路は「００」および「００」を出力し、選択回路は、ＬＳＢが「０」および「１」のときにはそれぞれ「００」および「００」を出力する。
（６）復調信号が「００１１０００」〜「０１００１１１」（図８の領域（６）のときには、領域判定回路は「０１」および「００」を出力し、選択回路は、ＬＳＢが「０」および「１」のときにはそれぞれ「０１」および「００」を出力する。
（７）復調信号が「０１０１０００」〜「０１１１１１１」（図８の領域（７）のときには、領域判定回路は「０１」および「０１」を出力し、選択回路は、ＬＳＢが「０」および「１」のときにはそれぞれ「０１」および「０１」を出力する。
【００１１】
【発明が解決しようとする課題】
しかしながら従来のトレリスデコーダでは、ＱＡＭシンボルの上位「Ｘ−１」ビットの部分について誤り訂正を行う際、領域判定回路の出力はＩ軸およびＱ軸のそれぞれについて「（Ｘ−１）×２」ビット分、両軸合わせて「（Ｘ−１）×４」ビット分必要となる。
【００１２】
従って領域判定回路出力が入力されるＲＡＭ等の遅延回路のサイズは「（Ｘ−１）×４ビット×ｍ」となる。ここでｍは、復調信号の上位から第「Ｎ−Ｘ＋１」ビット目の値がトレリスデコーダへ入力されてから、再符号化されるまでの遅延量である。例えば６４ＱＡＭの場合、上述したように領域判定回路は片軸について４ビットの符号を出力するため、遅延回路にはＱとＩの両軸合わせて合計８ビットの符号が入力されることになる。従って従来は、遅延回路の回路規模は「８ビット×ｍワード」となる。
【００１３】
ここで遅延量ｍは、ビタビデコーダの打ち切り長に依存し、この打ち切り長は畳み込み符号の拘束長の５〜７倍の長さが必要となる。また遅延回路への入力は、ＱＡＭシンボルの多値数に依存する。これらのことから遅延回路のサイズは、畳み込み符号の拘束長が大きくなるのに連れて大きくなり、またＱＡＭシンボルの多値数が大きくなるのに連れて大きくなり、トレリスデコーダの回路規模が大きくなってしまうという問題点があった。
【００１４】
本発明は、上記問題点を解決するためになされたもので、遅延回路への入力ビット数をできるだけ減らすことにより遅延回路の素子数をできるだけ少なくし、それによって全体の回路規模ができるだけ小さくて済むトレリスデコーダを得ることを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明は、送信側でシンボルに対してトレリス符号化変調された信号を、Ｉ軸およびＱ軸のそれぞれに対して、Ｎビット（ただしＮは自然数）の二値符号により表された信号に復調し、その復調信号の最上位ビット（以下、ＭＳＢとする）から、上位から第Ｘ番目（ただしＸはＮよりも小さい自然数）のビットまでのＸビットの符号で表された受信シンボルの誤り訂正を行うトレリスデコーダにおいて、前記復調信号のＭＳＢから、上位から第「Ｘ＋１」番目のビットまでの「Ｘ＋１」ビットの符号に基づいて、Ｘビットで表された互いに異なる「２のＸ乗」個の符号のうちのいずれかを出力する前置回路と、前記前置回路から出力されたいずれかのＸビットで表された符号に基づいて、「Ｘ−１」ビットで表された互いに異なる「２の（Ｘ−１）乗」個の符号のうちのいずれかを出力する領域判定回路と、前記受信シンボルのＬＳＢの符号の値についての誤り訂正を行うビタビデコーダと、ビタビデコーダの誤り訂正結果に基づいて再符号化を行い、それによって得られた受信シンボルのＬＳＢの符号の推定値を出力する畳み込み符号器と、前記領域判定回路から出力されたいずれかの「Ｘ−１」ビットの符号、前記受信シンボルのＭＳＢの符号、および前記畳み込み符号器から出力された１ビットの符号よりなる合計「Ｘ＋１」ビットの符号に基づいて前記受信シンボルのＭＳＢから、上位から第「Ｘ−１」番目の上位ビットまでの「Ｘ−１」ビットの符号の値を特定する選択回路と、領域判定回路から出力されたいずれかの「Ｘ−１」ビットの符号、および前記復調信号のＭＳＢの符号が入力され、かつそれらの合計Ｘビットの符号を、畳み込み符号器から出力された１ビットの符号と同期して前記選択回路に入力させるための遅延回路と、を具備する。
【００１６】
この発明によれば、前置回路は、復調信号の上位「Ｘ＋１」ビットの符号に基づいてＸビットで表された符号を出力し、領域判定回路は、前置回路から出力されたＸビットの符号に基づいて「Ｘ−１」ビットで表された符号を出力し、遅延回路は、領域判定回路から出力された「Ｘ−１」ビットの符号と、復調信号のＭＳＢの符号が入力され、かつそれらの合計Ｘビットの符号を遅延させた後に選択回路へ出力する。一方ビタビデコーダは、受信シンボルのＬＳＢの値についての誤り訂正を行い、畳み込み符号器は、ビタビデコーダの誤り訂正結果に基づいて再符号化を行い、それによって受信シンボルのＬＳＢの推定値を求めて選択回路へ出力する。選択回路は、遅延回路および畳み込み符号器から、領域判定回路から出力された「Ｘ−１」ビットの符号と、受信シンボルのＭＳＢの符号と、畳み込み符号器から出力された受信シンボルのＬＳＢの推定符号を同期して受け取り、それらに基づいて受信シンボルの上位「Ｘ−１」ビットの符号の値を特定する。
【００１７】
この発明において、前記Ｘは３であり、前記前置回路は、前記復調信号の上位４ビット分の符号に基づいて「１１１」、「１１０」、「１０１」、「１００」、「０１１」、「０１０」、「００１」および「０００」のうちのいずれかを出力し、前記領域判定回路は、前記前置回路から出力された３ビットの符号に基づいて「１１」、「１０」、「０１」および「００」のうちのいずれかを出力する。
【００１８】
この発明によれば、前置回路は、復調信号の上位４ビットの符号に基づいて３ビットの符号を出力し、領域判定回路は、前置回路から出力された３ビットの符号に基づいて２ビットの符号を出力し、遅延回路は、領域判定回路から出力された２ビットの符号と、復調信号のＭＳＢの符号が入力され、かつそれらの合計３ビットの符号を遅延させた後に選択回路へ出力する。一方ビタビデコーダは、受信シンボルのＬＳＢの値についての誤り訂正を行い、畳み込み符号器は、ビタビデコーダの誤り訂正結果に基づいて再符号化を行い、それによって受信シンボルのＬＳＢの推定値を求めて選択回路へ出力する。選択回路は、遅延回路および畳み込み符号器から、領域判定回路から出力された２ビットの符号と、受信シンボルのＭＳＢの符号と、畳み込み符号器から出力された受信シンボルのＬＳＢの推定符号を同期して受け取り、それらに基づいて受信シンボルの上位２ビットの符号の値を特定する。
【００１９】
この発明において、前記Ｎは７であり、前記前置回路は、つぎの（１）〜（８）のいずれかを出力する。
（１）復調信号が「０００００００」〜「００００１１１」または「１１１１０００」〜「１１１１１１１」のときには「０００」、
（２）復調信号が「０００１０００」〜「０００１１１１」または「１１１００００」〜「１１１０１１１」のときには「００１」、
（３）復調信号が「００１００００」〜「００１０１１１」または「１１０１０００」〜「１１０１１１１」のときには「０１０」、
（４）復調信号が「００１１０００」〜「００１１１１１」または「１１０００００」〜「１１００１１１」のときには「０１１」、
（５）復調信号が「０１０００００」〜「０１００１１１」または「１０１１０００」〜「１０１１１１１」のときには「１００」、
（６）復調信号が「０１０１０００」〜「０１０１１１１」または「１０１００００」〜「１０１０１１１」のときには「１０１」、
（７）復調信号が「０１１００００」〜「０１１０１１１」または「１００１０００」〜「１００１１１１」のときには「１１０」、
（８）復調信号が「０１１１０００」〜「１０００１１１」のときには「１１１」。
【００２０】
この発明によれば、前置回路は復調信号に基づいて３ビットの符号を出力する。
【００２１】
この発明において、前記領域判定回路は、つぎの（１）〜（４）のいずれかを出力する。
（１）前置回路出力が「０００」のときには「００」、
（２）前置回路出力が「００１」または「０１０」のときには「０１」、
（３）前置回路出力が「０１１」または「１００」のときには「１０」、
（４）前置回路出力が「１０１」、「１１０」または「１１１」のときには「１１」。
【００２２】
この発明によれば、領域判定回路は、復調信号が「０００００００」〜「００００１１１」または「１１１１０００」〜「１１１１１１１」のときには「００」を出力し、復調信号が「０００１０００」〜「００１０１１１」または「１１０１０００」〜「１１１０１１１」のときには「０１」を出力し、復調信号が「００１１０００」〜「０１００１１１」または「１０１１０００」〜「１１００１１１」のときには「１０」を出力し、復調信号が「０１０１０００」〜「１０１０１１１」のときには「１１」を出力する。
【００２３】
この発明において、前記選択回路は、つぎの（１）〜（８）のいずれかを出力する。
（１）領域判定回路出力が「００」または「０１」で、かつ受信シンボルのＭＳＢが「０」のときには「００」、
（２）領域判定回路出力が「００」または「０１」で、かつ受信シンボルのＭＳＢが「１」のときには「１１」、
（３）領域判定回路出力が「１０」で、かつ受信シンボルのＭＳＢが「０」で、かつ畳み込み符号器出力が「１」のときには「００」、
（４）領域判定回路出力が「１０」で、かつ受信シンボルのＭＳＢが「０」で、かつ畳み込み符号器出力が「０」のときには「０１」、
（５）領域判定回路出力が「１０」で、かつ受信シンボルのＭＳＢが「１」で、かつ畳み込み符号器出力が「１」のときには「１０」、
（６）領域判定回路出力が「１０」で、かつ受信シンボルのＭＳＢが「１」で、かつ畳み込み符号器出力が「０」のときには「１１」、
（７）領域判定回路出力が「１１」で、かつ受信シンボルのＭＳＢが「０」のときには「０１」、
（８）領域判定回路出力が「１１」で、かつ受信シンボルのＭＳＢが「１」のときには「１０」。
【００２４】
この発明によれば、領域判定回路の出力、受信シンボルのＭＳＢ、および畳み込み符号器の再符号化により得られた受信シンボルのＬＳＢの推定符号に基づいて、選択回路により誤り訂正が行われ、受信シンボルの上位２ビットの符号が特定される。
【００２５】
【発明の実施の形態】
以下、この発明にかかるトレリスデコーダの実施の形態を、添付図面を参照して詳細に説明する。図１は、本発明にかかるトレリスデコーダの一例を示すブロック図であり、同図にはＩ軸についてのみ示されている。なお図１およびその他の図面、並びに以下の説明においては、Ｉ軸についてのみ図示および説明するが、Ｑ軸についてはＩ軸と同様であるため、説明を省略する。
【００２６】
このトレリスデコーダは、従来と同様に領域判定回路２、ＲＡＭ等からなる遅延回路３、選択回路４、ビタビデコーダ５、畳み込み符号器６および図示省略したデマッパーを備えており、さらに領域判定回路２の前段に前置回路１を有している。
【００２７】
例えば６４ＱＡＭの場合、前置回路１には、７ビットの復調信号のうち上位の４ビットが入力される。前置回路１は、入力された４ビットの符号に基づいて３ビットの符号を生成し、それを出力する。領域判定回路２は、前置回路１から入力された３ビットの符号に基づいて２ビットの符号を生成し、それを出力する。領域判定回路２から出力された２ビットの符号は、受信シンボルのＭＳＢに相当する復調信号のＭＳＢの符号とともに、遅延回路３に入力される。そして遅延回路に入力された合計３ビットの符号は、ここで期間Ｔだけ遅延された後、選択回路４に出力される。
【００２８】
一方ビタビデコーダ５には復調信号が入力され、それに基づきビタビデコーダ５は受信シンボルのＬＳＢの符号の値についての誤り訂正を行う。畳み込み符号器６は、ビタビデコーダ５の誤り訂正結果に基づき再符号化を行って受信シンボルのＬＳＢの符号の推定値を求め、それを選択回路４に出力する。その際、ビタビデコーダ５に復調信号が入力されてから、受信シンボルのＬＳＢの符号の推定値が畳み込み符号器６から出力されるまでに要する時間はＴである。従って選択回路４には、畳み込み符号器６から出力された受信シンボルのＬＳＢの推定符号が、遅延回路３から出力された領域判定回路出力の２ビットの符号および復調信号のＭＳＢの符号と同期して入力される。
【００２９】
選択回路４は、受信シンボルのＬＳＢの推定符号、領域判定回路出力の２ビットの符号および復調信号のＭＳＢの符号に基づいて受信シンボルの上位２ビットの符号を特定し、それを図示しないデマッパーに出力する。またデマッパーには、ビタビデコーダ５の誤り訂正結果も入力される。
【００３０】
図２は、前置回路１の実施例を示す回路図である。この前置回路１は、例えば３個の排他的論理和演算を行うＸＯＲゲート１１，１２，１３で構成されている。復調信号Ｉr を各ビットが２の補数で表されてなる「Ｉr2 Ｉr1 Ｉr0 Ｉe3Ｉe2 Ｉe1 Ｉe0」とし、前置回路１から出力される３ビットの信号を各ビットが２の補数で表されてなる「Ｓ12 Ｓ11 Ｓ10」と表した場合、第１のＸＯＲゲート１１は、復調信号のＭＳＢに相当する信号「Ｉr2」と上位から第２番目のビットに相当する信号「Ｉr1」が入力され、前置回路１から出力される３ビットのうちＭＳＢに相当する信号Ｓ12を出力する。
【００３１】
第２のＸＯＲゲート１２は、復調信号の「Ｉr2」と上位から第３番目のビットに相当する信号「Ｉr0」が入力され、前置回路１から出力される３ビットのうち上位から第２番目のビットに相当する信号Ｓ11を出力する。
【００３２】
第３のＸＯＲゲート１３は、復調信号の「Ｉr2」と上位から第４番目のビットに相当する信号「Ｉe3」が入力され、前置回路１から出力される３ビットのうちＬＳＢに相当する信号Ｓ10を出力する。
【００３３】
図３は、領域判定回路２の実施例を示す回路図である。この領域判定回路２は、例えばＮＯＴゲート２１、ＮＯＲゲート２２、ＡＮＤゲート２３、ＯＲゲート２４および２ｔｏ１セレクタ（選択回路）２５で構成されている。ＮＯＴゲート２１は、前置回路１の３ビットの出力信号のうちＬＳＢに相当する「Ｓ10」が入力され、それを反転してＮＯＲゲート２２の一方の入力端子と２ｔｏ１セレクタ２５の一方の入力端子（以下、Ａ端子とする）へ出力する。
【００３４】
ＮＯＲゲート２２は、もう一方の入力端子に前置回路１の３ビットの出力信号のうちＭＳＢに相当する「Ｓ12」が入力され、２入力の論理和を反転して２ｔｏ１セレクタ２５のもう一方の入力端子（以下、Ｂ端子とする）へ出力する。
【００３５】
２ｔｏ１セレクタ２５は、そのＳ端子に前置回路１の３ビットの出力信号のうち中央のビットに相当する「Ｓ11」が入力され、そのＳ端子の入力信号が「０」のときにＡ端子の入力信号の反転信号を出力し、またＳ端子の入力信号が「１」のときにＢ端子の入力信号の反転信号を出力する。この２ｔｏ１セレクタ２５の出力信号は、領域判定回路２から出力される２ビットの信号を各ビットが２の補数で表されてなる「Ｓ21 Ｓ20」と表した場合のＬＳＢに相当する信号「Ｓ20」である。
【００３６】
ＡＮＤゲート２３は、前置回路１の３ビットの出力信号のうち中央のビットに相当する「Ｓ11」とＬＳＢに相当する「Ｓ10」が入力され、それら２入力の論理積をＯＲゲート２４の一方の入力端子へ出力する。
【００３７】
ＯＲゲート２４は、もう一方の入力端子に前置回路１の３ビットの出力信号のうちＭＳＢに相当する「Ｓ12」が入力され、２入力の論理和を、領域判定回路２の２ビットの出力信号「Ｓ21 Ｓ20」のＭＳＢに相当する信号「Ｓ21」として出力する。
【００３８】
図４は、選択回路４の実施例を示す回路図である。この選択回路４は、例えば３個のＡＮＤゲート４１，４５，４７、第４のＸＯＲゲート４２、第２の２ｔｏ１セレクタ４３および３個のＯＲゲート４４，４６，４８で構成されている。第２のＡＮＤゲート４１は、領域判定回路２の２ビットの出力信号のうちＭＳＢに相当する「Ｓ21」と、畳み込み符号器６から出力された１ビット「Ｓ3 」の反転信号が入力され、それら２入力の論理積を２ｔｏ１セレクタ４３のＡ端子へ出力する。
【００３９】
ＸＯＲゲート４２は、復調信号のＭＳＢに相当する「Ｉr2」と領域判定回路２の２ビットの出力信号のうちＭＳＢに相当する「Ｓ21」が入力され、それら２入力の排他的論理和を２ｔｏ１セレクタ４３のＢ端子へ出力する。
【００４０】
２ｔｏ１セレクタ４３は、そのＳ端子に領域判定回路２の２ビットの出力信号のうちＬＳＢに相当する「Ｓ20」が入力され、そのＳ端子の入力信号が「０」のときにＡ端子の入力信号の反転信号を出力し、またＳ端子の入力信号が「１」のときにＢ端子の入力信号の反転信号を出力する。この２ｔｏ１セレクタ４３の出力信号は、反転されて第２のＯＲゲート４４の一方の入力端子に入力される。
【００４１】
第３のＡＮＤゲート４５は、入力端子を３つ備えており、領域判定回路２の２ビットの出力信号の各ビット「Ｓ20」および「Ｓ21」がいずれも反転されて入力されるとともに、畳み込み符号器６の出力ビット「Ｓ3 」が入力され、それら３入力の論理積を第２のＯＲゲート４４のもう一方の入力端子に出力する。
【００４２】
第２のＯＲゲート４４は、２入力の論理和を、選択回路４の２ビットの出力信号「Ｓ31 Ｓ30」のＬＳＢに相当する信号「Ｓ30」として出力する。
【００４３】
第３のＯＲゲート４６は、領域判定回路２の２ビットの出力信号の各ビット「Ｓ20」および「Ｓ21」が入力され、それら２入力の論理和を第４のＡＮＤゲート４７の一方の入力端子へ出力する。
【００４４】
第４のＡＮＤゲート４７は、もう一方の入力端子に復調信号のＭＳＢに相当する「Ｉr2」が入力され、２入力の論理積を第４のＯＲゲート４８の一方の入力端子へ出力する。
【００４５】
第４のＯＲゲート４８は、もう一方の入力端子に第３のＡＮＤゲート４５の出力が入力され、２入力の論理和を、選択回路４の２ビットの出力信号「Ｓ31 Ｓ30」のＭＳＢに相当する信号「Ｓ31」として出力する。
【００４６】
つぎに前置回路１、領域判定回路２および選択回路４の作用について図５乃至図６を参照しながら説明する。図５および図６には、前置回路１、領域判定回路２および選択回路４の入出力の関係が示されている。
【００４７】
それらの図表に示すように、前置回路１は、（１）復調信号の上位４ビットである「Ｉr2 Ｉr1 Ｉr0 Ｉe3」が「００００」または「１１１１」のときには「０００」を、（２）「Ｉr2 Ｉr1 Ｉr0 Ｉe3」が「０００１」または「１１１０」のときには「００１」を、（３）「Ｉr2 Ｉr1 Ｉr0 Ｉe3」が「００１０」または「１１０１」のときには「０１０」を、（４）「Ｉr2 Ｉr1 Ｉr0 Ｉe3」が「００１１」または「１１００」のときには「０１１」を、（５）「Ｉr2 Ｉr1 Ｉr0 Ｉe3」が「０１００」または「１０１１」のときには「１００」を、（６）「Ｉr2 Ｉr1 Ｉr0 Ｉe3」が「０１０１」または「１０１０」のときには「１０１」を、（７）「Ｉr2 Ｉr1 Ｉr0 Ｉe3」が「０１１０」または「１００１」のときには「１１０」を、（８）「Ｉr2 Ｉr1 Ｉr0 Ｉe3」が「０１１１」または「１０００」のときには「１１１」を出力する。
【００４８】
領域判定回路２は、（１）前置回路１の出力である「Ｓ12 Ｓ11 Ｓ10」が「０００」のときには「００」を、（２）「Ｓ12 Ｓ11 Ｓ10」が「００１」または「０１０」のときには「０１」を、（３）「Ｓ12 Ｓ11 Ｓ10」が「０１１」または「１００」のときには「１０」を、（４）「Ｓ12 Ｓ11 Ｓ10」が「１０１」、「１１０」または「１１１」のときには「１１」を出力する。
【００４９】
選択回路４は、（１）領域判定回路２の出力である「Ｓ21 Ｓ20」が「００」または「０１」で、かつ復調信号のＭＳＢ（すなわち受信シンボルのＭＳＢ）「Ｉr2」が「０」のときには、畳み込み符号器６の出力「Ｓ3 」が「０」であっても「１」であっても「００」を、（２）「Ｓ21 Ｓ20」が「００」または「０１」で、かつ「Ｉr2」が「１」のときには、「Ｓ3 」が「０」であっても「１」であっても「１１」を、（３）「Ｓ21 Ｓ20」が「１０」で、かつ「Ｉr2」が「０」で、かつ「Ｓ3 」が「１」のときには「００」を、（４）「Ｓ21 Ｓ20」が「１０」で、かつ「Ｉr2」が「０」で、かつ「Ｓ3 」が「０」のときには「０１」を、（５）「Ｓ21 Ｓ20」が「１０」で、かつ「Ｉr2」が「１」で、かつ「Ｓ3 」が「１」のときには「１０」を、（６）「Ｓ21 Ｓ20」が「１０」で、かつ「Ｉr2」が「１」で、かつ「Ｓ3 」が「０」のときには「１１」を、（７）「Ｓ21Ｓ20」が「１１」で、かつ「Ｉr2」が「０」のときには、「Ｓ3 」が「０」であっても「１」であっても「０１」を、（８）「Ｓ21 Ｓ20」が「１１」で、かつ「Ｉr2」が「１」のときには、「Ｓ3 」が「０」であっても「１」であっても「１０」を出力する。
【００５０】
従って選択回路４の出力により、復調信号の上位２ビットすなわち受信シンボルの上位２ビット「Ｉr2 Ｉr1」が特定される。図７は、復調信号とＱＡＭシンボルとの関係を模式的に示す図であり、同図に示すように、８個のシンボルに対して復調信号を４つの領域に分けて取り扱うことができる。
【００５１】
上述実施の形態によれば、８個のシンボルに対して復調信号を４つの領域に分けて取り扱い、前置回路１により復調信号の上位４ビットの符号に基づいて３ビットの符号を得、領域判定回路２により、３ビットの前置回路出力に基づいて２ビットの符号を得ることによって４つのうちのいずれかの領域を特定し、遅延回路３で２ビットの領域判定回路出力と復調信号のＭＳＢの符号を遅延させた後、選択回路４において、２ビットの領域判定回路出力と、復調信号のＭＳＢと、畳み込み符号器６から出力された受信シンボルのＬＳＢの推定値とに基づいて受信シンボルの上位２ビットの値を特定するため、遅延回路３に入力される符号のビット数はＩ軸およびＱ軸のそれぞれについて３ビット、両軸合わせて６ビットとなる。
【００５２】
これは、遅延回路の入力ビット数が、従来のＩ軸およびＱ軸のそれぞれについて４ビット、両軸合わせて８ビットに比べて少ないので、遅延回路３の回路規模を小さくすることができる。従ってトレリスデコーダ全体の回路規模を小さくすることができるので、従来よりもＬＳＩの小面積化が図れ、低消費電力効果が得られる。
【００５３】
なお上述実施の形態においては、前置回路１、領域判定回路２および選択回路４の構成を具体的に図示して説明したが、それらは図示例に限定されずに他の構成であってもよいし、また復調信号の領域分けの境界は厳密なものではなく前後にずれてもよいし、本発明は６４ＱＡＭに限らず１６ＱＡＭや２５６ＱＡＭなどのトレリス符号化変調システムにも適用できる。
【００５４】
【発明の効果】
以上、説明したとおり、本発明によれば、遅延回路は、領域判定回路から出力された「Ｘ−１」ビットの符号と、復調信号のＭＳＢの符号が入力され、かつそれらの合計Ｘビットの符号を遅延させた後に選択回路へ出力するので、遅延回路に入力される符号のビット数はＩ軸およびＱ軸のそれぞれについてＸビット、両軸合わせて「２×Ｘ」ビットである。これは、遅延回路の入力ビット数が、従来のＩ軸およびＱ軸のそれぞれについて「（Ｘ−１）×２」ビット、両軸合わせて「（Ｘ−１）×４」（ただしＸ＞３）ビットに比べて少ないので、遅延回路の回路規模を小さくすることができ、従ってトレリスデコーダ全体の回路規模を小さくすることができるので、従来よりもＬＳＩの小面積化が図れ、低消費電力効果が得られる。
【００５５】
つぎの発明によれば、６４ＱＡＭの場合、遅延回路は、領域判定回路から出力された２ビットの符号と、復調信号のＭＳＢの符号が入力され、かつそれらの合計３ビットの符号を遅延させた後に選択回路へ出力するので、遅延回路に入力される符号のビット数はＩ軸およびＱ軸のそれぞれについて３ビット、両軸合わせて６ビットである。これは、遅延回路の入力ビット数が、従来のＩ軸およびＱ軸のそれぞれについて４ビット、両軸合わせて８ビットに比べて少ないので、遅延回路の回路規模を小さくすることができ、ひいてはトレリスデコーダ全体の回路規模を小さくすることができるので、従来よりもＬＳＩの小面積化が図れ、低消費電力効果が得られる。
【００５６】
つぎの発明によれば、６４ＱＡＭの場合、前置回路は復調信号に基づいて３ビットの符号を出力し、その３ビットの符号がさらに領域判定回路により２ビットの符号にされ、その２ビットの符号と復調信号のＭＳＢの符号が遅延回路に入力される。従って遅延回路にはＩ軸およびＱ軸のそれぞれについて３ビット、両軸合わせて６ビットの符号が入力されることとなり、従来の８ビットよりも少ないので、遅延回路の回路規模を小さくすることができ、ひいてはトレリスデコーダ全体の回路規模を小さくすることができるので、従来よりもＬＳＩの小面積化が図れ、低消費電力効果が得られる。
【００５７】
つぎの発明によれば、６４ＱＡＭの場合、領域判定回路は、復調信号が「０００００００」〜「００００１１１」または「１１１１０００」〜「１１１１１１１」のときには「００」を出力し、復調信号が「０００１０００」〜「００１０１１１」または「１１０１０００」〜「１１１０１１１」のときには「０１」を出力し、復調信号が「００１１０００」〜「０１００１１１」または「１０１１０００」〜「１１００１１１」のときには「１０」を出力し、復調信号が「０１０１０００」〜「１０１０１１１」のときには「１１」を出力する。従って遅延回路には、Ｉ軸およびＱ軸のそれぞれについて領域判定回路出力の２ビットの符号と復調信号のＭＳＢの符号からなる３ビット、両軸合わせて６ビットの符号が入力されることとなり、従来の８ビットよりも少ないので、遅延回路の回路規模を小さくすることができ、ひいてはトレリスデコーダ全体の回路規模を小さくすることができるので、従来よりもＬＳＩの小面積化が図れ、低消費電力効果が得られる。
【００５８】
つぎの発明によれば、６４ＱＡＭの場合、領域判定回路から出力された２ビットの符号、受信シンボルのＭＳＢ、および畳み込み符号器の再符号化により得られた受信シンボルのＬＳＢの推定符号に基づいて、選択回路により誤り訂正が行われ、受信シンボルの上位２ビットの符号が特定される。従って遅延回路に入力される符号のビット数は、Ｉ軸およびＱ軸のそれぞれについて領域判定回路出力の２ビットと復調信号のＭＳＢの１ビットからなる３ビット、両軸合わせて６ビットであるため、従来の８ビットよりも少ないので、遅延回路の回路規模を小さくすることができ、ひいてはトレリスデコーダ全体の回路規模を小さくすることができるので、従来よりもＬＳＩの小面積化が図れ、低消費電力効果が得られる。
【図面の簡単な説明】
【図１】 本発明にかかるトレリスデコーダの一例を示すブロック図である。
【図２】 そのトレリスデコーダの前置回路の実施例を示す回路図である。
【図３】 そのトレリスデコーダの領域判定回路の実施例を示す回路図である。
【図４】 そのトレリスデコーダの選択回路の実施例を示す回路図である。
【図５】 その前置回路と領域判定回路と選択回路の入出力の関係を示す図表である。
【図６】 その前置回路と領域判定回路と選択回路の入出力の関係を示す図表である。
【図７】 そのトレリスデコーダの６４ＱＡＭの復調信号とＱＡＭシンボルとの関係を示す模式図である。
【図８】 従来における６４ＱＡＭの復調信号とＱＡＭシンボルとの関係を示す模式図である。
【符号の説明】
１ 前置回路、２ 領域判定回路、３ 遅延回路、４ 選択回路、５ ビタビデコーダ、６ 畳み込み符号器。
【発明の属する技術分野】
本発明は、トレリス符号化変調方式におけるトレリスデコーダに関し、特に振幅と位相を同時に変化させるＱＡＭ変復調システムにおいて利用されるトレリスデコーダに関する。
【０００２】
【従来の技術】
多値ＱＡＭ変復調システムでは、伝送中に伝送路において生じる雑音や反射の影響を受けてＱＡＭ復調後の復調信号に誤りが生じることがあるため、送信側において伝送信号を誤り訂正符号化して伝送するようにしている。
【０００３】
多値ＱＡＭ変復調システムにおいて多値ＱＡＭシンボルは、「Ｉx-1 Ｉx-2 ・・Ｉx1 Ｉx0，Ｑx-1 Ｑx-2 ・・Ｑx1 Ｑx0」（各「Ｉx-1 」、「Ｉx-2 」、「Ｉx1」、「Ｉx0」、「Ｑx-1 」、「Ｑx-2 」、「Ｑx1」、「Ｑx0」はいずれも「０」または「１」である）のようにＩ軸およびＱ軸のシンボルがそれぞれＸビットで表現される。多値ＱＡＭ変復調システムの送信側は、多値ＱＡＭシンボルの最下位ビット（以下、ＬＳＢとする）である「Ｉx0」と「Ｑx0」に畳み込み符号化されたデータを割り付け、またＩ軸およびＱ軸の各シンボルのＬＳＢを除く「Ｉx-1 」〜「Ｉx1」および「Ｑx-1 」〜「Ｑx1」の上位「Ｘ−１」ビットの部分に畳み込み符号化されないデータを割り付けて、多値ＱＡＭ変調して送信する。
【０００４】
受信側は、受信信号に対して多値ＱＡＭ復調を行って復調信号を得、それをトレリスデコーダに入力して誤り訂正を行い、送信側で伝送したＱＡＭシンボルの推定を行う。ここでＩ軸およびＱ軸のそれぞれの復調信号はＮビットの軟判定信号であり、その信号の上位「Ｘ」ビットの部分はＱＡＭシンボルの推定値を表し、また上位の「Ｘ」ビット部分を除く下位の「Ｎ−Ｘ」ビットの部分はＩ軸およびＱ軸のそれぞれのＱＡＭシンボルからの誤差を表している。
【０００５】
トレリスデコーダは、一般にビタビデコーダ、領域判定回路、ＲＡＭ等からなる遅延回路、選択回路、畳み込み符号器およびデマッパーを有する。Ｉ軸およびＱ軸の各ＱＡＭシンボルのＬＳＢに相当する復調信号の「Ｎ−Ｘ＋１」ビット目についての誤り訂正はビタビデコーダで行われる。各ＱＡＭシンボルの上位「Ｘ−１」ビット部分についての誤り訂正は、ビタビデコーダの誤り訂正結果を畳み込み符号器で再符号化して得られた各ＱＡＭシンボルのＬＳＢの推定値を用いて行われる。その際各ＱＡＭシンボルの上位「Ｘ−１」ビット部分の符号は遅延回路で遅延された後に選択回路に入力される。それによって選択回路において各ＱＡＭシンボルの上位「Ｘ−１」ビット部分の符号と各ＱＡＭシンボルのＬＳＢの推定値との位相が揃えられる。
【０００６】
図８は、従来のＱＡＭシンボルの誤り訂正について説明するために、Ｉ軸の６４ＱＡＭの復調信号とＱＡＭシンボルとの関係を示す模式図である。図８では、６４ＱＡＭのシンボルを「Ｉ2 Ｉ1 Ｉ0 」と表し、Ｉ軸の復調信号Ｉr を「Ｉr2 Ｉr1 Ｉr0 Ｉe3 Ｉe2 Ｉe1 Ｉe0」と表し、２の補数で表現している。なおＱ軸の６４ＱＡＭの復調信号とＱＡＭシンボルとの関係についても同様である。送信側がシンボルＡ「１１０」（図８の◆印）を送り、それを受信側で復調したところ、伝送路のノイズにより復調信号に誤りが生じ、復調信号Ｂ「１０１ｘｘｘｘ」（図８の×印）または復調信号Ｃ「１１１ｘｘｘｘ」（図８の＋印）が得られたと仮定する。なおｘは「０」または「１」を表すものとする。
【０００７】
（１）復調信号Ｂ「１０１ｘｘｘｘ」の誤り訂正
ビタビデコーダで得られた誤り訂正結果を畳み込み符号器で再符号化した値が「０」であっても、復調信号の上位２ビットは「１０」であり、送信したシンボルＡ「１１０」とすることができない。このため復調信号Ｂである場合には、領域判定回路は、ＱＡＭシンボルのＬＳＢが「１」と「０」の場合に備えて「１０」と「１１」の４ビットを出力する必要がある。選択回路は、シンボル点のＬＳＢが「０」であるとき、領域判定回路出力の「１１」を選択することで、復調信号の上位２ビットについての誤り訂正を行う。
【０００８】
（２）復調信号Ｃ「１１１ｘｘｘｘ」の誤り訂正
ビタビデコーダで得られた誤り訂正結果を畳み込み符号器で再符号化した値が「０」および「１」のいずれであっても、復調信号の上位２ビットは「１１」である。従って復調信号Ｃである場合には、領域判定回路は、ＱＡＭシンボルのＬＳＢが「１」と「０」の場合に備えて「１１」と「１１」の４ビットを出力する必要がある。
【０００９】
従来の領域判定回路と選択回路の出力結果をまとめると以下のようになる。
（１）復調信号が「１００００００」〜「１０１０１１１」（図８の領域（１））のときには、領域判定回路は「１０」および「１０」を出力し、選択回路は、ＬＳＢが「０」および「１」のときにはそれぞれ「１０」および「１０」を出力する。
（２）復調信号が「１０１１０００」〜「１１００１１１」（図８の領域（２））のときには、領域判定回路は「１１」および「１０」を出力し、選択回路は、ＬＳＢが「０」および「１」のときにはそれぞれ「１１」および「１０」を出力する。
（３）復調信号が「１１０１０００」〜「１１１０１１１」（図８の領域（３））のときには、領域判定回路は「１１」および「１１」を出力し、選択回路は、ＬＳＢが「０」および「１」のときにはそれぞれ「１１」および「１１」を出力する。
【００１０】
（４）復調信号が「１１１１０００」〜「１１１１１１１」および「０００００００」〜「００００１１１」（図８の領域（４））のときには、領域判定回路は「００」および「１１」を出力し、選択回路は、ＬＳＢが「０」および「１」のときにはそれぞれ「００」および「１１」を出力する。
（５）復調信号が「０００１０００」〜「００１０１１１」（図８の領域（５））のときには、領域判定回路は「００」および「００」を出力し、選択回路は、ＬＳＢが「０」および「１」のときにはそれぞれ「００」および「００」を出力する。
（６）復調信号が「００１１０００」〜「０１００１１１」（図８の領域（６）のときには、領域判定回路は「０１」および「００」を出力し、選択回路は、ＬＳＢが「０」および「１」のときにはそれぞれ「０１」および「００」を出力する。
（７）復調信号が「０１０１０００」〜「０１１１１１１」（図８の領域（７）のときには、領域判定回路は「０１」および「０１」を出力し、選択回路は、ＬＳＢが「０」および「１」のときにはそれぞれ「０１」および「０１」を出力する。
【００１１】
【発明が解決しようとする課題】
しかしながら従来のトレリスデコーダでは、ＱＡＭシンボルの上位「Ｘ−１」ビットの部分について誤り訂正を行う際、領域判定回路の出力はＩ軸およびＱ軸のそれぞれについて「（Ｘ−１）×２」ビット分、両軸合わせて「（Ｘ−１）×４」ビット分必要となる。
【００１２】
従って領域判定回路出力が入力されるＲＡＭ等の遅延回路のサイズは「（Ｘ−１）×４ビット×ｍ」となる。ここでｍは、復調信号の上位から第「Ｎ−Ｘ＋１」ビット目の値がトレリスデコーダへ入力されてから、再符号化されるまでの遅延量である。例えば６４ＱＡＭの場合、上述したように領域判定回路は片軸について４ビットの符号を出力するため、遅延回路にはＱとＩの両軸合わせて合計８ビットの符号が入力されることになる。従って従来は、遅延回路の回路規模は「８ビット×ｍワード」となる。
【００１３】
ここで遅延量ｍは、ビタビデコーダの打ち切り長に依存し、この打ち切り長は畳み込み符号の拘束長の５〜７倍の長さが必要となる。また遅延回路への入力は、ＱＡＭシンボルの多値数に依存する。これらのことから遅延回路のサイズは、畳み込み符号の拘束長が大きくなるのに連れて大きくなり、またＱＡＭシンボルの多値数が大きくなるのに連れて大きくなり、トレリスデコーダの回路規模が大きくなってしまうという問題点があった。
【００１４】
本発明は、上記問題点を解決するためになされたもので、遅延回路への入力ビット数をできるだけ減らすことにより遅延回路の素子数をできるだけ少なくし、それによって全体の回路規模ができるだけ小さくて済むトレリスデコーダを得ることを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明は、送信側でシンボルに対してトレリス符号化変調された信号を、Ｉ軸およびＱ軸のそれぞれに対して、Ｎビット（ただしＮは自然数）の二値符号により表された信号に復調し、その復調信号の最上位ビット（以下、ＭＳＢとする）から、上位から第Ｘ番目（ただしＸはＮよりも小さい自然数）のビットまでのＸビットの符号で表された受信シンボルの誤り訂正を行うトレリスデコーダにおいて、前記復調信号のＭＳＢから、上位から第「Ｘ＋１」番目のビットまでの「Ｘ＋１」ビットの符号に基づいて、Ｘビットで表された互いに異なる「２のＸ乗」個の符号のうちのいずれかを出力する前置回路と、前記前置回路から出力されたいずれかのＸビットで表された符号に基づいて、「Ｘ−１」ビットで表された互いに異なる「２の（Ｘ−１）乗」個の符号のうちのいずれかを出力する領域判定回路と、前記受信シンボルのＬＳＢの符号の値についての誤り訂正を行うビタビデコーダと、ビタビデコーダの誤り訂正結果に基づいて再符号化を行い、それによって得られた受信シンボルのＬＳＢの符号の推定値を出力する畳み込み符号器と、前記領域判定回路から出力されたいずれかの「Ｘ−１」ビットの符号、前記受信シンボルのＭＳＢの符号、および前記畳み込み符号器から出力された１ビットの符号よりなる合計「Ｘ＋１」ビットの符号に基づいて前記受信シンボルのＭＳＢから、上位から第「Ｘ−１」番目の上位ビットまでの「Ｘ−１」ビットの符号の値を特定する選択回路と、領域判定回路から出力されたいずれかの「Ｘ−１」ビットの符号、および前記復調信号のＭＳＢの符号が入力され、かつそれらの合計Ｘビットの符号を、畳み込み符号器から出力された１ビットの符号と同期して前記選択回路に入力させるための遅延回路と、を具備する。
【００１６】
この発明によれば、前置回路は、復調信号の上位「Ｘ＋１」ビットの符号に基づいてＸビットで表された符号を出力し、領域判定回路は、前置回路から出力されたＸビットの符号に基づいて「Ｘ−１」ビットで表された符号を出力し、遅延回路は、領域判定回路から出力された「Ｘ−１」ビットの符号と、復調信号のＭＳＢの符号が入力され、かつそれらの合計Ｘビットの符号を遅延させた後に選択回路へ出力する。一方ビタビデコーダは、受信シンボルのＬＳＢの値についての誤り訂正を行い、畳み込み符号器は、ビタビデコーダの誤り訂正結果に基づいて再符号化を行い、それによって受信シンボルのＬＳＢの推定値を求めて選択回路へ出力する。選択回路は、遅延回路および畳み込み符号器から、領域判定回路から出力された「Ｘ−１」ビットの符号と、受信シンボルのＭＳＢの符号と、畳み込み符号器から出力された受信シンボルのＬＳＢの推定符号を同期して受け取り、それらに基づいて受信シンボルの上位「Ｘ−１」ビットの符号の値を特定する。
【００１７】
この発明において、前記Ｘは３であり、前記前置回路は、前記復調信号の上位４ビット分の符号に基づいて「１１１」、「１１０」、「１０１」、「１００」、「０１１」、「０１０」、「００１」および「０００」のうちのいずれかを出力し、前記領域判定回路は、前記前置回路から出力された３ビットの符号に基づいて「１１」、「１０」、「０１」および「００」のうちのいずれかを出力する。
【００１８】
この発明によれば、前置回路は、復調信号の上位４ビットの符号に基づいて３ビットの符号を出力し、領域判定回路は、前置回路から出力された３ビットの符号に基づいて２ビットの符号を出力し、遅延回路は、領域判定回路から出力された２ビットの符号と、復調信号のＭＳＢの符号が入力され、かつそれらの合計３ビットの符号を遅延させた後に選択回路へ出力する。一方ビタビデコーダは、受信シンボルのＬＳＢの値についての誤り訂正を行い、畳み込み符号器は、ビタビデコーダの誤り訂正結果に基づいて再符号化を行い、それによって受信シンボルのＬＳＢの推定値を求めて選択回路へ出力する。選択回路は、遅延回路および畳み込み符号器から、領域判定回路から出力された２ビットの符号と、受信シンボルのＭＳＢの符号と、畳み込み符号器から出力された受信シンボルのＬＳＢの推定符号を同期して受け取り、それらに基づいて受信シンボルの上位２ビットの符号の値を特定する。
【００１９】
この発明において、前記Ｎは７であり、前記前置回路は、つぎの（１）〜（８）のいずれかを出力する。
（１）復調信号が「０００００００」〜「００００１１１」または「１１１１０００」〜「１１１１１１１」のときには「０００」、
（２）復調信号が「０００１０００」〜「０００１１１１」または「１１１００００」〜「１１１０１１１」のときには「００１」、
（３）復調信号が「００１００００」〜「００１０１１１」または「１１０１０００」〜「１１０１１１１」のときには「０１０」、
（４）復調信号が「００１１０００」〜「００１１１１１」または「１１０００００」〜「１１００１１１」のときには「０１１」、
（５）復調信号が「０１０００００」〜「０１００１１１」または「１０１１０００」〜「１０１１１１１」のときには「１００」、
（６）復調信号が「０１０１０００」〜「０１０１１１１」または「１０１００００」〜「１０１０１１１」のときには「１０１」、
（７）復調信号が「０１１００００」〜「０１１０１１１」または「１００１０００」〜「１００１１１１」のときには「１１０」、
（８）復調信号が「０１１１０００」〜「１０００１１１」のときには「１１１」。
【００２０】
この発明によれば、前置回路は復調信号に基づいて３ビットの符号を出力する。
【００２１】
この発明において、前記領域判定回路は、つぎの（１）〜（４）のいずれかを出力する。
（１）前置回路出力が「０００」のときには「００」、
（２）前置回路出力が「００１」または「０１０」のときには「０１」、
（３）前置回路出力が「０１１」または「１００」のときには「１０」、
（４）前置回路出力が「１０１」、「１１０」または「１１１」のときには「１１」。
【００２２】
この発明によれば、領域判定回路は、復調信号が「０００００００」〜「００００１１１」または「１１１１０００」〜「１１１１１１１」のときには「００」を出力し、復調信号が「０００１０００」〜「００１０１１１」または「１１０１０００」〜「１１１０１１１」のときには「０１」を出力し、復調信号が「００１１０００」〜「０１００１１１」または「１０１１０００」〜「１１００１１１」のときには「１０」を出力し、復調信号が「０１０１０００」〜「１０１０１１１」のときには「１１」を出力する。
【００２３】
この発明において、前記選択回路は、つぎの（１）〜（８）のいずれかを出力する。
（１）領域判定回路出力が「００」または「０１」で、かつ受信シンボルのＭＳＢが「０」のときには「００」、
（２）領域判定回路出力が「００」または「０１」で、かつ受信シンボルのＭＳＢが「１」のときには「１１」、
（３）領域判定回路出力が「１０」で、かつ受信シンボルのＭＳＢが「０」で、かつ畳み込み符号器出力が「１」のときには「００」、
（４）領域判定回路出力が「１０」で、かつ受信シンボルのＭＳＢが「０」で、かつ畳み込み符号器出力が「０」のときには「０１」、
（５）領域判定回路出力が「１０」で、かつ受信シンボルのＭＳＢが「１」で、かつ畳み込み符号器出力が「１」のときには「１０」、
（６）領域判定回路出力が「１０」で、かつ受信シンボルのＭＳＢが「１」で、かつ畳み込み符号器出力が「０」のときには「１１」、
（７）領域判定回路出力が「１１」で、かつ受信シンボルのＭＳＢが「０」のときには「０１」、
（８）領域判定回路出力が「１１」で、かつ受信シンボルのＭＳＢが「１」のときには「１０」。
【００２４】
この発明によれば、領域判定回路の出力、受信シンボルのＭＳＢ、および畳み込み符号器の再符号化により得られた受信シンボルのＬＳＢの推定符号に基づいて、選択回路により誤り訂正が行われ、受信シンボルの上位２ビットの符号が特定される。
【００２５】
【発明の実施の形態】
以下、この発明にかかるトレリスデコーダの実施の形態を、添付図面を参照して詳細に説明する。図１は、本発明にかかるトレリスデコーダの一例を示すブロック図であり、同図にはＩ軸についてのみ示されている。なお図１およびその他の図面、並びに以下の説明においては、Ｉ軸についてのみ図示および説明するが、Ｑ軸についてはＩ軸と同様であるため、説明を省略する。
【００２６】
このトレリスデコーダは、従来と同様に領域判定回路２、ＲＡＭ等からなる遅延回路３、選択回路４、ビタビデコーダ５、畳み込み符号器６および図示省略したデマッパーを備えており、さらに領域判定回路２の前段に前置回路１を有している。
【００２７】
例えば６４ＱＡＭの場合、前置回路１には、７ビットの復調信号のうち上位の４ビットが入力される。前置回路１は、入力された４ビットの符号に基づいて３ビットの符号を生成し、それを出力する。領域判定回路２は、前置回路１から入力された３ビットの符号に基づいて２ビットの符号を生成し、それを出力する。領域判定回路２から出力された２ビットの符号は、受信シンボルのＭＳＢに相当する復調信号のＭＳＢの符号とともに、遅延回路３に入力される。そして遅延回路に入力された合計３ビットの符号は、ここで期間Ｔだけ遅延された後、選択回路４に出力される。
【００２８】
一方ビタビデコーダ５には復調信号が入力され、それに基づきビタビデコーダ５は受信シンボルのＬＳＢの符号の値についての誤り訂正を行う。畳み込み符号器６は、ビタビデコーダ５の誤り訂正結果に基づき再符号化を行って受信シンボルのＬＳＢの符号の推定値を求め、それを選択回路４に出力する。その際、ビタビデコーダ５に復調信号が入力されてから、受信シンボルのＬＳＢの符号の推定値が畳み込み符号器６から出力されるまでに要する時間はＴである。従って選択回路４には、畳み込み符号器６から出力された受信シンボルのＬＳＢの推定符号が、遅延回路３から出力された領域判定回路出力の２ビットの符号および復調信号のＭＳＢの符号と同期して入力される。
【００２９】
選択回路４は、受信シンボルのＬＳＢの推定符号、領域判定回路出力の２ビットの符号および復調信号のＭＳＢの符号に基づいて受信シンボルの上位２ビットの符号を特定し、それを図示しないデマッパーに出力する。またデマッパーには、ビタビデコーダ５の誤り訂正結果も入力される。
【００３０】
図２は、前置回路１の実施例を示す回路図である。この前置回路１は、例えば３個の排他的論理和演算を行うＸＯＲゲート１１，１２，１３で構成されている。復調信号Ｉr を各ビットが２の補数で表されてなる「Ｉr2 Ｉr1 Ｉr0 Ｉe3Ｉe2 Ｉe1 Ｉe0」とし、前置回路１から出力される３ビットの信号を各ビットが２の補数で表されてなる「Ｓ12 Ｓ11 Ｓ10」と表した場合、第１のＸＯＲゲート１１は、復調信号のＭＳＢに相当する信号「Ｉr2」と上位から第２番目のビットに相当する信号「Ｉr1」が入力され、前置回路１から出力される３ビットのうちＭＳＢに相当する信号Ｓ12を出力する。
【００３１】
第２のＸＯＲゲート１２は、復調信号の「Ｉr2」と上位から第３番目のビットに相当する信号「Ｉr0」が入力され、前置回路１から出力される３ビットのうち上位から第２番目のビットに相当する信号Ｓ11を出力する。
【００３２】
第３のＸＯＲゲート１３は、復調信号の「Ｉr2」と上位から第４番目のビットに相当する信号「Ｉe3」が入力され、前置回路１から出力される３ビットのうちＬＳＢに相当する信号Ｓ10を出力する。
【００３３】
図３は、領域判定回路２の実施例を示す回路図である。この領域判定回路２は、例えばＮＯＴゲート２１、ＮＯＲゲート２２、ＡＮＤゲート２３、ＯＲゲート２４および２ｔｏ１セレクタ（選択回路）２５で構成されている。ＮＯＴゲート２１は、前置回路１の３ビットの出力信号のうちＬＳＢに相当する「Ｓ10」が入力され、それを反転してＮＯＲゲート２２の一方の入力端子と２ｔｏ１セレクタ２５の一方の入力端子（以下、Ａ端子とする）へ出力する。
【００３４】
ＮＯＲゲート２２は、もう一方の入力端子に前置回路１の３ビットの出力信号のうちＭＳＢに相当する「Ｓ12」が入力され、２入力の論理和を反転して２ｔｏ１セレクタ２５のもう一方の入力端子（以下、Ｂ端子とする）へ出力する。
【００３５】
２ｔｏ１セレクタ２５は、そのＳ端子に前置回路１の３ビットの出力信号のうち中央のビットに相当する「Ｓ11」が入力され、そのＳ端子の入力信号が「０」のときにＡ端子の入力信号の反転信号を出力し、またＳ端子の入力信号が「１」のときにＢ端子の入力信号の反転信号を出力する。この２ｔｏ１セレクタ２５の出力信号は、領域判定回路２から出力される２ビットの信号を各ビットが２の補数で表されてなる「Ｓ21 Ｓ20」と表した場合のＬＳＢに相当する信号「Ｓ20」である。
【００３６】
ＡＮＤゲート２３は、前置回路１の３ビットの出力信号のうち中央のビットに相当する「Ｓ11」とＬＳＢに相当する「Ｓ10」が入力され、それら２入力の論理積をＯＲゲート２４の一方の入力端子へ出力する。
【００３７】
ＯＲゲート２４は、もう一方の入力端子に前置回路１の３ビットの出力信号のうちＭＳＢに相当する「Ｓ12」が入力され、２入力の論理和を、領域判定回路２の２ビットの出力信号「Ｓ21 Ｓ20」のＭＳＢに相当する信号「Ｓ21」として出力する。
【００３８】
図４は、選択回路４の実施例を示す回路図である。この選択回路４は、例えば３個のＡＮＤゲート４１，４５，４７、第４のＸＯＲゲート４２、第２の２ｔｏ１セレクタ４３および３個のＯＲゲート４４，４６，４８で構成されている。第２のＡＮＤゲート４１は、領域判定回路２の２ビットの出力信号のうちＭＳＢに相当する「Ｓ21」と、畳み込み符号器６から出力された１ビット「Ｓ3 」の反転信号が入力され、それら２入力の論理積を２ｔｏ１セレクタ４３のＡ端子へ出力する。
【００３９】
ＸＯＲゲート４２は、復調信号のＭＳＢに相当する「Ｉr2」と領域判定回路２の２ビットの出力信号のうちＭＳＢに相当する「Ｓ21」が入力され、それら２入力の排他的論理和を２ｔｏ１セレクタ４３のＢ端子へ出力する。
【００４０】
２ｔｏ１セレクタ４３は、そのＳ端子に領域判定回路２の２ビットの出力信号のうちＬＳＢに相当する「Ｓ20」が入力され、そのＳ端子の入力信号が「０」のときにＡ端子の入力信号の反転信号を出力し、またＳ端子の入力信号が「１」のときにＢ端子の入力信号の反転信号を出力する。この２ｔｏ１セレクタ４３の出力信号は、反転されて第２のＯＲゲート４４の一方の入力端子に入力される。
【００４１】
第３のＡＮＤゲート４５は、入力端子を３つ備えており、領域判定回路２の２ビットの出力信号の各ビット「Ｓ20」および「Ｓ21」がいずれも反転されて入力されるとともに、畳み込み符号器６の出力ビット「Ｓ3 」が入力され、それら３入力の論理積を第２のＯＲゲート４４のもう一方の入力端子に出力する。
【００４２】
第２のＯＲゲート４４は、２入力の論理和を、選択回路４の２ビットの出力信号「Ｓ31 Ｓ30」のＬＳＢに相当する信号「Ｓ30」として出力する。
【００４３】
第３のＯＲゲート４６は、領域判定回路２の２ビットの出力信号の各ビット「Ｓ20」および「Ｓ21」が入力され、それら２入力の論理和を第４のＡＮＤゲート４７の一方の入力端子へ出力する。
【００４４】
第４のＡＮＤゲート４７は、もう一方の入力端子に復調信号のＭＳＢに相当する「Ｉr2」が入力され、２入力の論理積を第４のＯＲゲート４８の一方の入力端子へ出力する。
【００４５】
第４のＯＲゲート４８は、もう一方の入力端子に第３のＡＮＤゲート４５の出力が入力され、２入力の論理和を、選択回路４の２ビットの出力信号「Ｓ31 Ｓ30」のＭＳＢに相当する信号「Ｓ31」として出力する。
【００４６】
つぎに前置回路１、領域判定回路２および選択回路４の作用について図５乃至図６を参照しながら説明する。図５および図６には、前置回路１、領域判定回路２および選択回路４の入出力の関係が示されている。
【００４７】
それらの図表に示すように、前置回路１は、（１）復調信号の上位４ビットである「Ｉr2 Ｉr1 Ｉr0 Ｉe3」が「００００」または「１１１１」のときには「０００」を、（２）「Ｉr2 Ｉr1 Ｉr0 Ｉe3」が「０００１」または「１１１０」のときには「００１」を、（３）「Ｉr2 Ｉr1 Ｉr0 Ｉe3」が「００１０」または「１１０１」のときには「０１０」を、（４）「Ｉr2 Ｉr1 Ｉr0 Ｉe3」が「００１１」または「１１００」のときには「０１１」を、（５）「Ｉr2 Ｉr1 Ｉr0 Ｉe3」が「０１００」または「１０１１」のときには「１００」を、（６）「Ｉr2 Ｉr1 Ｉr0 Ｉe3」が「０１０１」または「１０１０」のときには「１０１」を、（７）「Ｉr2 Ｉr1 Ｉr0 Ｉe3」が「０１１０」または「１００１」のときには「１１０」を、（８）「Ｉr2 Ｉr1 Ｉr0 Ｉe3」が「０１１１」または「１０００」のときには「１１１」を出力する。
【００４８】
領域判定回路２は、（１）前置回路１の出力である「Ｓ12 Ｓ11 Ｓ10」が「０００」のときには「００」を、（２）「Ｓ12 Ｓ11 Ｓ10」が「００１」または「０１０」のときには「０１」を、（３）「Ｓ12 Ｓ11 Ｓ10」が「０１１」または「１００」のときには「１０」を、（４）「Ｓ12 Ｓ11 Ｓ10」が「１０１」、「１１０」または「１１１」のときには「１１」を出力する。
【００４９】
選択回路４は、（１）領域判定回路２の出力である「Ｓ21 Ｓ20」が「００」または「０１」で、かつ復調信号のＭＳＢ（すなわち受信シンボルのＭＳＢ）「Ｉr2」が「０」のときには、畳み込み符号器６の出力「Ｓ3 」が「０」であっても「１」であっても「００」を、（２）「Ｓ21 Ｓ20」が「００」または「０１」で、かつ「Ｉr2」が「１」のときには、「Ｓ3 」が「０」であっても「１」であっても「１１」を、（３）「Ｓ21 Ｓ20」が「１０」で、かつ「Ｉr2」が「０」で、かつ「Ｓ3 」が「１」のときには「００」を、（４）「Ｓ21 Ｓ20」が「１０」で、かつ「Ｉr2」が「０」で、かつ「Ｓ3 」が「０」のときには「０１」を、（５）「Ｓ21 Ｓ20」が「１０」で、かつ「Ｉr2」が「１」で、かつ「Ｓ3 」が「１」のときには「１０」を、（６）「Ｓ21 Ｓ20」が「１０」で、かつ「Ｉr2」が「１」で、かつ「Ｓ3 」が「０」のときには「１１」を、（７）「Ｓ21Ｓ20」が「１１」で、かつ「Ｉr2」が「０」のときには、「Ｓ3 」が「０」であっても「１」であっても「０１」を、（８）「Ｓ21 Ｓ20」が「１１」で、かつ「Ｉr2」が「１」のときには、「Ｓ3 」が「０」であっても「１」であっても「１０」を出力する。
【００５０】
従って選択回路４の出力により、復調信号の上位２ビットすなわち受信シンボルの上位２ビット「Ｉr2 Ｉr1」が特定される。図７は、復調信号とＱＡＭシンボルとの関係を模式的に示す図であり、同図に示すように、８個のシンボルに対して復調信号を４つの領域に分けて取り扱うことができる。
【００５１】
上述実施の形態によれば、８個のシンボルに対して復調信号を４つの領域に分けて取り扱い、前置回路１により復調信号の上位４ビットの符号に基づいて３ビットの符号を得、領域判定回路２により、３ビットの前置回路出力に基づいて２ビットの符号を得ることによって４つのうちのいずれかの領域を特定し、遅延回路３で２ビットの領域判定回路出力と復調信号のＭＳＢの符号を遅延させた後、選択回路４において、２ビットの領域判定回路出力と、復調信号のＭＳＢと、畳み込み符号器６から出力された受信シンボルのＬＳＢの推定値とに基づいて受信シンボルの上位２ビットの値を特定するため、遅延回路３に入力される符号のビット数はＩ軸およびＱ軸のそれぞれについて３ビット、両軸合わせて６ビットとなる。
【００５２】
これは、遅延回路の入力ビット数が、従来のＩ軸およびＱ軸のそれぞれについて４ビット、両軸合わせて８ビットに比べて少ないので、遅延回路３の回路規模を小さくすることができる。従ってトレリスデコーダ全体の回路規模を小さくすることができるので、従来よりもＬＳＩの小面積化が図れ、低消費電力効果が得られる。
【００５３】
なお上述実施の形態においては、前置回路１、領域判定回路２および選択回路４の構成を具体的に図示して説明したが、それらは図示例に限定されずに他の構成であってもよいし、また復調信号の領域分けの境界は厳密なものではなく前後にずれてもよいし、本発明は６４ＱＡＭに限らず１６ＱＡＭや２５６ＱＡＭなどのトレリス符号化変調システムにも適用できる。
【００５４】
【発明の効果】
以上、説明したとおり、本発明によれば、遅延回路は、領域判定回路から出力された「Ｘ−１」ビットの符号と、復調信号のＭＳＢの符号が入力され、かつそれらの合計Ｘビットの符号を遅延させた後に選択回路へ出力するので、遅延回路に入力される符号のビット数はＩ軸およびＱ軸のそれぞれについてＸビット、両軸合わせて「２×Ｘ」ビットである。これは、遅延回路の入力ビット数が、従来のＩ軸およびＱ軸のそれぞれについて「（Ｘ−１）×２」ビット、両軸合わせて「（Ｘ−１）×４」（ただしＸ＞３）ビットに比べて少ないので、遅延回路の回路規模を小さくすることができ、従ってトレリスデコーダ全体の回路規模を小さくすることができるので、従来よりもＬＳＩの小面積化が図れ、低消費電力効果が得られる。
【００５５】
つぎの発明によれば、６４ＱＡＭの場合、遅延回路は、領域判定回路から出力された２ビットの符号と、復調信号のＭＳＢの符号が入力され、かつそれらの合計３ビットの符号を遅延させた後に選択回路へ出力するので、遅延回路に入力される符号のビット数はＩ軸およびＱ軸のそれぞれについて３ビット、両軸合わせて６ビットである。これは、遅延回路の入力ビット数が、従来のＩ軸およびＱ軸のそれぞれについて４ビット、両軸合わせて８ビットに比べて少ないので、遅延回路の回路規模を小さくすることができ、ひいてはトレリスデコーダ全体の回路規模を小さくすることができるので、従来よりもＬＳＩの小面積化が図れ、低消費電力効果が得られる。
【００５６】
つぎの発明によれば、６４ＱＡＭの場合、前置回路は復調信号に基づいて３ビットの符号を出力し、その３ビットの符号がさらに領域判定回路により２ビットの符号にされ、その２ビットの符号と復調信号のＭＳＢの符号が遅延回路に入力される。従って遅延回路にはＩ軸およびＱ軸のそれぞれについて３ビット、両軸合わせて６ビットの符号が入力されることとなり、従来の８ビットよりも少ないので、遅延回路の回路規模を小さくすることができ、ひいてはトレリスデコーダ全体の回路規模を小さくすることができるので、従来よりもＬＳＩの小面積化が図れ、低消費電力効果が得られる。
【００５７】
つぎの発明によれば、６４ＱＡＭの場合、領域判定回路は、復調信号が「０００００００」〜「００００１１１」または「１１１１０００」〜「１１１１１１１」のときには「００」を出力し、復調信号が「０００１０００」〜「００１０１１１」または「１１０１０００」〜「１１１０１１１」のときには「０１」を出力し、復調信号が「００１１０００」〜「０１００１１１」または「１０１１０００」〜「１１００１１１」のときには「１０」を出力し、復調信号が「０１０１０００」〜「１０１０１１１」のときには「１１」を出力する。従って遅延回路には、Ｉ軸およびＱ軸のそれぞれについて領域判定回路出力の２ビットの符号と復調信号のＭＳＢの符号からなる３ビット、両軸合わせて６ビットの符号が入力されることとなり、従来の８ビットよりも少ないので、遅延回路の回路規模を小さくすることができ、ひいてはトレリスデコーダ全体の回路規模を小さくすることができるので、従来よりもＬＳＩの小面積化が図れ、低消費電力効果が得られる。
【００５８】
つぎの発明によれば、６４ＱＡＭの場合、領域判定回路から出力された２ビットの符号、受信シンボルのＭＳＢ、および畳み込み符号器の再符号化により得られた受信シンボルのＬＳＢの推定符号に基づいて、選択回路により誤り訂正が行われ、受信シンボルの上位２ビットの符号が特定される。従って遅延回路に入力される符号のビット数は、Ｉ軸およびＱ軸のそれぞれについて領域判定回路出力の２ビットと復調信号のＭＳＢの１ビットからなる３ビット、両軸合わせて６ビットであるため、従来の８ビットよりも少ないので、遅延回路の回路規模を小さくすることができ、ひいてはトレリスデコーダ全体の回路規模を小さくすることができるので、従来よりもＬＳＩの小面積化が図れ、低消費電力効果が得られる。
【図面の簡単な説明】
【図１】 本発明にかかるトレリスデコーダの一例を示すブロック図である。
【図２】 そのトレリスデコーダの前置回路の実施例を示す回路図である。
【図３】 そのトレリスデコーダの領域判定回路の実施例を示す回路図である。
【図４】 そのトレリスデコーダの選択回路の実施例を示す回路図である。
【図５】 その前置回路と領域判定回路と選択回路の入出力の関係を示す図表である。
【図６】 その前置回路と領域判定回路と選択回路の入出力の関係を示す図表である。
【図７】 そのトレリスデコーダの６４ＱＡＭの復調信号とＱＡＭシンボルとの関係を示す模式図である。
【図８】 従来における６４ＱＡＭの復調信号とＱＡＭシンボルとの関係を示す模式図である。
【符号の説明】
１ 前置回路、２ 領域判定回路、３ 遅延回路、４ 選択回路、５ ビタビデコーダ、６ 畳み込み符号器。
Claims (5)
- 送信側でシンボルに対してトレリス符号化変調された信号を、Ｉ軸およびＱ軸のそれぞれに対して、Ｎビット（ただしＮは４以上の自然数）の二値符号により表された信号に復調し、その復調信号の最上位ビットから、上位から第Ｘ番目（ただしＸは３以上でかつＮよりも小さい自然数）のビットまでのＸビットの符号で表された受信シンボルの誤り訂正を行うトレリスデコーダにおいて、
前記復調信号の最上位ビットから、上位から第「Ｘ＋１」番目のビットまでの「Ｘ＋１」ビットの符号に基づいて、Ｘビットで表された互いに異なる「２のＸ乗」個の符号のうちのいずれかを出力する前置回路と、
前記前置回路から出力されたいずれかのＸビットで表された符号に基づいて、「Ｘ−１」ビットで表された互いに異なる「２の（Ｘ−１）乗」個の符号のうちのいずれかを出力する領域判定回路と、
前記受信シンボルの最下位ビットの符号の値についての誤り訂正を行うビタビデコーダと、
ビタビデコーダの誤り訂正結果に基づいて再符号化を行い、それによって得られた受信シンボルの最下位ビットの符号の推定値を出力する畳み込み符号器と、
前記領域判定回路から出力されたいずれかの「Ｘ−１」ビットの符号、前記受信シンボルの最上位ビットの符号、および前記畳み込み符号器から出力された１ビットの符号よりなる合計「Ｘ＋１」ビットの符号に基づいて前記受信シンボルの最上位ビットから、上位から第「Ｘ−１」番目の上位ビットまでの「Ｘ−１」ビットの符号の値を特定する選択回路と、
領域判定回路から出力されたいずれかの「Ｘ−１」ビットの符号、および前記復調信号の最上位ビットの符号が入力され、かつそれらの合計Ｘビットの符号を、畳み込み符号器から出力された１ビットの符号と同期して前記選択回路に入力させるための遅延回路と、
を具備したことを特徴とするトレリスデコーダ。 - 前記Ｘは３であり、前記前置回路は、前記復調信号の上位４ビット分の符号に基づいて「１１１」、「１１０」、「１０１」、「１００」、「０１１」、「０１０」、「００１」および「０００」のうちのいずれかを出力し、
前記領域判定回路は、前記前置回路から出力された３ビットの符号に基づいて「１１」、「１０」、「０１」および「００」のうちのいずれかを出力することを特徴とする請求項１に記載のトレリスデコーダ。 - 前記Ｎは７であり、前記前置回路は、つぎの（１）〜（８）のいずれかを出力することを特徴とする請求項２に記載のトレリスデコーダ。
（１）復調信号が「０００００００」〜「００００１１１」または「１１１１０００」〜「１１１１１１１」のときには「０００」、
（２）復調信号が「０００１０００」〜「０００１１１１」または「１１１００００」〜「１１１０１１１」のときには「００１」、
（３）復調信号が「００１００００」〜「００１０１１１」または「１１０１０００」〜「１１０１１１１」のときには「０１０」、
（４）復調信号が「００１１０００」〜「００１１１１１」または「１１０００００」〜「１１００１１１」のときには「０１１」、
（５）復調信号が「０１０００００」〜「０１００１１１」または「１０１１０００」〜「１０１１１１１」のときには「１００」、
（６）復調信号が「０１０１０００」〜「０１０１１１１」または「１０１００００」〜「１０１０１１１」のときには「１０１」、
（７）復調信号が「０１１００００」〜「０１１０１１１」または「１００１０００」〜「１００１１１１」のときには「１１０」、
（８）復調信号が「０１１１０００」〜「１０００１１１」のときには「１１１」。 - 前記領域判定回路は、つぎの（１）〜（４）のいずれかを出力することを特徴とする請求項３に記載のトレリスデコーダ。
（１）前置回路出力が「０００」のときには「００」、
（２）前置回路出力が「００１」または「０１０」のときには「０１」、
（３）前置回路出力が「０１１」または「１００」のときには「１０」、
（４）前置回路出力が「１０１」、「１１０」または「１１１」のときには「１１」。 - 前記選択回路は、つぎの（１）〜（８）のいずれかを出力することを特徴とする請求項４に記載のトレリスデコーダ。
（１）領域判定回路出力が「００」または「０１」で、かつ受信シンボルの最上位ビットが「０」のときには「００」、
（２）領域判定回路出力が「００」または「０１」で、かつ受信シンボルの最上位ビットが「１」のときには「１１」、
（３）領域判定回路出力が「１０」で、かつ受信シンボルの最上位ビットが「０」で、かつ畳み込み符号器出力が「１」のときには「００」、
（４）領域判定回路出力が「１０」で、かつ受信シンボルの最上位ビットが「０」で、かつ畳み込み符号器出力が「０」のときには「０１」、
（５）領域判定回路出力が「１０」で、かつ受信シンボルの最上位ビットが「１」で、かつ畳み込み符号器出力が「１」のときには「１０」、
（６）領域判定回路出力が「１０」で、かつ受信シンボルの最上位ビットが「１」で、かつ畳み込み符号器出力が「０」のときには「１１」、
（７）領域判定回路出力が「１１」で、かつ受信シンボルの最上位ビットが「０」のときには「０１」、
（８）領域判定回路出力が「１１」で、かつ受信シンボルの最上位ビットが「１」のときには「１０」。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24208798A JP3889516B2 (ja) | 1998-08-27 | 1998-08-27 | トレリスデコーダ |
| US09/231,903 US6389083B1 (en) | 1998-08-27 | 1999-01-14 | Trellis decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24208798A JP3889516B2 (ja) | 1998-08-27 | 1998-08-27 | トレリスデコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000078223A JP2000078223A (ja) | 2000-03-14 |
| JP3889516B2 true JP3889516B2 (ja) | 2007-03-07 |
Family
ID=17084111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24208798A Expired - Fee Related JP3889516B2 (ja) | 1998-08-27 | 1998-08-27 | トレリスデコーダ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6389083B1 (ja) |
| JP (1) | JP3889516B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3204240B2 (ja) * | 1999-02-18 | 2001-09-04 | 日本電気株式会社 | ビタビ復号器及びビタビ復号処理方法 |
| JP2003087212A (ja) * | 2001-09-11 | 2003-03-20 | Clarion Co Ltd | Ｏｆｄｍ受信機の逆マッピング回路 |
| CN100440878C (zh) * | 2004-03-12 | 2008-12-03 | 重庆邮电学院 | 基于循环前缀单载波系统的格形译码解调器及解调方法 |
| US20070039437A1 (en) * | 2005-08-19 | 2007-02-22 | Lineberry Andrew J | System for cutting and wrapping thermoplastic materials |
| JP5274363B2 (ja) * | 2009-05-08 | 2013-08-28 | 三菱電機株式会社 | 光受信装置および光受信方法 |
| EP3273604B1 (en) * | 2016-07-18 | 2019-10-16 | Intel IP Corporation | Trellis decoding with trellis state reduction based on a-priori knowledge of control channel bits |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07131493A (ja) | 1993-11-04 | 1995-05-19 | Toshiba Corp | 非符号化ビット復号回路 |
| US5651032A (en) | 1993-11-04 | 1997-07-22 | Kabushiki Kaisha Toshiba | Apparatus and method for trellis decoder |
| US5508752A (en) * | 1994-04-12 | 1996-04-16 | Lg Electronics Inc. | Partial response trellis decoder for high definition television (HDTV) system |
| US5790570A (en) * | 1996-08-30 | 1998-08-04 | Cornell Research Foundation, Inc. | Concatenated trellis coded modulation and linear block codes |
| US6078625A (en) * | 1997-10-20 | 2000-06-20 | Sicom, Inc. | Pragmatic decoder and method therefor |
| US5909454A (en) * | 1998-01-20 | 1999-06-01 | General Instrument Corporation | Intermediate rate applications of punctured convolutional codes for 8PSK trellis modulation over satellite channels |
| US6138265A (en) * | 1998-02-04 | 2000-10-24 | Lsi Logic Corporation | Decoding trellis coded modulated data with a conventional Viterbi decoder |
| US6236685B1 (en) * | 1998-06-05 | 2001-05-22 | Sicom, Inc. | Pragmatic trellis-coded digital communication with multi-stage branch metrics |
-
1998
- 1998-08-27 JP JP24208798A patent/JP3889516B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-14 US US09/231,903 patent/US6389083B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6389083B1 (en) | 2002-05-14 |
| JP2000078223A (ja) | 2000-03-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050728 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061122 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061130 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111208 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121208 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121208 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131208 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
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