JP2000078223A - トレリスデコーダ - Google Patents
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- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
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- H03M13/256—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with trellis coding, e.g. with convolutional codes and TCM
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- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
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- H04L27/00—Modulated-carrier systems
- H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
- H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
- H04L27/3405—Modifications of the signal space to increase the efficiency of transmission, e.g. reduction of the bit error rate, bandwidth, or average power
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- H04L27/38—Demodulator circuits; Receiver circuits
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- Signal Processing (AREA)
- Physics & Mathematics (AREA)
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- Error Detection And Correction (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 トレリスデコーダにおいて、遅延回路への入
力ビット数をできるだけ減らすことにより遅延回路の素
子数をできるだけ少なくし、それによって全体の回路規
模ができるだけ小さくすること。 【解決手段】 ８個のシンボルに対して復調信号を４つ
の領域に分けて取り扱い、前置回路１により復調信号の
上位４ビットの符号に基づいて３ビットの符号を得、領
域判定回路２により、３ビットの前置回路出力に基づい
て２ビットの符号を得ることによって４つのうちの何れ
かの領域を特定し、遅延回路３で２ビットの領域判定回
路出力と復調信号のＭＳＢの符号を遅延させた後、選択
回路４において、２ビットの領域判定回路出力と、復調
信号のＭＳＢと、畳み込み符号器６から出力された受信
シンボルのＬＳＢの推定値とに基づいて受信シンボルの
上位２ビットの値を特定する。
力ビット数をできるだけ減らすことにより遅延回路の素
子数をできるだけ少なくし、それによって全体の回路規
模ができるだけ小さくすること。 【解決手段】 ８個のシンボルに対して復調信号を４つ
の領域に分けて取り扱い、前置回路１により復調信号の
上位４ビットの符号に基づいて３ビットの符号を得、領
域判定回路２により、３ビットの前置回路出力に基づい
て２ビットの符号を得ることによって４つのうちの何れ
かの領域を特定し、遅延回路３で２ビットの領域判定回
路出力と復調信号のＭＳＢの符号を遅延させた後、選択
回路４において、２ビットの領域判定回路出力と、復調
信号のＭＳＢと、畳み込み符号器６から出力された受信
シンボルのＬＳＢの推定値とに基づいて受信シンボルの
上位２ビットの値を特定する。
Description
【０００１】
【発明の属する技術分野】本発明は、トレリス符号化変
調方式におけるトレリスデコーダに関し、特に振幅と位
相を同時に変化させるＱＡＭ変復調システムにおいて利
用されるトレリスデコーダに関する。
調方式におけるトレリスデコーダに関し、特に振幅と位
相を同時に変化させるＱＡＭ変復調システムにおいて利
用されるトレリスデコーダに関する。
【０００２】
【従来の技術】多値ＱＡＭ変復調システムでは、伝送中
に伝送路において生じる雑音や反射の影響を受けてＱＡ
Ｍ復調後の復調信号に誤りが生じることがあるため、送
信側において伝送信号を誤り訂正符号化して伝送するよ
うにしている。
に伝送路において生じる雑音や反射の影響を受けてＱＡ
Ｍ復調後の復調信号に誤りが生じることがあるため、送
信側において伝送信号を誤り訂正符号化して伝送するよ
うにしている。
【０００３】多値ＱＡＭ変復調システムにおいて多値Ｑ
ＡＭシンボルは、「Ｉx-1 Ｉx-2・・Ｉx1 Ｉx0，Ｑx
-1 Ｑx-2 ・・Ｑx1 Ｑx0」（各「Ｉx-1 」、「Ｉx-2
」、「Ｉx1」、「Ｉx0」、「Ｑx-1 」、「Ｑx-2 」、
「Ｑx1」、「Ｑx0」はいずれも「０」または「１」であ
る）のようにＩ軸およびＱ軸のシンボルがそれぞれＸビ
ットで表現される。多値ＱＡＭ変復調システムの送信側
は、多値ＱＡＭシンボルの最下位ビット（以下、ＬＳＢ
とする）である「Ｉx0」と「Ｑx0」に畳み込み符号化さ
れたデータを割り付け、またＩ軸およびＱ軸の各シンボ
ルのＬＳＢを除く「Ｉx-1 」〜「Ｉx1」および「Ｑx-1
」〜「Ｑx1」の上位「Ｘ−１」ビットの部分に畳み込
み符号化されないデータを割り付けて、多値ＱＡＭ変調
して送信する。
ＡＭシンボルは、「Ｉx-1 Ｉx-2・・Ｉx1 Ｉx0，Ｑx
-1 Ｑx-2 ・・Ｑx1 Ｑx0」（各「Ｉx-1 」、「Ｉx-2
」、「Ｉx1」、「Ｉx0」、「Ｑx-1 」、「Ｑx-2 」、
「Ｑx1」、「Ｑx0」はいずれも「０」または「１」であ
る）のようにＩ軸およびＱ軸のシンボルがそれぞれＸビ
ットで表現される。多値ＱＡＭ変復調システムの送信側
は、多値ＱＡＭシンボルの最下位ビット（以下、ＬＳＢ
とする）である「Ｉx0」と「Ｑx0」に畳み込み符号化さ
れたデータを割り付け、またＩ軸およびＱ軸の各シンボ
ルのＬＳＢを除く「Ｉx-1 」〜「Ｉx1」および「Ｑx-1
」〜「Ｑx1」の上位「Ｘ−１」ビットの部分に畳み込
み符号化されないデータを割り付けて、多値ＱＡＭ変調
して送信する。
【０００４】受信側は、受信信号に対して多値ＱＡＭ復
調を行って復調信号を得、それをトレリスデコーダに入
力して誤り訂正を行い、送信側で伝送したＱＡＭシンボ
ルの推定を行う。ここでＩ軸およびＱ軸のそれぞれの復
調信号はＮビットの軟判定信号であり、その信号の上位
「Ｘ」ビットの部分はＱＡＭシンボルの推定値を表し、
また上位の「Ｘ」ビット部分を除く下位の「Ｎ−Ｘ」ビ
ットの部分はＩ軸およびＱ軸のそれぞれのＱＡＭシンボ
ルからの誤差を表している。
調を行って復調信号を得、それをトレリスデコーダに入
力して誤り訂正を行い、送信側で伝送したＱＡＭシンボ
ルの推定を行う。ここでＩ軸およびＱ軸のそれぞれの復
調信号はＮビットの軟判定信号であり、その信号の上位
「Ｘ」ビットの部分はＱＡＭシンボルの推定値を表し、
また上位の「Ｘ」ビット部分を除く下位の「Ｎ−Ｘ」ビ
ットの部分はＩ軸およびＱ軸のそれぞれのＱＡＭシンボ
ルからの誤差を表している。
【０００５】トレリスデコーダは、一般にビタビデコー
ダ、領域判定回路、ＲＡＭ等からなる遅延回路、選択回
路、畳み込み符号器およびデマッパーを有する。Ｉ軸お
よびＱ軸の各ＱＡＭシンボルのＬＳＢに相当する復調信
号の「Ｎ−Ｘ＋１」ビット目についての誤り訂正はビタ
ビデコーダで行われる。各ＱＡＭシンボルの上位「Ｘ−
１」ビット部分についての誤り訂正は、ビタビデコーダ
の誤り訂正結果を畳み込み符号器で再符号化して得られ
た各ＱＡＭシンボルのＬＳＢの推定値を用いて行われ
る。その際各ＱＡＭシンボルの上位「Ｘ−１」ビット部
分の符号は遅延回路で遅延された後に選択回路に入力さ
れる。それによって選択回路において各ＱＡＭシンボル
の上位「Ｘ−１」ビット部分の符号と各ＱＡＭシンボル
のＬＳＢの推定値との位相が揃えられる。
ダ、領域判定回路、ＲＡＭ等からなる遅延回路、選択回
路、畳み込み符号器およびデマッパーを有する。Ｉ軸お
よびＱ軸の各ＱＡＭシンボルのＬＳＢに相当する復調信
号の「Ｎ−Ｘ＋１」ビット目についての誤り訂正はビタ
ビデコーダで行われる。各ＱＡＭシンボルの上位「Ｘ−
１」ビット部分についての誤り訂正は、ビタビデコーダ
の誤り訂正結果を畳み込み符号器で再符号化して得られ
た各ＱＡＭシンボルのＬＳＢの推定値を用いて行われ
る。その際各ＱＡＭシンボルの上位「Ｘ−１」ビット部
分の符号は遅延回路で遅延された後に選択回路に入力さ
れる。それによって選択回路において各ＱＡＭシンボル
の上位「Ｘ−１」ビット部分の符号と各ＱＡＭシンボル
のＬＳＢの推定値との位相が揃えられる。
【０００６】図８は、従来のＱＡＭシンボルの誤り訂正
について説明するために、Ｉ軸の６４ＱＡＭの復調信号
とＱＡＭシンボルとの関係を示す模式図である。図８で
は、６４ＱＡＭのシンボルを「Ｉ2 Ｉ1 Ｉ0 」と表
し、Ｉ軸の復調信号Ｉr を「Ｉr2 Ｉr1 Ｉr0 Ｉe3
Ｉe2 Ｉe1 Ｉe0」と表し、２の補数で表現している。
なおＱ軸の６４ＱＡＭの復調信号とＱＡＭシンボルとの
関係についても同様である。送信側がシンボルＡ「１１
０」（図８の◆印）を送り、それを受信側で復調したと
ころ、伝送路のノイズにより復調信号に誤りが生じ、復
調信号Ｂ「１０１ｘｘｘｘ」（図８の×印）または復調
信号Ｃ「１１１ｘｘｘｘ」（図８の＋印）が得られたと
仮定する。なおｘは「０」または「１」を表すものとす
る。
について説明するために、Ｉ軸の６４ＱＡＭの復調信号
とＱＡＭシンボルとの関係を示す模式図である。図８で
は、６４ＱＡＭのシンボルを「Ｉ2 Ｉ1 Ｉ0 」と表
し、Ｉ軸の復調信号Ｉr を「Ｉr2 Ｉr1 Ｉr0 Ｉe3
Ｉe2 Ｉe1 Ｉe0」と表し、２の補数で表現している。
なおＱ軸の６４ＱＡＭの復調信号とＱＡＭシンボルとの
関係についても同様である。送信側がシンボルＡ「１１
０」（図８の◆印）を送り、それを受信側で復調したと
ころ、伝送路のノイズにより復調信号に誤りが生じ、復
調信号Ｂ「１０１ｘｘｘｘ」（図８の×印）または復調
信号Ｃ「１１１ｘｘｘｘ」（図８の＋印）が得られたと
仮定する。なおｘは「０」または「１」を表すものとす
る。
【０００７】（１）復調信号Ｂ「１０１ｘｘｘｘ」の誤
り訂正 ビタビデコーダで得られた誤り訂正結果を畳み込み符号
器で再符号化した値が「０」であっても、復調信号の上
位２ビットは「１０」であり、送信したシンボルＡ「１
１０」とすることができない。このため復調信号Ｂであ
る場合には、領域判定回路は、ＱＡＭシンボルのＬＳＢ
が「１」と「０」の場合に備えて「１０」と「１１」の
４ビットを出力する必要がある。選択回路は、シンボル
点のＬＳＢが「０」であるとき、領域判定回路出力の
「１１」を選択することで、復調信号の上位２ビットに
ついての誤り訂正を行う。
り訂正 ビタビデコーダで得られた誤り訂正結果を畳み込み符号
器で再符号化した値が「０」であっても、復調信号の上
位２ビットは「１０」であり、送信したシンボルＡ「１
１０」とすることができない。このため復調信号Ｂであ
る場合には、領域判定回路は、ＱＡＭシンボルのＬＳＢ
が「１」と「０」の場合に備えて「１０」と「１１」の
４ビットを出力する必要がある。選択回路は、シンボル
点のＬＳＢが「０」であるとき、領域判定回路出力の
「１１」を選択することで、復調信号の上位２ビットに
ついての誤り訂正を行う。
【０００８】（２）復調信号Ｃ「１１１ｘｘｘｘ」の誤
り訂正 ビタビデコーダで得られた誤り訂正結果を畳み込み符号
器で再符号化した値が「０」および「１」のいずれであ
っても、復調信号の上位２ビットは「１１」である。従
って復調信号Ｃである場合には、領域判定回路は、ＱＡ
ＭシンボルのＬＳＢが「１」と「０」の場合に備えて
「１１」と「１１」の４ビットを出力する必要がある。
り訂正 ビタビデコーダで得られた誤り訂正結果を畳み込み符号
器で再符号化した値が「０」および「１」のいずれであ
っても、復調信号の上位２ビットは「１１」である。従
って復調信号Ｃである場合には、領域判定回路は、ＱＡ
ＭシンボルのＬＳＢが「１」と「０」の場合に備えて
「１１」と「１１」の４ビットを出力する必要がある。
【０００９】従来の領域判定回路と選択回路の出力結果
をまとめると以下のようになる。 （１）復調信号が「１００００００」〜「１０１０１１
１」（図８の領域（１））のときには、領域判定回路は
「１０」および「１０」を出力し、選択回路は、ＬＳＢ
が「０」および「１」のときにはそれぞれ「１０」およ
び「１０」を出力する。 （２）復調信号が「１０１１０００」〜「１１００１１
１」（図８の領域（２））のときには、領域判定回路は
「１１」および「１０」を出力し、選択回路は、ＬＳＢ
が「０」および「１」のときにはそれぞれ「１１」およ
び「１０」を出力する。 （３）復調信号が「１１０１０００」〜「１１１０１１
１」（図８の領域（３））のときには、領域判定回路は
「１１」および「１１」を出力し、選択回路は、ＬＳＢ
が「０」および「１」のときにはそれぞれ「１１」およ
び「１１」を出力する。
をまとめると以下のようになる。 （１）復調信号が「１００００００」〜「１０１０１１
１」（図８の領域（１））のときには、領域判定回路は
「１０」および「１０」を出力し、選択回路は、ＬＳＢ
が「０」および「１」のときにはそれぞれ「１０」およ
び「１０」を出力する。 （２）復調信号が「１０１１０００」〜「１１００１１
１」（図８の領域（２））のときには、領域判定回路は
「１１」および「１０」を出力し、選択回路は、ＬＳＢ
が「０」および「１」のときにはそれぞれ「１１」およ
び「１０」を出力する。 （３）復調信号が「１１０１０００」〜「１１１０１１
１」（図８の領域（３））のときには、領域判定回路は
「１１」および「１１」を出力し、選択回路は、ＬＳＢ
が「０」および「１」のときにはそれぞれ「１１」およ
び「１１」を出力する。
【００１０】（４）復調信号が「１１１１０００」〜
「１１１１１１１」および「０００００００」〜「００
００１１１」（図８の領域（４））のときには、領域判
定回路は「００」および「１１」を出力し、選択回路
は、ＬＳＢが「０」および「１」のときにはそれぞれ
「００」および「１１」を出力する。 （５）復調信号が「０００１０００」〜「００１０１１
１」（図８の領域（５））のときには、領域判定回路は
「００」および「００」を出力し、選択回路は、ＬＳＢ
が「０」および「１」のときにはそれぞれ「００」およ
び「００」を出力する。 （６）復調信号が「００１１０００」〜「０１００１１
１」（図８の領域（６）のときには、領域判定回路は
「０１」および「００」を出力し、選択回路は、ＬＳＢ
が「０」および「１」のときにはそれぞれ「０１」およ
び「００」を出力する。 （７）復調信号が「０１０１０００」〜「０１１１１１
１」（図８の領域（７）のときには、領域判定回路は
「０１」および「０１」を出力し、選択回路は、ＬＳＢ
が「０」および「１」のときにはそれぞれ「０１」およ
び「０１」を出力する。
「１１１１１１１」および「０００００００」〜「００
００１１１」（図８の領域（４））のときには、領域判
定回路は「００」および「１１」を出力し、選択回路
は、ＬＳＢが「０」および「１」のときにはそれぞれ
「００」および「１１」を出力する。 （５）復調信号が「０００１０００」〜「００１０１１
１」（図８の領域（５））のときには、領域判定回路は
「００」および「００」を出力し、選択回路は、ＬＳＢ
が「０」および「１」のときにはそれぞれ「００」およ
び「００」を出力する。 （６）復調信号が「００１１０００」〜「０１００１１
１」（図８の領域（６）のときには、領域判定回路は
「０１」および「００」を出力し、選択回路は、ＬＳＢ
が「０」および「１」のときにはそれぞれ「０１」およ
び「００」を出力する。 （７）復調信号が「０１０１０００」〜「０１１１１１
１」（図８の領域（７）のときには、領域判定回路は
「０１」および「０１」を出力し、選択回路は、ＬＳＢ
が「０」および「１」のときにはそれぞれ「０１」およ
び「０１」を出力する。
【００１１】
【発明が解決しようとする課題】しかしながら従来のト
レリスデコーダでは、ＱＡＭシンボルの上位「Ｘ−１」
ビットの部分について誤り訂正を行う際、領域判定回路
の出力はＩ軸およびＱ軸のそれぞれについて「（Ｘ−
１）×２」ビット分、両軸合わせて「（Ｘ−１）×４」
ビット分必要となる。
レリスデコーダでは、ＱＡＭシンボルの上位「Ｘ−１」
ビットの部分について誤り訂正を行う際、領域判定回路
の出力はＩ軸およびＱ軸のそれぞれについて「（Ｘ−
１）×２」ビット分、両軸合わせて「（Ｘ−１）×４」
ビット分必要となる。
【００１２】従って領域判定回路出力が入力されるＲＡ
Ｍ等の遅延回路のサイズは「（Ｘ−１）×４ビット×
ｍ」となる。ここでｍは、復調信号の上位から第「Ｎ−
Ｘ＋１」ビット目の値がトレリスデコーダへ入力されて
から、再符号化されるまでの遅延量である。例えば６４
ＱＡＭの場合、上述したように領域判定回路は片軸につ
いて４ビットの符号を出力するため、遅延回路にはＱと
Ｉの両軸合わせて合計８ビットの符号が入力されること
になる。従って従来は、遅延回路の回路規模は「８ビッ
ト×ｍワード」となる。
Ｍ等の遅延回路のサイズは「（Ｘ−１）×４ビット×
ｍ」となる。ここでｍは、復調信号の上位から第「Ｎ−
Ｘ＋１」ビット目の値がトレリスデコーダへ入力されて
から、再符号化されるまでの遅延量である。例えば６４
ＱＡＭの場合、上述したように領域判定回路は片軸につ
いて４ビットの符号を出力するため、遅延回路にはＱと
Ｉの両軸合わせて合計８ビットの符号が入力されること
になる。従って従来は、遅延回路の回路規模は「８ビッ
ト×ｍワード」となる。
【００１３】ここで遅延量ｍは、ビタビデコーダの打ち
切り長に依存し、この打ち切り長は畳み込み符号の拘束
長の５〜７倍の長さが必要となる。また遅延回路への入
力は、ＱＡＭシンボルの多値数に依存する。これらのこ
とから遅延回路のサイズは、畳み込み符号の拘束長が大
きくなるのに連れて大きくなり、またＱＡＭシンボルの
多値数が大きくなるのに連れて大きくなり、トレリスデ
コーダの回路規模が大きくなってしまうという問題点が
あった。
切り長に依存し、この打ち切り長は畳み込み符号の拘束
長の５〜７倍の長さが必要となる。また遅延回路への入
力は、ＱＡＭシンボルの多値数に依存する。これらのこ
とから遅延回路のサイズは、畳み込み符号の拘束長が大
きくなるのに連れて大きくなり、またＱＡＭシンボルの
多値数が大きくなるのに連れて大きくなり、トレリスデ
コーダの回路規模が大きくなってしまうという問題点が
あった。
【００１４】本発明は、上記問題点を解決するためにな
されたもので、遅延回路への入力ビット数をできるだけ
減らすことにより遅延回路の素子数をできるだけ少なく
し、それによって全体の回路規模ができるだけ小さくて
済むトレリスデコーダを得ることを目的とする。
されたもので、遅延回路への入力ビット数をできるだけ
減らすことにより遅延回路の素子数をできるだけ少なく
し、それによって全体の回路規模ができるだけ小さくて
済むトレリスデコーダを得ることを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、送信側でシンボルに対してトレリス符号
化変調された信号を、Ｉ軸およびＱ軸のそれぞれに対し
て、Ｎビット（ただしＮは自然数）の二値符号により表
された信号に復調し、その復調信号の最上位ビット（以
下、ＭＳＢとする）から、上位から第Ｘ番目（ただしＸ
はＮよりも小さい自然数）のビットまでのＸビットの符
号で表された受信シンボルの誤り訂正を行うトレリスデ
コーダにおいて、前記復調信号のＭＳＢから、上位から
第「Ｘ＋１」番目のビットまでの「Ｘ＋１」ビットの符
号に基づいて、Ｘビットで表された互いに異なる「２の
Ｘ乗」個の符号のうちのいずれかを出力する前置回路
と、前記前置回路から出力されたいずれかのＸビットで
表された符号に基づいて、「Ｘ−１」ビットで表された
互いに異なる「２の（Ｘ−１）乗」個の符号のうちのい
ずれかを出力する領域判定回路と、前記受信シンボルの
ＬＳＢの符号の値についての誤り訂正を行うビタビデコ
ーダと、ビタビデコーダの誤り訂正結果に基づいて再符
号化を行い、それによって得られた受信シンボルのＬＳ
Ｂの符号の推定値を出力する畳み込み符号器と、前記領
域判定回路から出力されたいずれかの「Ｘ−１」ビット
の符号、前記受信シンボルのＭＳＢの符号、および前記
畳み込み符号器から出力された１ビットの符号よりなる
合計「Ｘ＋１」ビットの符号に基づいて前記受信シンボ
ルのＭＳＢから、上位から第「Ｘ−１」番目の上位ビッ
トまでの「Ｘ−１」ビットの符号の値を特定する選択回
路と、領域判定回路から出力されたいずれかの「Ｘ−
１」ビットの符号、および前記復調信号のＭＳＢの符号
が入力され、かつそれらの合計Ｘビットの符号を、畳み
込み符号器から出力された１ビットの符号と同期して前
記選択回路に入力させるための遅延回路と、を具備す
る。
め、本発明は、送信側でシンボルに対してトレリス符号
化変調された信号を、Ｉ軸およびＱ軸のそれぞれに対し
て、Ｎビット（ただしＮは自然数）の二値符号により表
された信号に復調し、その復調信号の最上位ビット（以
下、ＭＳＢとする）から、上位から第Ｘ番目（ただしＸ
はＮよりも小さい自然数）のビットまでのＸビットの符
号で表された受信シンボルの誤り訂正を行うトレリスデ
コーダにおいて、前記復調信号のＭＳＢから、上位から
第「Ｘ＋１」番目のビットまでの「Ｘ＋１」ビットの符
号に基づいて、Ｘビットで表された互いに異なる「２の
Ｘ乗」個の符号のうちのいずれかを出力する前置回路
と、前記前置回路から出力されたいずれかのＸビットで
表された符号に基づいて、「Ｘ−１」ビットで表された
互いに異なる「２の（Ｘ−１）乗」個の符号のうちのい
ずれかを出力する領域判定回路と、前記受信シンボルの
ＬＳＢの符号の値についての誤り訂正を行うビタビデコ
ーダと、ビタビデコーダの誤り訂正結果に基づいて再符
号化を行い、それによって得られた受信シンボルのＬＳ
Ｂの符号の推定値を出力する畳み込み符号器と、前記領
域判定回路から出力されたいずれかの「Ｘ−１」ビット
の符号、前記受信シンボルのＭＳＢの符号、および前記
畳み込み符号器から出力された１ビットの符号よりなる
合計「Ｘ＋１」ビットの符号に基づいて前記受信シンボ
ルのＭＳＢから、上位から第「Ｘ−１」番目の上位ビッ
トまでの「Ｘ−１」ビットの符号の値を特定する選択回
路と、領域判定回路から出力されたいずれかの「Ｘ−
１」ビットの符号、および前記復調信号のＭＳＢの符号
が入力され、かつそれらの合計Ｘビットの符号を、畳み
込み符号器から出力された１ビットの符号と同期して前
記選択回路に入力させるための遅延回路と、を具備す
る。
【００１６】この発明によれば、前置回路は、復調信号
の上位「Ｘ＋１」ビットの符号に基づいてＸビットで表
された符号を出力し、領域判定回路は、前置回路から出
力されたＸビットの符号に基づいて「Ｘ−１」ビットで
表された符号を出力し、遅延回路は、領域判定回路から
出力された「Ｘ−１」ビットの符号と、復調信号のＭＳ
Ｂの符号が入力され、かつそれらの合計Ｘビットの符号
を遅延させた後に選択回路へ出力する。一方ビタビデコ
ーダは、受信シンボルのＬＳＢの値についての誤り訂正
を行い、畳み込み符号器は、ビタビデコーダの誤り訂正
結果に基づいて再符号化を行い、それによって受信シン
ボルのＬＳＢの推定値を求めて選択回路へ出力する。選
択回路は、遅延回路および畳み込み符号器から、領域判
定回路から出力された「Ｘ−１」ビットの符号と、受信
シンボルのＭＳＢの符号と、畳み込み符号器から出力さ
れた受信シンボルのＬＳＢの推定符号を同期して受け取
り、それらに基づいて受信シンボルの上位「Ｘ−１」ビ
ットの符号の値を特定する。
の上位「Ｘ＋１」ビットの符号に基づいてＸビットで表
された符号を出力し、領域判定回路は、前置回路から出
力されたＸビットの符号に基づいて「Ｘ−１」ビットで
表された符号を出力し、遅延回路は、領域判定回路から
出力された「Ｘ−１」ビットの符号と、復調信号のＭＳ
Ｂの符号が入力され、かつそれらの合計Ｘビットの符号
を遅延させた後に選択回路へ出力する。一方ビタビデコ
ーダは、受信シンボルのＬＳＢの値についての誤り訂正
を行い、畳み込み符号器は、ビタビデコーダの誤り訂正
結果に基づいて再符号化を行い、それによって受信シン
ボルのＬＳＢの推定値を求めて選択回路へ出力する。選
択回路は、遅延回路および畳み込み符号器から、領域判
定回路から出力された「Ｘ−１」ビットの符号と、受信
シンボルのＭＳＢの符号と、畳み込み符号器から出力さ
れた受信シンボルのＬＳＢの推定符号を同期して受け取
り、それらに基づいて受信シンボルの上位「Ｘ−１」ビ
ットの符号の値を特定する。
【００１７】この発明において、前記Ｘは３であり、前
記前置回路は、前記復調信号の上位４ビット分の符号に
基づいて「１１１」、「１１０」、「１０１」、「１０
０」、「０１１」、「０１０」、「００１」および「０
００」のうちのいずれかを出力し、前記領域判定回路
は、前記前置回路から出力された３ビットの符号に基づ
いて「１１」、「１０」、「０１」および「００」のう
ちのいずれかを出力する。
記前置回路は、前記復調信号の上位４ビット分の符号に
基づいて「１１１」、「１１０」、「１０１」、「１０
０」、「０１１」、「０１０」、「００１」および「０
００」のうちのいずれかを出力し、前記領域判定回路
は、前記前置回路から出力された３ビットの符号に基づ
いて「１１」、「１０」、「０１」および「００」のう
ちのいずれかを出力する。
【００１８】この発明によれば、前置回路は、復調信号
の上位４ビットの符号に基づいて３ビットの符号を出力
し、領域判定回路は、前置回路から出力された３ビット
の符号に基づいて２ビットの符号を出力し、遅延回路
は、領域判定回路から出力された２ビットの符号と、復
調信号のＭＳＢの符号が入力され、かつそれらの合計３
ビットの符号を遅延させた後に選択回路へ出力する。一
方ビタビデコーダは、受信シンボルのＬＳＢの値につい
ての誤り訂正を行い、畳み込み符号器は、ビタビデコー
ダの誤り訂正結果に基づいて再符号化を行い、それによ
って受信シンボルのＬＳＢの推定値を求めて選択回路へ
出力する。選択回路は、遅延回路および畳み込み符号器
から、領域判定回路から出力された２ビットの符号と、
受信シンボルのＭＳＢの符号と、畳み込み符号器から出
力された受信シンボルのＬＳＢの推定符号を同期して受
け取り、それらに基づいて受信シンボルの上位２ビット
の符号の値を特定する。
の上位４ビットの符号に基づいて３ビットの符号を出力
し、領域判定回路は、前置回路から出力された３ビット
の符号に基づいて２ビットの符号を出力し、遅延回路
は、領域判定回路から出力された２ビットの符号と、復
調信号のＭＳＢの符号が入力され、かつそれらの合計３
ビットの符号を遅延させた後に選択回路へ出力する。一
方ビタビデコーダは、受信シンボルのＬＳＢの値につい
ての誤り訂正を行い、畳み込み符号器は、ビタビデコー
ダの誤り訂正結果に基づいて再符号化を行い、それによ
って受信シンボルのＬＳＢの推定値を求めて選択回路へ
出力する。選択回路は、遅延回路および畳み込み符号器
から、領域判定回路から出力された２ビットの符号と、
受信シンボルのＭＳＢの符号と、畳み込み符号器から出
力された受信シンボルのＬＳＢの推定符号を同期して受
け取り、それらに基づいて受信シンボルの上位２ビット
の符号の値を特定する。
【００１９】この発明において、前記Ｎは７であり、前
記前置回路は、つぎの（１）〜（８）のいずれかを出力
する。 （１）復調信号が「０００００００」〜「００００１１
１」または「１１１１０００」〜「１１１１１１１」の
ときには「０００」、 （２）復調信号が「０００１０００」〜「０００１１１
１」または「１１１００００」〜「１１１０１１１」の
ときには「００１」、 （３）復調信号が「００１００００」〜「００１０１１
１」または「１１０１０００」〜「１１０１１１１」の
ときには「０１０」、 （４）復調信号が「００１１０００」〜「００１１１１
１」または「１１０００００」〜「１１００１１１」の
ときには「０１１」、 （５）復調信号が「０１０００００」〜「０１００１１
１」または「１０１１０００」〜「１０１１１１１」の
ときには「１００」、 （６）復調信号が「０１０１０００」〜「０１０１１１
１」または「１０１００００」〜「１０１０１１１」の
ときには「１０１」、 （７）復調信号が「０１１００００」〜「０１１０１１
１」または「１００１０００」〜「１００１１１１」の
ときには「１１０」、 （８）復調信号が「０１１１０００」〜「１０００１１
１」のときには「１１１」。
記前置回路は、つぎの（１）〜（８）のいずれかを出力
する。 （１）復調信号が「０００００００」〜「００００１１
１」または「１１１１０００」〜「１１１１１１１」の
ときには「０００」、 （２）復調信号が「０００１０００」〜「０００１１１
１」または「１１１００００」〜「１１１０１１１」の
ときには「００１」、 （３）復調信号が「００１００００」〜「００１０１１
１」または「１１０１０００」〜「１１０１１１１」の
ときには「０１０」、 （４）復調信号が「００１１０００」〜「００１１１１
１」または「１１０００００」〜「１１００１１１」の
ときには「０１１」、 （５）復調信号が「０１０００００」〜「０１００１１
１」または「１０１１０００」〜「１０１１１１１」の
ときには「１００」、 （６）復調信号が「０１０１０００」〜「０１０１１１
１」または「１０１００００」〜「１０１０１１１」の
ときには「１０１」、 （７）復調信号が「０１１００００」〜「０１１０１１
１」または「１００１０００」〜「１００１１１１」の
ときには「１１０」、 （８）復調信号が「０１１１０００」〜「１０００１１
１」のときには「１１１」。
【００２０】この発明によれば、前置回路は復調信号に
基づいて３ビットの符号を出力する。
基づいて３ビットの符号を出力する。
【００２１】この発明において、前記領域判定回路は、
つぎの（１）〜（４）のいずれかを出力する。 （１）前置回路出力が「０００」のときには「００」、 （２）前置回路出力が「００１」または「０１０」のと
きには「０１」、 （３）前置回路出力が「０１１」または「１００」のと
きには「１０」、 （４）前置回路出力が「１０１」、「１１０」または
「１１１」のときには「１１」。
つぎの（１）〜（４）のいずれかを出力する。 （１）前置回路出力が「０００」のときには「００」、 （２）前置回路出力が「００１」または「０１０」のと
きには「０１」、 （３）前置回路出力が「０１１」または「１００」のと
きには「１０」、 （４）前置回路出力が「１０１」、「１１０」または
「１１１」のときには「１１」。
【００２２】この発明によれば、領域判定回路は、復調
信号が「０００００００」〜「００００１１１」または
「１１１１０００」〜「１１１１１１１」のときには
「００」を出力し、復調信号が「０００１０００」〜
「００１０１１１」または「１１０１０００」〜「１１
１０１１１」のときには「０１」を出力し、復調信号が
「００１１０００」〜「０１００１１１」または「１０
１１０００」〜「１１００１１１」のときには「１０」
を出力し、復調信号が「０１０１０００」〜「１０１０
１１１」のときには「１１」を出力する。
信号が「０００００００」〜「００００１１１」または
「１１１１０００」〜「１１１１１１１」のときには
「００」を出力し、復調信号が「０００１０００」〜
「００１０１１１」または「１１０１０００」〜「１１
１０１１１」のときには「０１」を出力し、復調信号が
「００１１０００」〜「０１００１１１」または「１０
１１０００」〜「１１００１１１」のときには「１０」
を出力し、復調信号が「０１０１０００」〜「１０１０
１１１」のときには「１１」を出力する。
【００２３】この発明において、前記選択回路は、つぎ
の（１）〜（８）のいずれかを出力する。 （１）領域判定回路出力が「００」または「０１」で、
かつ受信シンボルのＭＳＢが「０」のときには「０
０」、 （２）領域判定回路出力が「００」または「０１」で、
かつ受信シンボルのＭＳＢが「１」のときには「１
１」、 （３）領域判定回路出力が「１０」で、かつ受信シンボ
ルのＭＳＢが「０」で、かつ畳み込み符号器出力が
「１」のときには「００」、 （４）領域判定回路出力が「１０」で、かつ受信シンボ
ルのＭＳＢが「０」で、かつ畳み込み符号器出力が
「０」のときには「０１」、 （５）領域判定回路出力が「１０」で、かつ受信シンボ
ルのＭＳＢが「１」で、かつ畳み込み符号器出力が
「１」のときには「１０」、 （６）領域判定回路出力が「１０」で、かつ受信シンボ
ルのＭＳＢが「１」で、かつ畳み込み符号器出力が
「０」のときには「１１」、 （７）領域判定回路出力が「１１」で、かつ受信シンボ
ルのＭＳＢが「０」のときには「０１」、 （８）領域判定回路出力が「１１」で、かつ受信シンボ
ルのＭＳＢが「１」のときには「１０」。
の（１）〜（８）のいずれかを出力する。 （１）領域判定回路出力が「００」または「０１」で、
かつ受信シンボルのＭＳＢが「０」のときには「０
０」、 （２）領域判定回路出力が「００」または「０１」で、
かつ受信シンボルのＭＳＢが「１」のときには「１
１」、 （３）領域判定回路出力が「１０」で、かつ受信シンボ
ルのＭＳＢが「０」で、かつ畳み込み符号器出力が
「１」のときには「００」、 （４）領域判定回路出力が「１０」で、かつ受信シンボ
ルのＭＳＢが「０」で、かつ畳み込み符号器出力が
「０」のときには「０１」、 （５）領域判定回路出力が「１０」で、かつ受信シンボ
ルのＭＳＢが「１」で、かつ畳み込み符号器出力が
「１」のときには「１０」、 （６）領域判定回路出力が「１０」で、かつ受信シンボ
ルのＭＳＢが「１」で、かつ畳み込み符号器出力が
「０」のときには「１１」、 （７）領域判定回路出力が「１１」で、かつ受信シンボ
ルのＭＳＢが「０」のときには「０１」、 （８）領域判定回路出力が「１１」で、かつ受信シンボ
ルのＭＳＢが「１」のときには「１０」。
【００２４】この発明によれば、領域判定回路の出力、
受信シンボルのＭＳＢ、および畳み込み符号器の再符号
化により得られた受信シンボルのＬＳＢの推定符号に基
づいて、選択回路により誤り訂正が行われ、受信シンボ
ルの上位２ビットの符号が特定される。
受信シンボルのＭＳＢ、および畳み込み符号器の再符号
化により得られた受信シンボルのＬＳＢの推定符号に基
づいて、選択回路により誤り訂正が行われ、受信シンボ
ルの上位２ビットの符号が特定される。
【００２５】
【発明の実施の形態】以下、この発明にかかるトレリス
デコーダの実施の形態を、添付図面を参照して詳細に説
明する。図１は、本発明にかかるトレリスデコーダの一
例を示すブロック図であり、同図にはＩ軸についてのみ
示されている。なお図１およびその他の図面、並びに以
下の説明においては、Ｉ軸についてのみ図示および説明
するが、Ｑ軸についてはＩ軸と同様であるため、説明を
省略する。
デコーダの実施の形態を、添付図面を参照して詳細に説
明する。図１は、本発明にかかるトレリスデコーダの一
例を示すブロック図であり、同図にはＩ軸についてのみ
示されている。なお図１およびその他の図面、並びに以
下の説明においては、Ｉ軸についてのみ図示および説明
するが、Ｑ軸についてはＩ軸と同様であるため、説明を
省略する。
【００２６】このトレリスデコーダは、従来と同様に領
域判定回路２、ＲＡＭ等からなる遅延回路３、選択回路
４、ビタビデコーダ５、畳み込み符号器６および図示省
略したデマッパーを備えており、さらに領域判定回路２
の前段に前置回路１を有している。
域判定回路２、ＲＡＭ等からなる遅延回路３、選択回路
４、ビタビデコーダ５、畳み込み符号器６および図示省
略したデマッパーを備えており、さらに領域判定回路２
の前段に前置回路１を有している。
【００２７】例えば６４ＱＡＭの場合、前置回路１に
は、７ビットの復調信号のうち上位の４ビットが入力さ
れる。前置回路１は、入力された４ビットの符号に基づ
いて３ビットの符号を生成し、それを出力する。領域判
定回路２は、前置回路１から入力された３ビットの符号
に基づいて２ビットの符号を生成し、それを出力する。
領域判定回路２から出力された２ビットの符号は、受信
シンボルのＭＳＢに相当する復調信号のＭＳＢの符号と
ともに、遅延回路３に入力される。そして遅延回路に入
力された合計３ビットの符号は、ここで期間Ｔだけ遅延
された後、選択回路４に出力される。
は、７ビットの復調信号のうち上位の４ビットが入力さ
れる。前置回路１は、入力された４ビットの符号に基づ
いて３ビットの符号を生成し、それを出力する。領域判
定回路２は、前置回路１から入力された３ビットの符号
に基づいて２ビットの符号を生成し、それを出力する。
領域判定回路２から出力された２ビットの符号は、受信
シンボルのＭＳＢに相当する復調信号のＭＳＢの符号と
ともに、遅延回路３に入力される。そして遅延回路に入
力された合計３ビットの符号は、ここで期間Ｔだけ遅延
された後、選択回路４に出力される。
【００２８】一方ビタビデコーダ５には復調信号が入力
され、それに基づきビタビデコーダ５は受信シンボルの
ＬＳＢの符号の値についての誤り訂正を行う。畳み込み
符号器６は、ビタビデコーダ５の誤り訂正結果に基づき
再符号化を行って受信シンボルのＬＳＢの符号の推定値
を求め、それを選択回路４に出力する。その際、ビタビ
デコーダ５に復調信号が入力されてから、受信シンボル
のＬＳＢの符号の推定値が畳み込み符号器６から出力さ
れるまでに要する時間はＴである。従って選択回路４に
は、畳み込み符号器６から出力された受信シンボルのＬ
ＳＢの推定符号が、遅延回路３から出力された領域判定
回路出力の２ビットの符号および復調信号のＭＳＢの符
号と同期して入力される。
され、それに基づきビタビデコーダ５は受信シンボルの
ＬＳＢの符号の値についての誤り訂正を行う。畳み込み
符号器６は、ビタビデコーダ５の誤り訂正結果に基づき
再符号化を行って受信シンボルのＬＳＢの符号の推定値
を求め、それを選択回路４に出力する。その際、ビタビ
デコーダ５に復調信号が入力されてから、受信シンボル
のＬＳＢの符号の推定値が畳み込み符号器６から出力さ
れるまでに要する時間はＴである。従って選択回路４に
は、畳み込み符号器６から出力された受信シンボルのＬ
ＳＢの推定符号が、遅延回路３から出力された領域判定
回路出力の２ビットの符号および復調信号のＭＳＢの符
号と同期して入力される。
【００２９】選択回路４は、受信シンボルのＬＳＢの推
定符号、領域判定回路出力の２ビットの符号および復調
信号のＭＳＢの符号に基づいて受信シンボルの上位２ビ
ットの符号を特定し、それを図示しないデマッパーに出
力する。またデマッパーには、ビタビデコーダ５の誤り
訂正結果も入力される。
定符号、領域判定回路出力の２ビットの符号および復調
信号のＭＳＢの符号に基づいて受信シンボルの上位２ビ
ットの符号を特定し、それを図示しないデマッパーに出
力する。またデマッパーには、ビタビデコーダ５の誤り
訂正結果も入力される。
【００３０】図２は、前置回路１の実施例を示す回路図
である。この前置回路１は、例えば３個の排他的論理和
演算を行うＸＯＲゲート１１，１２，１３で構成されて
いる。復調信号Ｉr を各ビットが２の補数で表されてな
る「Ｉr2 Ｉr1 Ｉr0 Ｉe3Ｉe2 Ｉe1 Ｉe0」とし、
前置回路１から出力される３ビットの信号を各ビットが
２の補数で表されてなる「Ｓ12 Ｓ11 Ｓ10」と表した
場合、第１のＸＯＲゲート１１は、復調信号のＭＳＢに
相当する信号「Ｉr2」と上位から第２番目のビットに相
当する信号「Ｉr1」が入力され、前置回路１から出力さ
れる３ビットのうちＭＳＢに相当する信号Ｓ12を出力す
る。
である。この前置回路１は、例えば３個の排他的論理和
演算を行うＸＯＲゲート１１，１２，１３で構成されて
いる。復調信号Ｉr を各ビットが２の補数で表されてな
る「Ｉr2 Ｉr1 Ｉr0 Ｉe3Ｉe2 Ｉe1 Ｉe0」とし、
前置回路１から出力される３ビットの信号を各ビットが
２の補数で表されてなる「Ｓ12 Ｓ11 Ｓ10」と表した
場合、第１のＸＯＲゲート１１は、復調信号のＭＳＢに
相当する信号「Ｉr2」と上位から第２番目のビットに相
当する信号「Ｉr1」が入力され、前置回路１から出力さ
れる３ビットのうちＭＳＢに相当する信号Ｓ12を出力す
る。
【００３１】第２のＸＯＲゲート１２は、復調信号の
「Ｉr2」と上位から第３番目のビットに相当する信号
「Ｉr0」が入力され、前置回路１から出力される３ビッ
トのうち上位から第２番目のビットに相当する信号Ｓ11
を出力する。
「Ｉr2」と上位から第３番目のビットに相当する信号
「Ｉr0」が入力され、前置回路１から出力される３ビッ
トのうち上位から第２番目のビットに相当する信号Ｓ11
を出力する。
【００３２】第３のＸＯＲゲート１３は、復調信号の
「Ｉr2」と上位から第４番目のビットに相当する信号
「Ｉe3」が入力され、前置回路１から出力される３ビッ
トのうちＬＳＢに相当する信号Ｓ10を出力する。
「Ｉr2」と上位から第４番目のビットに相当する信号
「Ｉe3」が入力され、前置回路１から出力される３ビッ
トのうちＬＳＢに相当する信号Ｓ10を出力する。
【００３３】図３は、領域判定回路２の実施例を示す回
路図である。この領域判定回路２は、例えばＮＯＴゲー
ト２１、ＮＯＲゲート２２、ＡＮＤゲート２３、ＯＲゲ
ート２４および２ｔｏ１セレクタ（選択回路）２５で構
成されている。ＮＯＴゲート２１は、前置回路１の３ビ
ットの出力信号のうちＬＳＢに相当する「Ｓ10」が入力
され、それを反転してＮＯＲゲート２２の一方の入力端
子と２ｔｏ１セレクタ２５の一方の入力端子（以下、Ａ
端子とする）へ出力する。
路図である。この領域判定回路２は、例えばＮＯＴゲー
ト２１、ＮＯＲゲート２２、ＡＮＤゲート２３、ＯＲゲ
ート２４および２ｔｏ１セレクタ（選択回路）２５で構
成されている。ＮＯＴゲート２１は、前置回路１の３ビ
ットの出力信号のうちＬＳＢに相当する「Ｓ10」が入力
され、それを反転してＮＯＲゲート２２の一方の入力端
子と２ｔｏ１セレクタ２５の一方の入力端子（以下、Ａ
端子とする）へ出力する。
【００３４】ＮＯＲゲート２２は、もう一方の入力端子
に前置回路１の３ビットの出力信号のうちＭＳＢに相当
する「Ｓ12」が入力され、２入力の論理和を反転して２
ｔｏ１セレクタ２５のもう一方の入力端子（以下、Ｂ端
子とする）へ出力する。
に前置回路１の３ビットの出力信号のうちＭＳＢに相当
する「Ｓ12」が入力され、２入力の論理和を反転して２
ｔｏ１セレクタ２５のもう一方の入力端子（以下、Ｂ端
子とする）へ出力する。
【００３５】２ｔｏ１セレクタ２５は、そのＳ端子に前
置回路１の３ビットの出力信号のうち中央のビットに相
当する「Ｓ11」が入力され、そのＳ端子の入力信号が
「０」のときにＡ端子の入力信号の反転信号を出力し、
またＳ端子の入力信号が「１」のときにＢ端子の入力信
号の反転信号を出力する。この２ｔｏ１セレクタ２５の
出力信号は、領域判定回路２から出力される２ビットの
信号を各ビットが２の補数で表されてなる「Ｓ21 Ｓ2
0」と表した場合のＬＳＢに相当する信号「Ｓ20」であ
る。
置回路１の３ビットの出力信号のうち中央のビットに相
当する「Ｓ11」が入力され、そのＳ端子の入力信号が
「０」のときにＡ端子の入力信号の反転信号を出力し、
またＳ端子の入力信号が「１」のときにＢ端子の入力信
号の反転信号を出力する。この２ｔｏ１セレクタ２５の
出力信号は、領域判定回路２から出力される２ビットの
信号を各ビットが２の補数で表されてなる「Ｓ21 Ｓ2
0」と表した場合のＬＳＢに相当する信号「Ｓ20」であ
る。
【００３６】ＡＮＤゲート２３は、前置回路１の３ビッ
トの出力信号のうち中央のビットに相当する「Ｓ11」と
ＬＳＢに相当する「Ｓ10」が入力され、それら２入力の
論理積をＯＲゲート２４の一方の入力端子へ出力する。
トの出力信号のうち中央のビットに相当する「Ｓ11」と
ＬＳＢに相当する「Ｓ10」が入力され、それら２入力の
論理積をＯＲゲート２４の一方の入力端子へ出力する。
【００３７】ＯＲゲート２４は、もう一方の入力端子に
前置回路１の３ビットの出力信号のうちＭＳＢに相当す
る「Ｓ12」が入力され、２入力の論理和を、領域判定回
路２の２ビットの出力信号「Ｓ21 Ｓ20」のＭＳＢに相
当する信号「Ｓ21」として出力する。
前置回路１の３ビットの出力信号のうちＭＳＢに相当す
る「Ｓ12」が入力され、２入力の論理和を、領域判定回
路２の２ビットの出力信号「Ｓ21 Ｓ20」のＭＳＢに相
当する信号「Ｓ21」として出力する。
【００３８】図４は、選択回路４の実施例を示す回路図
である。この選択回路４は、例えば３個のＡＮＤゲート
４１，４５，４７、第４のＸＯＲゲート４２、第２の２
ｔｏ１セレクタ４３および３個のＯＲゲート４４，４
６，４８で構成されている。第２のＡＮＤゲート４１
は、領域判定回路２の２ビットの出力信号のうちＭＳＢ
に相当する「Ｓ21」と、畳み込み符号器６から出力され
た１ビット「Ｓ3 」の反転信号が入力され、それら２入
力の論理積を２ｔｏ１セレクタ４３のＡ端子へ出力す
る。
である。この選択回路４は、例えば３個のＡＮＤゲート
４１，４５，４７、第４のＸＯＲゲート４２、第２の２
ｔｏ１セレクタ４３および３個のＯＲゲート４４，４
６，４８で構成されている。第２のＡＮＤゲート４１
は、領域判定回路２の２ビットの出力信号のうちＭＳＢ
に相当する「Ｓ21」と、畳み込み符号器６から出力され
た１ビット「Ｓ3 」の反転信号が入力され、それら２入
力の論理積を２ｔｏ１セレクタ４３のＡ端子へ出力す
る。
【００３９】ＸＯＲゲート４２は、復調信号のＭＳＢに
相当する「Ｉr2」と領域判定回路２の２ビットの出力信
号のうちＭＳＢに相当する「Ｓ21」が入力され、それら
２入力の排他的論理和を２ｔｏ１セレクタ４３のＢ端子
へ出力する。
相当する「Ｉr2」と領域判定回路２の２ビットの出力信
号のうちＭＳＢに相当する「Ｓ21」が入力され、それら
２入力の排他的論理和を２ｔｏ１セレクタ４３のＢ端子
へ出力する。
【００４０】２ｔｏ１セレクタ４３は、そのＳ端子に領
域判定回路２の２ビットの出力信号のうちＬＳＢに相当
する「Ｓ20」が入力され、そのＳ端子の入力信号が
「０」のときにＡ端子の入力信号の反転信号を出力し、
またＳ端子の入力信号が「１」のときにＢ端子の入力信
号の反転信号を出力する。この２ｔｏ１セレクタ４３の
出力信号は、反転されて第２のＯＲゲート４４の一方の
入力端子に入力される。
域判定回路２の２ビットの出力信号のうちＬＳＢに相当
する「Ｓ20」が入力され、そのＳ端子の入力信号が
「０」のときにＡ端子の入力信号の反転信号を出力し、
またＳ端子の入力信号が「１」のときにＢ端子の入力信
号の反転信号を出力する。この２ｔｏ１セレクタ４３の
出力信号は、反転されて第２のＯＲゲート４４の一方の
入力端子に入力される。
【００４１】第３のＡＮＤゲート４５は、入力端子を３
つ備えており、領域判定回路２の２ビットの出力信号の
各ビット「Ｓ20」および「Ｓ21」がいずれも反転されて
入力されるとともに、畳み込み符号器６の出力ビット
「Ｓ3 」が入力され、それら３入力の論理積を第２のＯ
Ｒゲート４４のもう一方の入力端子に出力する。
つ備えており、領域判定回路２の２ビットの出力信号の
各ビット「Ｓ20」および「Ｓ21」がいずれも反転されて
入力されるとともに、畳み込み符号器６の出力ビット
「Ｓ3 」が入力され、それら３入力の論理積を第２のＯ
Ｒゲート４４のもう一方の入力端子に出力する。
【００４２】第２のＯＲゲート４４は、２入力の論理和
を、選択回路４の２ビットの出力信号「Ｓ31 Ｓ30」の
ＬＳＢに相当する信号「Ｓ30」として出力する。
を、選択回路４の２ビットの出力信号「Ｓ31 Ｓ30」の
ＬＳＢに相当する信号「Ｓ30」として出力する。
【００４３】第３のＯＲゲート４６は、領域判定回路２
の２ビットの出力信号の各ビット「Ｓ20」および「Ｓ2
1」が入力され、それら２入力の論理和を第４のＡＮＤ
ゲート４７の一方の入力端子へ出力する。
の２ビットの出力信号の各ビット「Ｓ20」および「Ｓ2
1」が入力され、それら２入力の論理和を第４のＡＮＤ
ゲート４７の一方の入力端子へ出力する。
【００４４】第４のＡＮＤゲート４７は、もう一方の入
力端子に復調信号のＭＳＢに相当する「Ｉr2」が入力さ
れ、２入力の論理積を第４のＯＲゲート４８の一方の入
力端子へ出力する。
力端子に復調信号のＭＳＢに相当する「Ｉr2」が入力さ
れ、２入力の論理積を第４のＯＲゲート４８の一方の入
力端子へ出力する。
【００４５】第４のＯＲゲート４８は、もう一方の入力
端子に第３のＡＮＤゲート４５の出力が入力され、２入
力の論理和を、選択回路４の２ビットの出力信号「Ｓ31
Ｓ30」のＭＳＢに相当する信号「Ｓ31」として出力す
る。
端子に第３のＡＮＤゲート４５の出力が入力され、２入
力の論理和を、選択回路４の２ビットの出力信号「Ｓ31
Ｓ30」のＭＳＢに相当する信号「Ｓ31」として出力す
る。
【００４６】つぎに前置回路１、領域判定回路２および
選択回路４の作用について図５乃至図６を参照しながら
説明する。図５および図６には、前置回路１、領域判定
回路２および選択回路４の入出力の関係が示されてい
る。
選択回路４の作用について図５乃至図６を参照しながら
説明する。図５および図６には、前置回路１、領域判定
回路２および選択回路４の入出力の関係が示されてい
る。
【００４７】それらの図表に示すように、前置回路１
は、（１）復調信号の上位４ビットである「Ｉr2 Ｉr1
Ｉr0 Ｉe3」が「００００」または「１１１１」のと
きには「０００」を、（２）「Ｉr2 Ｉr1 Ｉr0 Ｉe
3」が「０００１」または「１１１０」のときには「０
０１」を、（３）「Ｉr2 Ｉr1 Ｉr0 Ｉe3」が「００
１０」または「１１０１」のときには「０１０」を、
（４）「Ｉr2 Ｉr1 Ｉr0Ｉe3」が「００１１」または
「１１００」のときには「０１１」を、（５）「Ｉr2
Ｉr1 Ｉr0 Ｉe3」が「０１００」または「１０１１」
のときには「１００」を、（６）「Ｉr2 Ｉr1 Ｉr0
Ｉe3」が「０１０１」または「１０１０」のときには
「１０１」を、（７）「Ｉr2 Ｉr1 Ｉr0 Ｉe3」が
「０１１０」または「１００１」のときには「１１０」
を、（８）「Ｉr2 Ｉr1 Ｉr0 Ｉe3」が「０１１１」
または「１０００」のときには「１１１」を出力する。
は、（１）復調信号の上位４ビットである「Ｉr2 Ｉr1
Ｉr0 Ｉe3」が「００００」または「１１１１」のと
きには「０００」を、（２）「Ｉr2 Ｉr1 Ｉr0 Ｉe
3」が「０００１」または「１１１０」のときには「０
０１」を、（３）「Ｉr2 Ｉr1 Ｉr0 Ｉe3」が「００
１０」または「１１０１」のときには「０１０」を、
（４）「Ｉr2 Ｉr1 Ｉr0Ｉe3」が「００１１」または
「１１００」のときには「０１１」を、（５）「Ｉr2
Ｉr1 Ｉr0 Ｉe3」が「０１００」または「１０１１」
のときには「１００」を、（６）「Ｉr2 Ｉr1 Ｉr0
Ｉe3」が「０１０１」または「１０１０」のときには
「１０１」を、（７）「Ｉr2 Ｉr1 Ｉr0 Ｉe3」が
「０１１０」または「１００１」のときには「１１０」
を、（８）「Ｉr2 Ｉr1 Ｉr0 Ｉe3」が「０１１１」
または「１０００」のときには「１１１」を出力する。
【００４８】領域判定回路２は、（１）前置回路１の出
力である「Ｓ12 Ｓ11 Ｓ10」が「０００」のときには
「００」を、（２）「Ｓ12 Ｓ11 Ｓ10」が「００１」
または「０１０」のときには「０１」を、（３）「Ｓ12
Ｓ11 Ｓ10」が「０１１」または「１００」のときに
は「１０」を、（４）「Ｓ12 Ｓ11 Ｓ10」が「１０
１」、「１１０」または「１１１」のときには「１１」
を出力する。
力である「Ｓ12 Ｓ11 Ｓ10」が「０００」のときには
「００」を、（２）「Ｓ12 Ｓ11 Ｓ10」が「００１」
または「０１０」のときには「０１」を、（３）「Ｓ12
Ｓ11 Ｓ10」が「０１１」または「１００」のときに
は「１０」を、（４）「Ｓ12 Ｓ11 Ｓ10」が「１０
１」、「１１０」または「１１１」のときには「１１」
を出力する。
【００４９】選択回路４は、（１）領域判定回路２の出
力である「Ｓ21 Ｓ20」が「００」または「０１」で、
かつ復調信号のＭＳＢ（すなわち受信シンボルのＭＳ
Ｂ）「Ｉr2」が「０」のときには、畳み込み符号器６の
出力「Ｓ3 」が「０」であっても「１」であっても「０
０」を、（２）「Ｓ21 Ｓ20」が「００」または「０
１」で、かつ「Ｉr2」が「１」のときには、「Ｓ3 」が
「０」であっても「１」であっても「１１」を、（３）
「Ｓ21 Ｓ20」が「１０」で、かつ「Ｉr2」が「０」
で、かつ「Ｓ3 」が「１」のときには「００」を、
（４）「Ｓ21 Ｓ20」が「１０」で、かつ「Ｉr2」が
「０」で、かつ「Ｓ3 」が「０」のときには「０１」
を、（５）「Ｓ21 Ｓ20」が「１０」で、かつ「Ｉr2」
が「１」で、かつ「Ｓ3」が「１」のときには「１０」
を、（６）「Ｓ21 Ｓ20」が「１０」で、かつ「Ｉr2」
が「１」で、かつ「Ｓ3 」が「０」のときには「１１」
を、（７）「Ｓ21Ｓ20」が「１１」で、かつ「Ｉr2」が
「０」のときには、「Ｓ3 」が「０」であっても「１」
であっても「０１」を、（８）「Ｓ21 Ｓ20」が「１
１」で、かつ「Ｉr2」が「１」のときには、「Ｓ3 」が
「０」であっても「１」であっても「１０」を出力す
る。
力である「Ｓ21 Ｓ20」が「００」または「０１」で、
かつ復調信号のＭＳＢ（すなわち受信シンボルのＭＳ
Ｂ）「Ｉr2」が「０」のときには、畳み込み符号器６の
出力「Ｓ3 」が「０」であっても「１」であっても「０
０」を、（２）「Ｓ21 Ｓ20」が「００」または「０
１」で、かつ「Ｉr2」が「１」のときには、「Ｓ3 」が
「０」であっても「１」であっても「１１」を、（３）
「Ｓ21 Ｓ20」が「１０」で、かつ「Ｉr2」が「０」
で、かつ「Ｓ3 」が「１」のときには「００」を、
（４）「Ｓ21 Ｓ20」が「１０」で、かつ「Ｉr2」が
「０」で、かつ「Ｓ3 」が「０」のときには「０１」
を、（５）「Ｓ21 Ｓ20」が「１０」で、かつ「Ｉr2」
が「１」で、かつ「Ｓ3」が「１」のときには「１０」
を、（６）「Ｓ21 Ｓ20」が「１０」で、かつ「Ｉr2」
が「１」で、かつ「Ｓ3 」が「０」のときには「１１」
を、（７）「Ｓ21Ｓ20」が「１１」で、かつ「Ｉr2」が
「０」のときには、「Ｓ3 」が「０」であっても「１」
であっても「０１」を、（８）「Ｓ21 Ｓ20」が「１
１」で、かつ「Ｉr2」が「１」のときには、「Ｓ3 」が
「０」であっても「１」であっても「１０」を出力す
る。
【００５０】従って選択回路４の出力により、復調信号
の上位２ビットすなわち受信シンボルの上位２ビット
「Ｉr2 Ｉr1」が特定される。図７は、復調信号とＱＡ
Ｍシンボルとの関係を模式的に示す図であり、同図に示
すように、８個のシンボルに対して復調信号を４つの領
域に分けて取り扱うことができる。
の上位２ビットすなわち受信シンボルの上位２ビット
「Ｉr2 Ｉr1」が特定される。図７は、復調信号とＱＡ
Ｍシンボルとの関係を模式的に示す図であり、同図に示
すように、８個のシンボルに対して復調信号を４つの領
域に分けて取り扱うことができる。
【００５１】上述実施の形態によれば、８個のシンボル
に対して復調信号を４つの領域に分けて取り扱い、前置
回路１により復調信号の上位４ビットの符号に基づいて
３ビットの符号を得、領域判定回路２により、３ビット
の前置回路出力に基づいて２ビットの符号を得ることに
よって４つのうちのいずれかの領域を特定し、遅延回路
３で２ビットの領域判定回路出力と復調信号のＭＳＢの
符号を遅延させた後、選択回路４において、２ビットの
領域判定回路出力と、復調信号のＭＳＢと、畳み込み符
号器６から出力された受信シンボルのＬＳＢの推定値と
に基づいて受信シンボルの上位２ビットの値を特定する
ため、遅延回路３に入力される符号のビット数はＩ軸お
よびＱ軸のそれぞれについて３ビット、両軸合わせて６
ビットとなる。
に対して復調信号を４つの領域に分けて取り扱い、前置
回路１により復調信号の上位４ビットの符号に基づいて
３ビットの符号を得、領域判定回路２により、３ビット
の前置回路出力に基づいて２ビットの符号を得ることに
よって４つのうちのいずれかの領域を特定し、遅延回路
３で２ビットの領域判定回路出力と復調信号のＭＳＢの
符号を遅延させた後、選択回路４において、２ビットの
領域判定回路出力と、復調信号のＭＳＢと、畳み込み符
号器６から出力された受信シンボルのＬＳＢの推定値と
に基づいて受信シンボルの上位２ビットの値を特定する
ため、遅延回路３に入力される符号のビット数はＩ軸お
よびＱ軸のそれぞれについて３ビット、両軸合わせて６
ビットとなる。
【００５２】これは、遅延回路の入力ビット数が、従来
のＩ軸およびＱ軸のそれぞれについて４ビット、両軸合
わせて８ビットに比べて少ないので、遅延回路３の回路
規模を小さくすることができる。従ってトレリスデコー
ダ全体の回路規模を小さくすることができるので、従来
よりもＬＳＩの小面積化が図れ、低消費電力効果が得ら
れる。
のＩ軸およびＱ軸のそれぞれについて４ビット、両軸合
わせて８ビットに比べて少ないので、遅延回路３の回路
規模を小さくすることができる。従ってトレリスデコー
ダ全体の回路規模を小さくすることができるので、従来
よりもＬＳＩの小面積化が図れ、低消費電力効果が得ら
れる。
【００５３】なお上述実施の形態においては、前置回路
１、領域判定回路２および選択回路４の構成を具体的に
図示して説明したが、それらは図示例に限定されずに他
の構成であってもよいし、また復調信号の領域分けの境
界は厳密なものではなく前後にずれてもよいし、本発明
は６４ＱＡＭに限らず１６ＱＡＭや２５６ＱＡＭなどの
トレリス符号化変調システムにも適用できる。
１、領域判定回路２および選択回路４の構成を具体的に
図示して説明したが、それらは図示例に限定されずに他
の構成であってもよいし、また復調信号の領域分けの境
界は厳密なものではなく前後にずれてもよいし、本発明
は６４ＱＡＭに限らず１６ＱＡＭや２５６ＱＡＭなどの
トレリス符号化変調システムにも適用できる。
【００５４】
【発明の効果】以上、説明したとおり、本発明によれ
ば、遅延回路は、領域判定回路から出力された「Ｘ−
１」ビットの符号と、復調信号のＭＳＢの符号が入力さ
れ、かつそれらの合計Ｘビットの符号を遅延させた後に
選択回路へ出力するので、遅延回路に入力される符号の
ビット数はＩ軸およびＱ軸のそれぞれについてＸビッ
ト、両軸合わせて「２×Ｘ」ビットである。これは、遅
延回路の入力ビット数が、従来のＩ軸およびＱ軸のそれ
ぞれについて「（Ｘ−１）×２」ビット、両軸合わせて
「（Ｘ−１）×４」（ただしＸ＞３）ビットに比べて少
ないので、遅延回路の回路規模を小さくすることがで
き、従ってトレリスデコーダ全体の回路規模を小さくす
ることができるので、従来よりもＬＳＩの小面積化が図
れ、低消費電力効果が得られる。
ば、遅延回路は、領域判定回路から出力された「Ｘ−
１」ビットの符号と、復調信号のＭＳＢの符号が入力さ
れ、かつそれらの合計Ｘビットの符号を遅延させた後に
選択回路へ出力するので、遅延回路に入力される符号の
ビット数はＩ軸およびＱ軸のそれぞれについてＸビッ
ト、両軸合わせて「２×Ｘ」ビットである。これは、遅
延回路の入力ビット数が、従来のＩ軸およびＱ軸のそれ
ぞれについて「（Ｘ−１）×２」ビット、両軸合わせて
「（Ｘ−１）×４」（ただしＸ＞３）ビットに比べて少
ないので、遅延回路の回路規模を小さくすることがで
き、従ってトレリスデコーダ全体の回路規模を小さくす
ることができるので、従来よりもＬＳＩの小面積化が図
れ、低消費電力効果が得られる。
【００５５】つぎの発明によれば、６４ＱＡＭの場合、
遅延回路は、領域判定回路から出力された２ビットの符
号と、復調信号のＭＳＢの符号が入力され、かつそれら
の合計３ビットの符号を遅延させた後に選択回路へ出力
するので、遅延回路に入力される符号のビット数はＩ軸
およびＱ軸のそれぞれについて３ビット、両軸合わせて
６ビットである。これは、遅延回路の入力ビット数が、
従来のＩ軸およびＱ軸のそれぞれについて４ビット、両
軸合わせて８ビットに比べて少ないので、遅延回路の回
路規模を小さくすることができ、ひいてはトレリスデコ
ーダ全体の回路規模を小さくすることができるので、従
来よりもＬＳＩの小面積化が図れ、低消費電力効果が得
られる。
遅延回路は、領域判定回路から出力された２ビットの符
号と、復調信号のＭＳＢの符号が入力され、かつそれら
の合計３ビットの符号を遅延させた後に選択回路へ出力
するので、遅延回路に入力される符号のビット数はＩ軸
およびＱ軸のそれぞれについて３ビット、両軸合わせて
６ビットである。これは、遅延回路の入力ビット数が、
従来のＩ軸およびＱ軸のそれぞれについて４ビット、両
軸合わせて８ビットに比べて少ないので、遅延回路の回
路規模を小さくすることができ、ひいてはトレリスデコ
ーダ全体の回路規模を小さくすることができるので、従
来よりもＬＳＩの小面積化が図れ、低消費電力効果が得
られる。
【００５６】つぎの発明によれば、６４ＱＡＭの場合、
前置回路は復調信号に基づいて３ビットの符号を出力
し、その３ビットの符号がさらに領域判定回路により２
ビットの符号にされ、その２ビットの符号と復調信号の
ＭＳＢの符号が遅延回路に入力される。従って遅延回路
にはＩ軸およびＱ軸のそれぞれについて３ビット、両軸
合わせて６ビットの符号が入力されることとなり、従来
の８ビットよりも少ないので、遅延回路の回路規模を小
さくすることができ、ひいてはトレリスデコーダ全体の
回路規模を小さくすることができるので、従来よりもＬ
ＳＩの小面積化が図れ、低消費電力効果が得られる。
前置回路は復調信号に基づいて３ビットの符号を出力
し、その３ビットの符号がさらに領域判定回路により２
ビットの符号にされ、その２ビットの符号と復調信号の
ＭＳＢの符号が遅延回路に入力される。従って遅延回路
にはＩ軸およびＱ軸のそれぞれについて３ビット、両軸
合わせて６ビットの符号が入力されることとなり、従来
の８ビットよりも少ないので、遅延回路の回路規模を小
さくすることができ、ひいてはトレリスデコーダ全体の
回路規模を小さくすることができるので、従来よりもＬ
ＳＩの小面積化が図れ、低消費電力効果が得られる。
【００５７】つぎの発明によれば、６４ＱＡＭの場合、
領域判定回路は、復調信号が「０００００００」〜「０
０００１１１」または「１１１１０００」〜「１１１１
１１１」のときには「００」を出力し、復調信号が「０
００１０００」〜「００１０１１１」または「１１０１
０００」〜「１１１０１１１」のときには「０１」を出
力し、復調信号が「００１１０００」〜「０１００１１
１」または「１０１１０００」〜「１１００１１１」の
ときには「１０」を出力し、復調信号が「０１０１００
０」〜「１０１０１１１」のときには「１１」を出力す
る。従って遅延回路には、Ｉ軸およびＱ軸のそれぞれに
ついて領域判定回路出力の２ビットの符号と復調信号の
ＭＳＢの符号からなる３ビット、両軸合わせて６ビット
の符号が入力されることとなり、従来の８ビットよりも
少ないので、遅延回路の回路規模を小さくすることがで
き、ひいてはトレリスデコーダ全体の回路規模を小さく
することができるので、従来よりもＬＳＩの小面積化が
図れ、低消費電力効果が得られる。
領域判定回路は、復調信号が「０００００００」〜「０
０００１１１」または「１１１１０００」〜「１１１１
１１１」のときには「００」を出力し、復調信号が「０
００１０００」〜「００１０１１１」または「１１０１
０００」〜「１１１０１１１」のときには「０１」を出
力し、復調信号が「００１１０００」〜「０１００１１
１」または「１０１１０００」〜「１１００１１１」の
ときには「１０」を出力し、復調信号が「０１０１００
０」〜「１０１０１１１」のときには「１１」を出力す
る。従って遅延回路には、Ｉ軸およびＱ軸のそれぞれに
ついて領域判定回路出力の２ビットの符号と復調信号の
ＭＳＢの符号からなる３ビット、両軸合わせて６ビット
の符号が入力されることとなり、従来の８ビットよりも
少ないので、遅延回路の回路規模を小さくすることがで
き、ひいてはトレリスデコーダ全体の回路規模を小さく
することができるので、従来よりもＬＳＩの小面積化が
図れ、低消費電力効果が得られる。
【００５８】つぎの発明によれば、６４ＱＡＭの場合、
領域判定回路から出力された２ビットの符号、受信シン
ボルのＭＳＢ、および畳み込み符号器の再符号化により
得られた受信シンボルのＬＳＢの推定符号に基づいて、
選択回路により誤り訂正が行われ、受信シンボルの上位
２ビットの符号が特定される。従って遅延回路に入力さ
れる符号のビット数は、Ｉ軸およびＱ軸のそれぞれにつ
いて領域判定回路出力の２ビットと復調信号のＭＳＢの
１ビットからなる３ビット、両軸合わせて６ビットであ
るため、従来の８ビットよりも少ないので、遅延回路の
回路規模を小さくすることができ、ひいてはトレリスデ
コーダ全体の回路規模を小さくすることができるので、
従来よりもＬＳＩの小面積化が図れ、低消費電力効果が
得られる。
領域判定回路から出力された２ビットの符号、受信シン
ボルのＭＳＢ、および畳み込み符号器の再符号化により
得られた受信シンボルのＬＳＢの推定符号に基づいて、
選択回路により誤り訂正が行われ、受信シンボルの上位
２ビットの符号が特定される。従って遅延回路に入力さ
れる符号のビット数は、Ｉ軸およびＱ軸のそれぞれにつ
いて領域判定回路出力の２ビットと復調信号のＭＳＢの
１ビットからなる３ビット、両軸合わせて６ビットであ
るため、従来の８ビットよりも少ないので、遅延回路の
回路規模を小さくすることができ、ひいてはトレリスデ
コーダ全体の回路規模を小さくすることができるので、
従来よりもＬＳＩの小面積化が図れ、低消費電力効果が
得られる。
【図１】 本発明にかかるトレリスデコーダの一例を示
すブロック図である。
すブロック図である。
【図２】 そのトレリスデコーダの前置回路の実施例を
示す回路図である。
示す回路図である。
【図３】 そのトレリスデコーダの領域判定回路の実施
例を示す回路図である。
例を示す回路図である。
【図４】 そのトレリスデコーダの選択回路の実施例を
示す回路図である。
示す回路図である。
【図５】 その前置回路と領域判定回路と選択回路の入
出力の関係を示す図表である。
出力の関係を示す図表である。
【図６】 その前置回路と領域判定回路と選択回路の入
出力の関係を示す図表である。
出力の関係を示す図表である。
【図７】 そのトレリスデコーダの６４ＱＡＭの復調信
号とＱＡＭシンボルとの関係を示す模式図である。
号とＱＡＭシンボルとの関係を示す模式図である。
【図８】 従来における６４ＱＡＭの復調信号とＱＡＭ
シンボルとの関係を示す模式図である。
シンボルとの関係を示す模式図である。
１ 前置回路、２ 領域判定回路、３ 遅延回路、４
選択回路、５ ビタビデコーダ、６ 畳み込み符号器。
選択回路、５ ビタビデコーダ、６ 畳み込み符号器。
Claims (5)
- 【請求項１】 送信側でシンボルに対してトレリス符号
化変調された信号を、Ｉ軸およびＱ軸のそれぞれに対し
て、Ｎビット（ただしＮは４以上の自然数）の二値符号
により表された信号に復調し、その復調信号の最上位ビ
ットから、上位から第Ｘ番目（ただしＸは３以上でかつ
Ｎよりも小さい自然数）のビットまでのＸビットの符号
で表された受信シンボルの誤り訂正を行うトレリスデコ
ーダにおいて、 前記復調信号の最上位ビットから、上位から第「Ｘ＋
１」番目のビットまでの「Ｘ＋１」ビットの符号に基づ
いて、Ｘビットで表された互いに異なる「２のＸ乗」個
の符号のうちのいずれかを出力する前置回路と、 前記前置回路から出力されたいずれかのＸビットで表さ
れた符号に基づいて、「Ｘ−１」ビットで表された互い
に異なる「２の（Ｘ−１）乗」個の符号のうちのいずれ
かを出力する領域判定回路と、 前記受信シンボルの最下位ビットの符号の値についての
誤り訂正を行うビタビデコーダと、 ビタビデコーダの誤り訂正結果に基づいて再符号化を行
い、それによって得られた受信シンボルの最下位ビット
の符号の推定値を出力する畳み込み符号器と、 前記領域判定回路から出力されたいずれかの「Ｘ−１」
ビットの符号、前記受信シンボルの最上位ビットの符
号、および前記畳み込み符号器から出力された１ビット
の符号よりなる合計「Ｘ＋１」ビットの符号に基づいて
前記受信シンボルの最上位ビットから、上位から第「Ｘ
−１」番目の上位ビットまでの「Ｘ−１」ビットの符号
の値を特定する選択回路と、 領域判定回路から出力されたいずれかの「Ｘ−１」ビッ
トの符号、および前記復調信号の最上位ビットの符号が
入力され、かつそれらの合計Ｘビットの符号を、畳み込
み符号器から出力された１ビットの符号と同期して前記
選択回路に入力させるための遅延回路と、 を具備したことを特徴とするトレリスデコーダ。 - 【請求項２】 前記Ｘは３であり、前記前置回路は、前
記復調信号の上位４ビット分の符号に基づいて「１１
１」、「１１０」、「１０１」、「１００」、「０１
１」、「０１０」、「００１」および「０００」のうち
のいずれかを出力し、 前記領域判定回路は、前記前置回路から出力された３ビ
ットの符号に基づいて「１１」、「１０」、「０１」お
よび「００」のうちのいずれかを出力することを特徴と
する請求項１に記載のトレリスデコーダ。 - 【請求項３】 前記Ｎは７であり、前記前置回路は、つ
ぎの（１）〜（８）のいずれかを出力することを特徴と
する請求項２に記載のトレリスデコーダ。 （１）復調信号が「０００００００」〜「００００１１
１」または「１１１１０００」〜「１１１１１１１」の
ときには「０００」、 （２）復調信号が「０００１０００」〜「０００１１１
１」または「１１１００００」〜「１１１０１１１」の
ときには「００１」、 （３）復調信号が「００１００００」〜「００１０１１
１」または「１１０１０００」〜「１１０１１１１」の
ときには「０１０」、 （４）復調信号が「００１１０００」〜「００１１１１
１」または「１１０００００」〜「１１００１１１」の
ときには「０１１」、 （５）復調信号が「０１０００００」〜「０１００１１
１」または「１０１１０００」〜「１０１１１１１」の
ときには「１００」、 （６）復調信号が「０１０１０００」〜「０１０１１１
１」または「１０１００００」〜「１０１０１１１」の
ときには「１０１」、 （７）復調信号が「０１１００００」〜「０１１０１１
１」または「１００１０００」〜「１００１１１１」の
ときには「１１０」、 （８）復調信号が「０１１１０００」〜「１０００１１
１」のときには「１１１」。 - 【請求項４】 前記領域判定回路は、つぎの（１）〜
（４）のいずれかを出力することを特徴とする請求項３
に記載のトレリスデコーダ。 （１）前置回路出力が「０００」のときには「００」、 （２）前置回路出力が「００１」または「０１０」のと
きには「０１」、 （３）前置回路出力が「０１１」または「１００」のと
きには「１０」、 （４）前置回路出力が「１０１」、「１１０」または
「１１１」のときには「１１」。 - 【請求項５】 前記選択回路は、つぎの（１）〜（８）
のいずれかを出力することを特徴とする請求項４に記載
のトレリスデコーダ。 （１）領域判定回路出力が「００」または「０１」で、
かつ受信シンボルの最上位ビットが「０」のときには
「００」、 （２）領域判定回路出力が「００」または「０１」で、
かつ受信シンボルの最上位ビットが「１」のときには
「１１」、 （３）領域判定回路出力が「１０」で、かつ受信シンボ
ルの最上位ビットが「０」で、かつ畳み込み符号器出力
が「１」のときには「００」、 （４）領域判定回路出力が「１０」で、かつ受信シンボ
ルの最上位ビットが「０」で、かつ畳み込み符号器出力
が「０」のときには「０１」、 （５）領域判定回路出力が「１０」で、かつ受信シンボ
ルの最上位ビットが「１」で、かつ畳み込み符号器出力
が「１」のときには「１０」、 （６）領域判定回路出力が「１０」で、かつ受信シンボ
ルの最上位ビットが「１」で、かつ畳み込み符号器出力
が「０」のときには「１１」、 （７）領域判定回路出力が「１１」で、かつ受信シンボ
ルの最上位ビットが「０」のときには「０１」、 （８）領域判定回路出力が「１１」で、かつ受信シンボ
ルの最上位ビットが「１」のときには「１０」。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24208798A JP3889516B2 (ja) | 1998-08-27 | 1998-08-27 | トレリスデコーダ |
| US09/231,903 US6389083B1 (en) | 1998-08-27 | 1999-01-14 | Trellis decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24208798A JP3889516B2 (ja) | 1998-08-27 | 1998-08-27 | トレリスデコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000078223A true JP2000078223A (ja) | 2000-03-14 |
| JP3889516B2 JP3889516B2 (ja) | 2007-03-07 |
Family
ID=17084111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24208798A Expired - Fee Related JP3889516B2 (ja) | 1998-08-27 | 1998-08-27 | トレリスデコーダ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6389083B1 (ja) |
| JP (1) | JP3889516B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3204240B2 (ja) * | 1999-02-18 | 2001-09-04 | 日本電気株式会社 | ビタビ復号器及びビタビ復号処理方法 |
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Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07131493A (ja) | 1993-11-04 | 1995-05-19 | Toshiba Corp | 非符号化ビット復号回路 |
| US5651032A (en) | 1993-11-04 | 1997-07-22 | Kabushiki Kaisha Toshiba | Apparatus and method for trellis decoder |
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1998
- 1998-08-27 JP JP24208798A patent/JP3889516B2/ja not_active Expired - Fee Related
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1999
- 1999-01-14 US US09/231,903 patent/US6389083B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6389083B1 (en) | 2002-05-14 |
| JP3889516B2 (ja) | 2007-03-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050728 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061122 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061130 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111208 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121208 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121208 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131208 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
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| LAPS | Cancellation because of no payment of annual fees |