JPH0131730B2 - - Google Patents
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- JPH0131730B2 JPH0131730B2 JP12094782A JP12094782A JPH0131730B2 JP H0131730 B2 JPH0131730 B2 JP H0131730B2 JP 12094782 A JP12094782 A JP 12094782A JP 12094782 A JP12094782 A JP 12094782A JP H0131730 B2 JPH0131730 B2 JP H0131730B2
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- JP
- Japan
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- soft decision
- error correction
- circuit
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- input
- Prior art date
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- 230000005540 biological transmission Effects 0.000 claims description 13
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 108010076504 Protein Sorting Signals Proteins 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 11
- 230000000295 complement effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005562 fading Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/067—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing soft decisions, i.e. decisions together with an estimate of reliability
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
本発明は誤り訂正復号器、特に受信信号に対し
て多値のソフト・デシジヨンを行なうことで訂正
能力を向上させる誤り訂正復号器に関する。
て多値のソフト・デシジヨンを行なうことで訂正
能力を向上させる誤り訂正復号器に関する。
従来、このような誤り訂正復号器のソフト・デ
シジヨン回路の出力には送信信号点の中央値を表
現するような値が存在せずどちらの信号点が送ら
れたかが全くわからないような場合にもどちらか
に近い値を出力するために誤り率が増大するとい
う欠点があつた。
シジヨン回路の出力には送信信号点の中央値を表
現するような値が存在せずどちらの信号点が送ら
れたかが全くわからないような場合にもどちらか
に近い値を出力するために誤り率が増大するとい
う欠点があつた。
本発明の目的は上述の従来の誤り訂正復号器の
欠点を取り除き、より柔軟性のある誤り訂正復号
器を提供することにある。
欠点を取り除き、より柔軟性のある誤り訂正復号
器を提供することにある。
本発明によれば送信系列を誤り訂正符号化し、
誤り訂正符号化後の系列のそれぞれのビツトが
“１”であるか“０”であるかによつて２値伝送
されてきた受信信号を入力し多値のソフト・デシ
ジヨンを行い、該ソフト・デシジヨンに基いて復
号を実現することで復号後の誤り率を減少させる
誤り訂正復号器において、受信信号を入力しデジ
タル・コードを出力し、そのさい前記“１”又は
“０”に対応する信号点の中央の値を表現するゼ
ロ・デジタル・コードを出力コードのうちに有す
るソフト・デシジヨン回路と、該ソフト・デシジ
ヨン回路の出力を入力し、前記ゼロ・デジタル・
コードが入力されたときは前記２つの送信信号点
のうちどちらの点が送られたかに関する情報は存
在しないものとして復号する復号回路とから構成
される誤り訂正復号器および送信系列を誤り訂正
符号化し、誤り訂正符号化後の系列のそれぞれの
ビツトが“１”であるか“０”であるかによつて
２値伝送されてきた受信信号を入力し多値のソフ
ト・デシジヨンを行い、該ソフト・デシジヨンに
基いて復号を実現することで復号後の誤り率を減
少させる誤り訂正復号器において、受信信号を入
力しデジタル・コードを出力するソフトデシジヨ
ン回路と、制御端子からの信号に基いて前記ソフ
ト・デシジヨン回路の出力を前記“１”又は
“０”に対応する信号点の中央の値を表現するゼ
ロ・デジタルコードに変換する変換回路と、該変
換回路の出力を入力し前記ゼロ・デジタルコード
が入力されたときは前記２つの送信信号点のうち
どちらの点が送られたかに関する情報は存在しな
いものとして復号する復号回路とから構成される
誤り訂正復号器を提供することができる。
誤り訂正符号化後の系列のそれぞれのビツトが
“１”であるか“０”であるかによつて２値伝送
されてきた受信信号を入力し多値のソフト・デシ
ジヨンを行い、該ソフト・デシジヨンに基いて復
号を実現することで復号後の誤り率を減少させる
誤り訂正復号器において、受信信号を入力しデジ
タル・コードを出力し、そのさい前記“１”又は
“０”に対応する信号点の中央の値を表現するゼ
ロ・デジタル・コードを出力コードのうちに有す
るソフト・デシジヨン回路と、該ソフト・デシジ
ヨン回路の出力を入力し、前記ゼロ・デジタル・
コードが入力されたときは前記２つの送信信号点
のうちどちらの点が送られたかに関する情報は存
在しないものとして復号する復号回路とから構成
される誤り訂正復号器および送信系列を誤り訂正
符号化し、誤り訂正符号化後の系列のそれぞれの
ビツトが“１”であるか“０”であるかによつて
２値伝送されてきた受信信号を入力し多値のソフ
ト・デシジヨンを行い、該ソフト・デシジヨンに
基いて復号を実現することで復号後の誤り率を減
少させる誤り訂正復号器において、受信信号を入
力しデジタル・コードを出力するソフトデシジヨ
ン回路と、制御端子からの信号に基いて前記ソフ
ト・デシジヨン回路の出力を前記“１”又は
“０”に対応する信号点の中央の値を表現するゼ
ロ・デジタルコードに変換する変換回路と、該変
換回路の出力を入力し前記ゼロ・デジタルコード
が入力されたときは前記２つの送信信号点のうち
どちらの点が送られたかに関する情報は存在しな
いものとして復号する復号回路とから構成される
誤り訂正復号器を提供することができる。
次に図面を参照して本発明について詳細に説明
する。
する。
第１図は従来の誤り訂正復号器の一実施例を示
すブロツク図である。第１図の例は符号化率1/2
の畳み込み符号に対するソフト・デシジヨンを用
いたビタビ復号器である。符号化率1/2の畳み込
み符号の符号器は１ビツトの情報に対して２ビツ
トを出力する。これらの値はそれぞれ±１の２値
に変換されて送信され、伝送路を通過して雑音が
加わつて受信される。
すブロツク図である。第１図の例は符号化率1/2
の畳み込み符号に対するソフト・デシジヨンを用
いたビタビ復号器である。符号化率1/2の畳み込
み符号の符号器は１ビツトの情報に対して２ビツ
トを出力する。これらの値はそれぞれ±１の２値
に変換されて送信され、伝送路を通過して雑音が
加わつて受信される。
入力端子１００，１０１ではそれぞれ±１の値
に雑音が加わつたアナログ値が入力される。これ
らのアナログ値はＡ／Ｄ変換器１０，１１でデジ
タルコードに変換される。Ａ／Ｄ変換器１０，１
１の入力と出力の関係は例えば第２図１，２にあ
るようなものである。第２図においてＡ／Ｄ変換
器は３ビツトの通常２進符号を出力するものと
し、出力を10進数で表現している。ビタビ復号器
ではこの受信信号と送信パタンとの相関を計算し
ビタビ・アルゴリズムにより復号している。送信
パタンは（１、１）、（１、−１）、（−１、１）、
（−１、−１）の４通りなのでそれぞれのパタンと
の相関を計算すれば良い。受信信号と“１”との
相関はＡ／Ｄ変換器出力そのままで、“−１”と
の相関はＡ／Ｄ変換器出力をビツト毎に反転して
得られる。
に雑音が加わつたアナログ値が入力される。これ
らのアナログ値はＡ／Ｄ変換器１０，１１でデジ
タルコードに変換される。Ａ／Ｄ変換器１０，１
１の入力と出力の関係は例えば第２図１，２にあ
るようなものである。第２図においてＡ／Ｄ変換
器は３ビツトの通常２進符号を出力するものと
し、出力を10進数で表現している。ビタビ復号器
ではこの受信信号と送信パタンとの相関を計算し
ビタビ・アルゴリズムにより復号している。送信
パタンは（１、１）、（１、−１）、（−１、１）、
（−１、−１）の４通りなのでそれぞれのパタンと
の相関を計算すれば良い。受信信号と“１”との
相関はＡ／Ｄ変換器出力そのままで、“−１”と
の相関はＡ／Ｄ変換器出力をビツト毎に反転して
得られる。
従つて、反転回路２０，２１，２２，２３によ
り“−１”との相関を求めＡ／Ｄ変換器１０，１
１の出力とそれぞれ加算器３０，３１，３２，３
３で加算することで（１、１）、（１、−１）、（−
１、１）、（−１、−１）の４通りのパタンとの相
関を求めることが出来る。加算器３０は（１、
１）との相関、加算器３１は（１、−１）との相
関、加算器３２は（−１、１）との相関、加算器
３３は（−１、−１）との相関を求めている。第
１図において結線上の斜線は複数の結線が並列に
存在していることを意味し、反転回路２０，２
１，２２，２３はそれぞれビツト毎に反転を行な
うことを意味している。
り“−１”との相関を求めＡ／Ｄ変換器１０，１
１の出力とそれぞれ加算器３０，３１，３２，３
３で加算することで（１、１）、（１、−１）、（−
１、１）、（−１、−１）の４通りのパタンとの相
関を求めることが出来る。加算器３０は（１、
１）との相関、加算器３１は（１、−１）との相
関、加算器３２は（−１、１）との相関、加算器
３３は（−１、−１）との相関を求めている。第
１図において結線上の斜線は複数の結線が並列に
存在していることを意味し、反転回路２０，２
１，２２，２３はそれぞれビツト毎に反転を行な
うことを意味している。
加算回路３０，３１，３２，３３の出力は０か
ら14までの値のうちいずれかをとることになる。
通常、正の値と負の値との相関値は負になるので
あるが、ビタビ復号器においては相対的にどちら
が相関が大きいかという情報に基いて復号を行つ
ているため、通常の相関と大小関係が変わらなけ
れば相関の絶対値は問題にはならない。従つて第
２図１の例のようにＡ／Ｄ変換器出力をあえて負
の値をとらず正の値のみで表現した。
ら14までの値のうちいずれかをとることになる。
通常、正の値と負の値との相関値は負になるので
あるが、ビタビ復号器においては相対的にどちら
が相関が大きいかという情報に基いて復号を行つ
ているため、通常の相関と大小関係が変わらなけ
れば相関の絶対値は問題にはならない。従つて第
２図１の例のようにＡ／Ｄ変換器出力をあえて負
の値をとらず正の値のみで表現した。
加算器３０，３１，３２，３３で得られた４通
りの相関値はビタビ・アルゴリズムを実行するプ
ロセツサ４０へ入力されビタビ復号されて端子１
０２から出力される。
りの相関値はビタビ・アルゴリズムを実行するプ
ロセツサ４０へ入力されビタビ復号されて端子１
０２から出力される。
第３図は本発明の一実施例を示すブロツク図で
ある。第３図の実施例も第１図と同じく符号率1/
２の畳み込み符号に対するビタビ・アルゴリズム
を用いた復号器である。入力端子１００′，１０
１′から入力された受信信号は比較器５１，５２，
５３，５４，５５，５６，５７，５８で予め設定
されているしきい値と比較される。比較器５１，
５５のしきい値はそれぞれ第２図２のａに、比較
器５２，５６のしきい値はそれぞれ第２図２のｂ
に、比較器５３，５７のしきい値はそれぞれ第２
図２のｃに、比較器５４，５８のしきい値はそれ
ぞれ第２図２のｄに設定されている。比較器５
１，５２，５３，５４の出力はリード・オンリ・
メモリ（ROM）ROM６１のアドレスとして用
いられ、また比較器５５，５６，５７，５８の出
力はROM６２のアドレスとして用いられる。
ある。第３図の実施例も第１図と同じく符号率1/
２の畳み込み符号に対するビタビ・アルゴリズム
を用いた復号器である。入力端子１００′，１０
１′から入力された受信信号は比較器５１，５２，
５３，５４，５５，５６，５７，５８で予め設定
されているしきい値と比較される。比較器５１，
５５のしきい値はそれぞれ第２図２のａに、比較
器５２，５６のしきい値はそれぞれ第２図２のｂ
に、比較器５３，５７のしきい値はそれぞれ第２
図２のｃに、比較器５４，５８のしきい値はそれ
ぞれ第２図２のｄに設定されている。比較器５
１，５２，５３，５４の出力はリード・オンリ・
メモリ（ROM）ROM６１のアドレスとして用
いられ、また比較器５５，５６，５７，５８の出
力はROM６２のアドレスとして用いられる。
ROM６１，６２の出力は第２図２の出力欄に
示すようなデジタル・コードである。本発明の場
合にはゼロ・デジタル・コードを出力に含むよう
にするために２の補数を用いる。第２図２にはこ
のデジタル・コードを10進数で表現している。受
信信号がしきい値ｂとｃの間の値をとつたとき
ROM６１，６２の出力はゼロ・デイジタルコー
ドである“０”になる。
示すようなデジタル・コードである。本発明の場
合にはゼロ・デジタル・コードを出力に含むよう
にするために２の補数を用いる。第２図２にはこ
のデジタル・コードを10進数で表現している。受
信信号がしきい値ｂとｃの間の値をとつたとき
ROM６１，６２の出力はゼロ・デイジタルコー
ドである“０”になる。
この比較器５１，５２，５３，５４，５５，５
６，５７，５８とROM６１，６２は合せてソフ
ト・デシジヨン回路６０を構成している。
６，５７，５８とROM６１，６２は合せてソフ
ト・デシジヨン回路６０を構成している。
ソフト・デシジヨン回路６０の出力は第１図の
実施例と同様に加算器３０′でパタン（１、１）
との相関が、また加算器３１′でパタン（１、−
１）との相関が、また加算器３２′でパタン（−
１、１）との相関が、また加算器３３′でパタン
（−１、−１）との相関が計算される。“−１”と
の相関は反転回路２０′，２１′，２２′，２３′で
ソフト・デシジヨン回路の出力を反転して得られ
る。但しこの場合の反転回路はビツト毎の反転で
はなくソフト・デシジヨン回路６０，６１の出力
の正負を反転させる回路になつている。例えばソ
フト・デシジヨン回路の出力が２の補数で表現さ
れている場合にはビツト毎の反転を行つて“１”
を加えるようにする。加算器３０′，３１′，３
２′，３３′の出力はプロセツサ４０′へ入力され
ビタビ・アルゴリズムに基いて端子１０２′から
判定出力が得られる。反転回路２０′，２１′，２
２′，２３′および加算器３０′，３１′，３２′，
３３′はプロセツサ４０′と合せて復号回路７０を
構成している。このような本発明の誤り訂正復号
器は通常の復号を行う場合には従来の誤り訂正復
号器と大差ない訂正能力になるが、パンクチヤド
符号と呼ばれる送信ビツトを一部間引いて送る方
法や、インパルス性の雑音が存在するような伝送
路を通つてきた信号の復号に際しては従来の方式
よりも大きな訂正能力を得ることができる。
実施例と同様に加算器３０′でパタン（１、１）
との相関が、また加算器３１′でパタン（１、−
１）との相関が、また加算器３２′でパタン（−
１、１）との相関が、また加算器３３′でパタン
（−１、−１）との相関が計算される。“−１”と
の相関は反転回路２０′，２１′，２２′，２３′で
ソフト・デシジヨン回路の出力を反転して得られ
る。但しこの場合の反転回路はビツト毎の反転で
はなくソフト・デシジヨン回路６０，６１の出力
の正負を反転させる回路になつている。例えばソ
フト・デシジヨン回路の出力が２の補数で表現さ
れている場合にはビツト毎の反転を行つて“１”
を加えるようにする。加算器３０′，３１′，３
２′，３３′の出力はプロセツサ４０′へ入力され
ビタビ・アルゴリズムに基いて端子１０２′から
判定出力が得られる。反転回路２０′，２１′，２
２′，２３′および加算器３０′，３１′，３２′，
３３′はプロセツサ４０′と合せて復号回路７０を
構成している。このような本発明の誤り訂正復号
器は通常の復号を行う場合には従来の誤り訂正復
号器と大差ない訂正能力になるが、パンクチヤド
符号と呼ばれる送信ビツトを一部間引いて送る方
法や、インパルス性の雑音が存在するような伝送
路を通つてきた信号の復号に際しては従来の方式
よりも大きな訂正能力を得ることができる。
第４図はパンクチヤド符号の符号器と復号器の
構成を示すブロツク図である。符号化率1/2の畳
み込み符号器２１０の出力は間引き回路で間引か
れて送信される。間引き回路２２０では畳み込み
符号器２１０の出力をバツフアに蓄えて予め定め
られた消去マツプに基いて間引いて送信する。
構成を示すブロツク図である。符号化率1/2の畳
み込み符号器２１０の出力は間引き回路で間引か
れて送信される。間引き回路２２０では畳み込み
符号器２１０の出力をバツフアに蓄えて予め定め
られた消去マツプに基いて間引いて送信する。
例えば消去マツプが（１、１、１、０）の場合
２クロツク分の畳み込み符号器の出力４ビツトを
バツフアに蓄え最初から３ビツトのみを送信す
る。こうすることによつて符号化率が1/2から2/3
に上る。送信された信号には伝送路で雑音が加え
られて受信される。受信側では挿入回路２３０に
おいて３シンボル受信されるごとに実際は送信さ
れなかつたダミー・データを加えて復号器２４０
へ入力する。このときに４シンボル目は実際には
送信されなかつたシンボルであるがあたかも送信
されたかのようにして復号を行なう。そのさい４
シンボル目は＋１と−１の中央の値とみなして復
号するのが好ましい。ところが第２図１に示すよ
うなしきい値を有する従来のソフト・デシジヨン
回路ではいわゆるゼロ・デイジタル・コードを出
力として持たないため入力がゼロに近い値、すな
わち３又は４を出力することになる。これは＋１
もしくは−１のどちらかに近い値となつているた
め、復号によつて誤りを生ずる可能性が強い。
２クロツク分の畳み込み符号器の出力４ビツトを
バツフアに蓄え最初から３ビツトのみを送信す
る。こうすることによつて符号化率が1/2から2/3
に上る。送信された信号には伝送路で雑音が加え
られて受信される。受信側では挿入回路２３０に
おいて３シンボル受信されるごとに実際は送信さ
れなかつたダミー・データを加えて復号器２４０
へ入力する。このときに４シンボル目は実際には
送信されなかつたシンボルであるがあたかも送信
されたかのようにして復号を行なう。そのさい４
シンボル目は＋１と−１の中央の値とみなして復
号するのが好ましい。ところが第２図１に示すよ
うなしきい値を有する従来のソフト・デシジヨン
回路ではいわゆるゼロ・デイジタル・コードを出
力として持たないため入力がゼロに近い値、すな
わち３又は４を出力することになる。これは＋１
もしくは−１のどちらかに近い値となつているた
め、復号によつて誤りを生ずる可能性が強い。
これに対して本発明の復号器では、判定出力の
“０”がいわゆるゼロ・デイジタル・コードにな
つているので実際には送信されなかつたシンボル
にはこのゼロ・デイジタル・コードを割当てれば
良い。
“０”がいわゆるゼロ・デイジタル・コードにな
つているので実際には送信されなかつたシンボル
にはこのゼロ・デイジタル・コードを割当てれば
良い。
第５図はパンクチヤド符号に対して本発明の誤
り訂正復号器を応用した場合のブロツク図であ
る。入力端子３００，３０１から受信されたアナ
ログ信号が入力される。また入力端子３０２，３
０３からは消去マツプ情報が入力される。この消
去マツプ情報が“０”のシンボルに対してはスイ
ツチ３１０，３１１をアース側に接続し零ボルト
を入力信号として加える。このようにすると誤り
訂正復号器３２０では実際には送信されなかつた
信号に対してゼロ・デイジタル・コードを割当て
ることになり誤りの少い復号を実現することがで
きる。FM変調の周波数デイスクリミネータによ
る検波のようにインパルス性の雑音の現われる伝
送路ではそのインパルス性雑音が出現したか、し
ないかという情報を端子３０２，３０３から入力
しインパルス性雑音があるときは零ボルトを誤り
訂正復号器に入力することでインパルス性雑音の
影響を軽減することができる。
り訂正復号器を応用した場合のブロツク図であ
る。入力端子３００，３０１から受信されたアナ
ログ信号が入力される。また入力端子３０２，３
０３からは消去マツプ情報が入力される。この消
去マツプ情報が“０”のシンボルに対してはスイ
ツチ３１０，３１１をアース側に接続し零ボルト
を入力信号として加える。このようにすると誤り
訂正復号器３２０では実際には送信されなかつた
信号に対してゼロ・デイジタル・コードを割当て
ることになり誤りの少い復号を実現することがで
きる。FM変調の周波数デイスクリミネータによ
る検波のようにインパルス性の雑音の現われる伝
送路ではそのインパルス性雑音が出現したか、し
ないかという情報を端子３０２，３０３から入力
しインパルス性雑音があるときは零ボルトを誤り
訂正復号器に入力することでインパルス性雑音の
影響を軽減することができる。
第６図は本発明の他の一実施例を示すブロツク
図である。第６図において入力端子１００″，１
０１″からはアナログ信号が入力される。アナロ
グ信号はソフト・デシジヨン回路６０′でソフ
ト・デシジヨンされる。ソフト・デシジヨン回路
６０′は第３図の実施例のソフト・デシジヨン回
路６０と同一の構成になつている。また端子１１
０，１１１からは制御信号が入力される。この制
御信号は第５図の例における端子３０２，３０３
から入力される信号と同じものである。変換回路
９０ではそれぞれ端子１１０，１１１からの制御
信号とソフト・デシジヨン回路６０′からの入力
１００″，１０１″のソフト・デシジヨン結果との
アンドをビツト毎にアンド・ゲート９１，９２で
計算している。
図である。第６図において入力端子１００″，１
０１″からはアナログ信号が入力される。アナロ
グ信号はソフト・デシジヨン回路６０′でソフ
ト・デシジヨンされる。ソフト・デシジヨン回路
６０′は第３図の実施例のソフト・デシジヨン回
路６０と同一の構成になつている。また端子１１
０，１１１からは制御信号が入力される。この制
御信号は第５図の例における端子３０２，３０３
から入力される信号と同じものである。変換回路
９０ではそれぞれ端子１１０，１１１からの制御
信号とソフト・デシジヨン回路６０′からの入力
１００″，１０１″のソフト・デシジヨン結果との
アンドをビツト毎にアンド・ゲート９１，９２で
計算している。
こうすることにより制御信号が“０”のときは
全てのビツトが“０”のコード、すなわちゼロ・
デイジタル・コードが出力され、制御信号が
“１”のときはソフト・デシジヨン結果がそのま
ま復号回路７０′へ送出される。復号回路７０′も
第３図の実施例の復号回路７０と同一の構成であ
る。復号結果は出力端子１０２″から出力される。
第６図の復号器は第５図の復号器と同じ働きを持
つが、ハードウエアの実現性からいえば第６図の
方が一般には容易である。
全てのビツトが“０”のコード、すなわちゼロ・
デイジタル・コードが出力され、制御信号が
“１”のときはソフト・デシジヨン結果がそのま
ま復号回路７０′へ送出される。復号回路７０′も
第３図の実施例の復号回路７０と同一の構成であ
る。復号結果は出力端子１０２″から出力される。
第６図の復号器は第５図の復号器と同じ働きを持
つが、ハードウエアの実現性からいえば第６図の
方が一般には容易である。
従つて第６図の実施例でパンクチヤド符号や、
FM系のインパルス性雑音あるいはフエーデイン
グに強い復号を実現することができる。なお、第
６図の実施例ではソフト・デシジヨン回路６０′
の出力に既にゼロ・デイジタル・コードを有する
ようにしてあるが、第６図のような構成をとる場
合には変換回路９０の出力でゼロ・デイジタル・
コードが存在すれば良く、従来のソフト・デシジ
ヨン回路をそのまま用いることも可能である。
FM系のインパルス性雑音あるいはフエーデイン
グに強い復号を実現することができる。なお、第
６図の実施例ではソフト・デシジヨン回路６０′
の出力に既にゼロ・デイジタル・コードを有する
ようにしてあるが、第６図のような構成をとる場
合には変換回路９０の出力でゼロ・デイジタル・
コードが存在すれば良く、従来のソフト・デシジ
ヨン回路をそのまま用いることも可能である。
以上記したように本発明によれば、受信された
シンボルが全く信頼できないような場合に、その
影響を軽減することの可能な誤り訂正復号器を提
供することができる。
シンボルが全く信頼できないような場合に、その
影響を軽減することの可能な誤り訂正復号器を提
供することができる。
第１図は従来のビタビ復号器一例を示すブロツ
ク図、第２図はソフト・デシジヨン回路の入出力
関係を説明する図、第３図は本発明の一実施例を
示すブロツク図で参照数字６０はソフト・デシジ
ヨン回路を、参照数字７０復号回路を示す。第４
図はパンクチヤド符号の送受信ブロツク図、第５
図は本発明の誤り訂正復号器をパンクチヤド符号
に応用する場合の一例を示すブロツク図、第６図
は本発明の他の一実施例を示すブロツク図であ
る。 図において、参照数字６０′はソフト・デシジ
ヨン回路、参照数字９０は変換回路、参照数字７
０′は復号回路をそれぞれ示す。
ク図、第２図はソフト・デシジヨン回路の入出力
関係を説明する図、第３図は本発明の一実施例を
示すブロツク図で参照数字６０はソフト・デシジ
ヨン回路を、参照数字７０復号回路を示す。第４
図はパンクチヤド符号の送受信ブロツク図、第５
図は本発明の誤り訂正復号器をパンクチヤド符号
に応用する場合の一例を示すブロツク図、第６図
は本発明の他の一実施例を示すブロツク図であ
る。 図において、参照数字６０′はソフト・デシジ
ヨン回路、参照数字９０は変換回路、参照数字７
０′は復号回路をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 送信系列を誤り訂正符号化し、誤り訂正符号
化後の系列のそれぞれのビツトが“１”であるか
“０”であるかによつて２値伝送されてきた受信
信号を入力し多値のソフト・デシジヨンを行い、
該ソフト・デシジヨンに基いて復号を実現するこ
とで復号後の誤り率を減少させる誤り訂正復号器
において、受信信号を入力し前記“１”又は
“０”に対応する送信信号点の中央の値を表現す
るゼロ・デジタル・コードを出力コードのうちに
有してデジタル・コードを出力するソフト・デシ
ジヨン回路と、該ソフト・デシジヨン回路の出力
を入力し、前記ゼロ・デジタル・コードが入力さ
れたときは前記２つの送信信号点うちどちらの点
が送られたかに関する情報は存在しないものとし
て復号する復号回路とから構成されることを特徴
とする誤り訂正復号器。 ２ 送信信号系列を誤り訂正符号化し、誤り訂正
符号化後の系列のそれぞれのビツトが“１”であ
るか“０”であるかによつて２値伝送されてきた
受信信号を入力し多値のソフト・デシジヨンを行
い、該ソフト・デシジヨンに基いて復号を実現す
ることで復号後の誤り率を減少させる誤り訂正復
号器において、受信信号を入力しデジタル・コー
ドを出力するソフト・デシジヨン回路と、制御端
子からの信号に基いて前記ソフト・デシジヨン回
路の出力を前記“１”又は“０”に対応する送信
信号点の中央の値を表現するゼロ・デジタル・コ
ードに変換する変換回路と、該変換回路の出力を
入力し前記ゼロ・デジタル・コードが入力された
ときは前記２つの送信信号点うちどちらの点が送
られたかに関する情報は存在しないものとして復
号する復号回路とから構成されることを特徴とす
る誤り訂正復号器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12094782A JPS5912646A (ja) | 1982-07-12 | 1982-07-12 | 誤り訂正復号器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12094782A JPS5912646A (ja) | 1982-07-12 | 1982-07-12 | 誤り訂正復号器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5912646A JPS5912646A (ja) | 1984-01-23 |
| JPH0131730B2 true JPH0131730B2 (ja) | 1989-06-27 |
Family
ID=14798904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12094782A Granted JPS5912646A (ja) | 1982-07-12 | 1982-07-12 | 誤り訂正復号器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5912646A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04141165A (ja) * | 1990-10-01 | 1992-05-14 | Shota Muto | 介護機 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5134635A (en) * | 1990-07-30 | 1992-07-28 | Motorola, Inc. | Convolutional decoder using soft-decision decoding with channel state information |
| US20030126541A1 (en) * | 2001-04-25 | 2003-07-03 | Shinsuke Uga | Data decoding method |
| JP2009200927A (ja) * | 2008-02-22 | 2009-09-03 | Mitsubishi Electric Corp | 誤り訂正復号装置 |
-
1982
- 1982-07-12 JP JP12094782A patent/JPS5912646A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04141165A (ja) * | 1990-10-01 | 1992-05-14 | Shota Muto | 介護機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5912646A (ja) | 1984-01-23 |
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