JP3884450B2 - 電動パワーステアリング装置 - Google Patents

Description

この発明は、電動パワーステアリング装置に係る発明であり、特に、ステアリングの操舵を軽減するための三相モータを備える電動パワーステアリング装置に関するものである。

電動パワーステアリング装置は、モータの駆動力によって、運転者の操舵力をアシストすることができる装置である。また、当該電動パワーステアリング装置を搭載した車両は、一般に普及している。

電動パワーステアリング装置を搭載することにより、ステアリングの動きが軽快になり、運転者は、強い力でステアリングを操作する必要がなくなる。

電動パワーステアリング装置を構成するモータの駆動力を得る技術として、特許文献１に記載のものがある。

特許文献１に開示されている発明では、ブリッジ回路(例えば、ＭＯＳ−ＦＥＴにより構成された三相ブリッジ回路)の入力端子間にバッテリが接続されている。また、当該ブリッジ回路の出力端子間に三相モータが接続されている。

また、上記構成において、ブリッジ回路の出力端子と三相モータとの間に、リレー回路が配設されている技術も存する。ここで、当該リレー回路は、ブリッジ回路−三相モータ間の電流の供給および遮断を行うための回路である。なお、三相モータ駆動による電動パワーステアリング装置では、構成の大型化を抑制するために、三相ラインのうち、いずれかの二相ラインに機械式のリレー回路を配設する。

当該二相ラインにのみ機械式のリレー回路を配設することにより、三相ライン全てにおける電流の通電・遮断を制御することができる。

特開平１１−１５５２９７号公報

しかし、上記の三相モータ駆動による電動パワーステアリング装置においては、以下に示す問題点があった。

第一に、比較的大きな電流（数十Ａ〜１００Ａ程度）の通電、遮断を行う必要があり、機械式リレーでは電流経路や接点容量を十分大きくする必要があり、また可動接点を動揺させる十分な大きさのコイルを持つことから、機械式リレーの占有面積が無視できない程度となる、とう問題がある。

上記第一の問題により、小型の制御装置、特に車載用制御装置に、機械式のリレー回路を含む電動パワーステアリング装置を搭載することは、困難性を有していた。

第二に、各相ラインの通電時の抵抗値にばらつきが生じる、という問題点である。つまり、三相ラインのうち、二相ラインにのみ機械式のリレー回路を配設し、残りの一相ラインには、機械式のリレー回路は、配設していない。よって、機械式のリレー回路が配設されているラインと、配設されていないラインとの間で、通電時の抵抗値に差が生じていた。

上記第二の問題により、運転者は、ステアリングの操舵時に微小の振動や音を感じることがあった。

第三に、機械式のリレー回路がオン状態になったまま、オフ状態に復帰できないことがある、という問題もあった。これは、機械式のリレー回路に対して複数回のオン／オフ動作を繰り返させることにより、リレーの溶着が発生する可能性が高くなるからである。

そこで、この発明は、各相ラインの通電時の抵抗のバラツキを抑制することができ、小型化が可能な電動パワーステアリング装置を提供することを目的とする。

上記の目的を達成するために、本発明に係る請求項１に記載の電動パワーステアリング装置は、三相ラインと、前記三相ラインから電力供給を受け駆動される三相モータと、前記三相ラインの三相全てに、各々配設され、前記三相モータへの通電を遮断する半導体スイッチ素子とを、備えており、前記三相モータの駆動力によりステアリングの操舵力を補助する。さらに、前記三相ラインを介して前記三相モータと接続され、直流電圧を交流電圧に変換して前記三相モータを駆動する電圧型インバータと、前記半導体スイッチ素子のスイッチングを制御する電圧を生成する昇圧回路とを、さらに備えており、前記昇圧回路は、前記電圧型インバータからの出力信号を用いて、昇圧動作を行うことにより、前記半導体スイッチ素子のスイッチングを制御する電圧を生成する。

また、請求項２に記載の電動パワーステアリング装置は、直流電圧を交流電圧に変換する電圧型インバータと、前記電圧型インバータの出力を受ける三相ラインと、前記三相ラインから電力供給を受け駆動される三相モータと、前記三相ラインの所定の相に配設され、前記三相モータへの通電を遮断する半導体スイッチ素子と、前記半導体スイッチ素子のスイッチングを制御する電圧を生成する昇圧回路と、を備えており、前記三相モータの駆動力によりステアリングの操舵力を補助しており、前記昇圧回路は、前記電圧型インバータからの出力信号を用いて、昇圧動作を行うことにより、前記半導体スイッチ素子のスイッチングを制御する電圧を生成する。

本発明の請求項１に記載の電動パワーステアリング装置は、三相ラインと、前記三相ラインから電力供給を受け駆動される三相モータと、前記三相ラインの三相全てに、各々配設され、前記三相モータへの通電を遮断する半導体スイッチ素子とを、備えており、前記三相モータの駆動力によりステアリングの操舵力を補助するので、各相ラインの通電時の抵抗値にばらつきが生じることを抑制することができる。よって、ステアリングの操舵時に微小の振動や音が発生することがない。また、半導体スイッチ素子として、ＭＯＳ−ＦＥＴを採用したとする。この場合、各相ラインに１個のＭＯＳ−ＦＥＴを配設するだけで、各相ラインでの電流を遮断することができる。したがって、部材の点数を削減でできるだけでなく、一相ライン上に２個のＭＯＳ−ＦＥＴを配設したときよりも、一相ラインの通電時の抵抗値を低く抑えることができる。

また、請求項２に記載の電動パワーステアリング装置は、直流電圧を交流電圧に変換する電圧型インバータと、前記電圧型インバータの出力を受ける三相ラインと、前記三相ラインから電力供給を受け駆動される三相モータと、前記三相ラインの所定の相に配設され、前記三相モータへの通電を遮断する半導体スイッチ素子と、前記半導体スイッチ素子のスイッチングを制御する電圧を生成する昇圧回路と、を備えており、前記三相モータの駆動力によりステアリングの操舵力を補助しており、前記昇圧回路は、前記電圧型インバータからの出力信号を用いて、昇圧動作を行うことにより、前記半導体スイッチ素子のスイッチングを制御する電圧を生成するので、別途、昇圧回路に入力させるためのパルス信号を生成する必要ない。つまり、請求項３に係わる発明では、電圧型インバータから出力され信号を利用し、当該信号を直接、昇圧回路に入力させている。したがって、余分な回路を省略することができる。

本発明に係わる電動パワーステアリング装置は、電流遮断回路として、機械式リレーでなく、半導体スイッチ素子を用いることを特徴とする。

ところで、従来の技術において説明したように、機械式リレーは、二相ラインにのみ配設されている。当該機械式のリレー回路を、半導体スイッチ素子（例えば、パワー用途のＭＯＳ−ＦＥＴ）に置換することにより、従来の技術で記載した、第一および第三の問題点を解消することは可能である。

しかし、機械式のリレー回路を半導体スイッチ素子に置換した場合においても、なお、第二の問題点は解消することはできない。

また、二相ラインにのみ半導体スイッチ素子を配設する構成を用いて、全てのラインでの電流を完全に遮断するためには、以下に示す構成をとる必要がある。半導体スイッチ素子として、パワー用途のＭＯＳ−ＦＥＴを採用したとする。すると、図９に示すように、一相ラインにつき、二個のＭＯＳ−ＦＥＴ３ａを直列に配設する必要がある。これは、以下の理由による。

パワー用途のＭＯＳ−ＦＥＴ３ａには、通常ボディーダイオードが形成される。したがって、一相ラインに１個のＭＯＳ−ＦＥＴ３ａを設けただけでは、ＭＯＳ−ＦＥＴ３ａがオフの状態であっても、当該ボディーダイオードの順方向に電流が流れてしまうからである。

したがって、一相ラインにおける双方向の電流を完全に遮断するためには、ボディーダイオードの向きが相互に逆向きとなるように、当該一相ライン上に、直列的に２個のＭＯＳ−ＦＥＴ３ａを配設する必要がある。

ところが、機械式のリレー回路を半導体スイッチ素子（例えば、パワー用途のＭＯＳ−ＦＥＴ３ａ）に置換することにより、一相ラインにつき２個のＭＯＳ−ＦＥＴ３ａを配設する必要がある、例えば、半導体スイッチ素子としてパワー用途のＭＯＳ−ＦＥＴ３ａを採用した場合には、４個のＭＯＳ−ＦＥＴ３ａが必要となる。

また、Ｎ型のＭＯＳ−ＦＥＴ３ａのスイッチング動作を制御するためには、後に記載する固定電位Ｖｂより十分に高い電圧の制御信号が必要である。当該制御信号を生成するためには、パルス発振回路、ドライバ回路、および昇圧回路を設ける必要がある。

ここで、ドライバ回路は、パルス発振回路から出力されるパルス信号を、昇圧回路に必要な電圧のパルス信号に変換する回路である。また、昇圧回路は、直流電圧（固定電圧）Ｖｂに、前記ドライバ回路から出力されるパルス電圧を積み上げてＮ型ＭＯＳ−ＦＥＴをスイッチングするのに十分な電圧をつくり出す回路である。

このように、Ｎ型のＭＯＳ−ＦＥＴ３ａのスイッチング動作を制御するためには、多くの回路を要する。

以上により、機械式のリレー回路を単に、半導体スイッチ素子（例えば、ＭＯＳ−ＦＥＴ３ａ）に置換した場合においても、第二の問題点に加えて、スイッチ素子の数が増えるという問題、ＭＯＳ−ＦＥＴ３ａが配設される各相ラインのオン抵抗が大きくなるという問題、および回路の点数が増加するという問題が、新たに生じてしまう。

そこで、本発明では、以下の実施の形態に係わる電動パワーステアリング装置を創作した。以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。

＜実施の形態１＞
図１に、本実施の形態に係る、三相駆動による電動パワーステアリング装置の要部を示す。

図１に示すように、本実施の形態に係る電動パワーステアリング装置は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１、電圧型インバータ２、電流遮断回路３、三相モータ４、スイッチ回路５、および昇圧回路６を、備えている。

ＣＰＵ１は、電圧型インバータ回路２を駆動させる第一のＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）パルスを発信する回路である。

電圧型インバータ２は、直流電圧を交流電圧に変換する回路である。また、電圧型インバータ２は、第一のＰＷＭパルスを、後段の三相モータ４を駆動させるのに適切な第二のＰＷＭパルスに変換する回路である。第二のＰＷＭパルスは、Ｕ相、Ｖ相、Ｗ相から各々出力される。図２に典型的な電圧型インバータ２の回路構成を示す。

図２に示すように、電圧型インバータ２は、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）ドライバ２ａおよび三相ＦＥＴブリッジ２ｂを備えている。ＦＥＴドライバ２ａは、後段の三相ＦＥＴブリッジ２ｂを駆動させるのに必要な電圧にまで、ＣＰＵ１からの第一のＰＷＭパルスの電圧を上昇させる回路である。

また、三相ＦＥＴブリッジ２ｂは、６つの半導体スイッチ素子と６つのフリーホイールダイオードとで構成されている。また、固定電位Ｖｂと接地との間に、三相のアームが接続されている。さらに、各アームには、２つの半導体スイッチ素子が直列に接続されている。

電流遮断回路３は、３つの半導体スイッチ素子３ａにより構成されている。各半導体スイッチ素子３ａは、電圧型インバータ２と三相モータ４とを接続する各相ライン上に、一つずつ配設される。つまり、半導体スイッチ素子３ａは、三相ライン全てに、各々一つずつ配設されている。

三相モータ４は、運転者がステアリングを操舵する力をアシストする装置である。当該三相モータ４の駆動力により、運転者は軽い力でステアリングを操舵することができる。

スイッチ回路５は、半導体スイッチ素子３ａのスイッチング動作（オン／オフ）を制御する回路である。

昇圧回路６は、所定の昇圧動作により、半導体スイッチ素子３ａのスイッチングを制御する電圧を生成する回路である。

具体的に、昇圧回路６は、半導体スイッチ素子３ａのスイッチングを制御する電圧を生成するに際して、電圧型インバータ２に接続される固定電位Ｖｂと、電圧型インバータ２からの出力信号とを用いる。そして、昇圧回路６は、後述する昇圧動作を行うことにより、半導体スイッチ素子３ａのスイッチングを制御する電圧を生成する。

図１に示した電動パワーステアリング装置の接続関係は以下の通りである。

ＣＰＵ１は、電圧型インバータ２に接続されている。電圧型インバータ２は、Ｕ，Ｖ，Ｗ相ラインを介して、三相モータ４に接続されている。各相ライン上には、半導体スイッチ素子３ａが一つずつ配設されている。また、電圧型インバータ２は、固定電位Ｖｂと接地との間に配設されている。

また、各相ラインの途中を分岐させることにより、電圧型インバータ２は、分岐先の昇圧回路６と接続される。また、昇圧回路６は、スイッチ回路５に接続されている。スイッチ回路５は、ＣＰＵ１および電流遮断回路３（具体的には、各半導体スイッチ素子３ａ）にも接続されている。

次に、図１に示した電動パワーステアリング装置の動作について説明する。

ＣＰＵ１から電圧型インバータ２に対して、第一のＰＷＭパルスが出力される。第一のＰＷＭパルスのパルス幅(デューティー比)は、三相モータ４を駆動させるために必要な、最適な幅に設定されている。当該パルス幅の設定は、三相モータ４に流れる電流値を監視することにより、行われる。

第一のＰＷＭパルスは、図２で示したＦＥＴドライバ２ａにおいて、電圧レベルが拡大される。具体的に、後段の三相ＦＥＴブリッジ２ｂを構成している半導体スイッチ素子をオンさせることができる十分な電圧レベルまで、第一のＰＷＭパルスの電圧レベルは、拡大させられる。

当該電圧レベルが拡大された第一のＰＷＭ信号は、後段の三相ＦＥＴブリッジ２ｂへと出力される。

そして、電圧レベルが拡大された第一のＰＷＭ信号により、三相ＦＥＴブリッジ２ｂを構成している各半導体スイッチ素子のスイッチング制御が行われる。各半導体スイッチ素子のスイッチング動作の結果、電圧型インバータ２は、Ｕ相、Ｖ相、Ｗ相ラインを介して、第二のＰＷＭパルスを出力する。

上記各半導体スイッチ素子のスイッチ制御は、三相モータ４を駆動させるために必要なタイミングで行われる。なお、第二のＰＷＭパルスの電圧レベルは、０Ｖから固定電位Ｖｂまでの電圧レベルである。

さて、電流遮断回路３が通電状態にあるとする（つまり、各半導体スイッチ素子３ａは、オン状態である）。この場合、電圧型インバータ２から出力された第二のＰＷＭ信号は、三相モータ４へと入力される。そして、三相モータ４は駆動され、発生した駆動力により、運転者のステアリングの操舵力が補助される。

また、電流遮断回路３が遮断状態にあるとする（つまり、各半導体スイッチ素子３ａは、オフ状態である）。例えば、電動パワーステアリング装置を搭載している車体に事故が発生し、ステアリングを操舵するアシスト力を無効にする必要がある場合に、上記遮断状態となる。

遮断状態の場合、電圧型インバータ２から出力された第二のＰＷＭ信号は、三相モータ４へと入力されず、三相モータ４からの駆動力を得ることはできない。

次に、半導体スイッチ素子３ａをオンまたはオフさせるまでの動作について説明する。

昇圧回路６では、いずれかの相ラインから得られる第二のＰＷＭパルスを利用して、所定の昇圧処理が行われる。つまり、半導体スイッチ素子３ａのスイッチング制御を行うことができるように、レベルシフトを行う。

ところで、スイッチ回路５には、ＣＰＵ１から「通電」または「停止」に対応する信号が入力される。

スイッチ回路５が、「通電」に対応する信号を受信したとする。この場合、昇圧回路６においてレベルシフトが行われた電圧が、スイッチ回路５を介して、半導体スイッチ素子３ａに入力される。

当該レベルシフトが行われた電圧の入力により、半導体スイッチ素子３ａがＮ型のＭＯＳ−ＦＥＴであってもそのオン制御を可能とすることができる。したがって、各相ラインは通電状態となり、三相モータ４の駆動が可能となる。

これに対して、スイッチ回路５が、「遮断」に対応する信号を受信したとする。この場合、昇圧回路６においてレベルシフトが行われた電圧をスイッチ回路５において遮断することにより、当該電圧を半導体スイッチ素子３ａへ入力させない。

当該レベルシフトが行われた電圧が、半導体スイッチ素子３ａに入力されないので、半導体スイッチ素子３ａはオフ制御される。したがって、各相ラインは遮断状態となり、三相モータ４の駆動を停止させることができる。

上記したように、本実施の形態に係る電動パワーステアリング装置では、Ｕ，Ｖ，Ｗ相各々に、一つずつ半導体スイッチ素子３ａを配設している。

これにより、各相ラインの通電時の抵抗値にばらつきが生じることを抑制することができる。よって、三相電流のバランス不均衡から生じる、ステアリングの操舵時での微小な動や音の発生を抑制することができる。

また、半導体スイッチ素子３ａとして、パワー用途のＮ型ＭＯＳ−ＦＥＴを採用したとする。

この場合、上記でも説明したように、二相ラインにのみＭＯＳ−ＦＥＴを配設し、全相ラインでの電流を遮断するためには、一相ラインにつき、二個のＭＯＳ−ＦＥＴを直列に配設する必要があった。

しかし、本実施の形態に係る電動パワーステアリング装置を採用した場合には、各相ラインに１個のＭＯＳ−ＦＥＴを配設するだけで、各相ラインでの電流を遮断することができる。

なぜなら、パワー用途のＭＯＳ−ＦＥＴには、通常ボディダイオードが含まれている。当該ボディダイオードの向きを、各相ラインにおいて全て同じ方向そろえる（例えば、電圧インバータ２から三相モータ４に向かう方向に、各ボディダイオードの順方向をそろえる）ことにより、三相モータ４に向かう電流は通過しても、三相モータ４から出力される電流は遮断できるからである。

図９に示した構成では、半導体スイッチ素子３ａにパワー用途のＭＯＳ−ＦＥＴ３ａを用いた場合には、４個のＭＯＳ−ＦＥＴ３ａが必要であった。しかし、本実施の形態に係わる電動パワーステアリング装置を採用することにより、半導体スイッチ素子３ａにパワー用途のＭＯＳ−ＦＥＴを用いたとしても、ＭＯＳ−ＦＥＴの数を３個に減らすことができる。

さらに、本実施の形態に係わる電動パワーステアリング装置では、一相ライン上にパワー用途のＭＯＳ−ＦＥＴを配設する場合、一相ライン上に１個のＭＯＳ−ＦＥＴを配設するだけでよい。

したがって、図９に示したように、一相ライン上に２個のパワー用途のＭＯＳ−ＦＥＴを配設したときよりも、本実施の形態の方が一相ラインの通電時の抵抗値を低く抑えることができる。

また、半導体スイッチ素子３ａのスイッチングを制御する信号を生成する方法として、図３，４に示す回路を用いる方法がある。

つまり、図３，４において、パルス発振回路１００またはＣＰＵ４００において、所定のパルスを発信する。そして、ドライバ回路２００で、パルスの電圧レベルを増大させる（図３，４では、電圧レベルをＶｂまで増大させる）。そして、昇圧回路３００において、電圧レベルが増大したパルス信号を用いて昇圧動作を行う。

しかし、本実施の形態に係る電動パワーステアリング装置では、上記パルス信号の変わりに、電圧型インバータ２から出力される第二のＰＷＭパルスを、昇圧回路６に入力させている。つまり、半導体スイッチ素子３ａのスイッチングを制御する電圧を、第二のＰＷＭパルスを利用して生成している。

したがって、図３，４との比較から明らかなように、本実施の形態では、パルス発振回路１００、ドライバ回路２００等の部材を省略することができる。

なお、本実施の形態に係る電動パワーステアリング装置の具体的な回路構成を、以下の実施の形態において記載する。

＜実施の形態２＞
図５に、実施の形態２に係る電動パワーステアリング装置の具体的な構成を示す。図５では、各相ライン毎に対応して、スイッチ回路５および昇圧回路６が各々設けられている。また、各昇圧回路６には、第二のＰＷＭパルスおよび固定電位Ｖｂが入力される構成となっている。よって、第二のＰＷＭパルスおよび固定電位Ｖｂを利用して、昇圧回路６では、半導体スイッチ素子３ａのスイッチング制御を行う電圧の生成が行われる。

三相ＦＥＴブリッジ２ｂよりも前段の回路構成（三相ＦＥＴブリッジ２ｂ自身を含む）は、図１，２と同じなので省略する。なお、各相ライン毎の回路構成は同じであるので、以下では、Ｕ相ラインの構成に着目して説明する。

図５に示すように、半導体スイッチ素子３ａとして、パワー用途のＮ型ＭＯＳ−ＦＥＴを採用している。以下、半導体スイッチ素子３ａをパワー用途のＮ型ＭＯＳ−ＦＥＴ３ａとして話を進める。

また、スイッチ回路５として、トランジスタを採用している。以下、スイッチ回路５をトランジスタ５として話を進める。

また、昇圧回路６は、ダイオード６ａ，６ｃおよびコンデンサ６ｂ，６ｄにより、構成されている。

次に、図５に示した半導体スイッチ素子（ＭＯＳ−ＦＥＴ）３ａ、スイッチ回路（トランジスタ）５および昇圧回路６の動作について説明する。まず、トランジスタ５がオフ状態の場合（各相ラインの導通状態）について、説明する。

この場合、ＣＰＵ１は、トランジスタ５をオフ状態にする信号「Ｌ」を、当該トランジスタ５のベースに対して出力する。

三相ＦＥＴブリッジ２ｂから出力された、第二のＰＷＭパルスが、固定電位Ｖｂ（Ｈｉｇｈ）であるとする。

この場合、ＭＯＳ−ＦＥＴ３ａの前段に位置する接続点Ａの電圧は、Ｖｂとなる。このときの接続点Ａのパルスの様子を図６（ａ）に示す。

また、接続点Ａからコンデンサ６ｂを経た接続点Ｂの電圧は、次の値となる。

つまり、接続点Ａの電圧が０Ｖのとき、接続点Ｂの電圧は、固定電位Ｖｂからダイオード６ａの順方向の立上り電圧ｖ１（例えば、０．７Ｖ程度）を差し引いた、Ｖｂ−ｖ１である。当該状態において、接続点Ａに電圧Ｖｂが印加されるとする。すると、チャージポンピングにより、接続点Ｂの電圧は、２Ｖｂ−ｖ１となる。このときの接続点Ｂのパルスの様子を図６（ｂ）に示す。

また、接続点Ｂからダイオード６ｃを経て、チャージコンデンサ６ｄに充電される電圧は（つまり、接続点Ｃの電圧は）、接続点Ｂの電圧２Ｖｂ−ｖ１からダイオード６ｃの順方向の立上り電圧ｖ２（例えば、０．７Ｖ程度）を差し引いた、２Ｖｂ−ｖ１−ｖ２である。このときの接続点Ｃの電圧の様子を図６（ｃ）に示す。

トランジスタ５がオフ状態であり、ダイオード６ｃは、接続点Ｃから見て逆方向に配設されている。したがって、チャージコンデンサ６ｄにおいて充電された電荷は、ほとんど放電しない。

以上の昇圧回路６の動作により、第二のＰＷＭパルスの電圧のほぼ２倍の昇圧電圧を生成できる。

ところで、半導体スイッチ素子３ａには、Ｎ型のＭＯＳ−ＦＥＴ３ａを使用している。したがって、ＭＯＳ−ＦＥＴ３ａのゲート電極を介して、ほとんど電流が流れない。このため、ＭＯＳ−ＦＥＴ３ａのゲート電極における電圧は（つまり、接続点Ｄにおける電圧は）、接続点Ｃの電圧とほぼ同じである。このときの接続点Ｄの電圧の様子を図６（ｄ）に示す。

以上により、ＭＯＳ−ＦＥＴ３ａのソース電圧（つまり、接続点Ａの電圧）は、Ｖｂ（Ｈｉｇｈ）であり、ゲート電圧（つまり、接続点Ｄの電圧）は、２Ｖｂ−ｖ１−ｖ２であることが分かる。上記ソース−ゲート電極間電圧により、Ｎ型のＭＯＳ−ＦＥＴ３ａをオンさせることができる。これにより、三相ＦＥＴブリッジ２ｂから出力された第二のＰＷＭパルスを、各相ラインを介して、三相モータ４に供給することができる。

次に、三相ＦＥＴブリッジ２ｂから出力された、第二のＰＷＭパルスが、接地電位０Ｖ（Ｌｏｗ）であるとする。

この場合、ＭＯＳ−ＦＥＴ３ａの前段に位置する接続点Ａの電圧は、０Ｖとなる。このときの接続点Ａのパルスの様子を図７（ａ）に示す。

また、接続点Ｂの電圧は、コンデンサ６ｂを利用したチャージポンピングが解消されるので、Ｖｂ−ｖ１（Ｖ）である。このときの接続点Ｂのパルスの様子を図７（ｂ）に示す。

ところで、トランジスタ５がオフ状態であり、ダイオード６ｃは、接続点Ｃから見て逆方向である。したがって、チャージコンデンサ６ｄに充電された電荷は、ほとんど放電しない。つまり、接続点Ｃの電圧は、２Ｖｂ−ｖ１−ｖ２のままである。このときの接続点Ｃの電圧の様子を図７（ｃ）に示す。

以上により、ツェナーダイオード２０が配設されていないなら、ＭＯＳ−ＦＥＴ３ａのゲート電極（接続点Ｄ）には、接続点Ｃの電圧が印加されてしまう。

そうすると、接続点Ａの電圧は、今０Ｖであるので、Ｎ型のＭＯＳ−ＦＥＴ３ａのソース−ゲート電極間には、２Ｖｂ−ｖ１−ｖ２の電圧が印加されてしまう。当該電圧をソース−ゲート電極間に印加した場合には、Ｎ型のＭＯＳ−ＦＥＴ３ａが破損してしまうおそれがある。

そこで、図５に示す回路図では、ツェナーダイオード２０が、ＭＯＳ−ＦＥＴ３ａのソース−ゲート電極間に配設されている。当該ツェナーダイオード２０の存在により、接続点Ｄには、ツェナーダイオード２０の降伏電圧Ｖｚが印加されることになる。このときの接続点Ｄの電圧の様子を図７（ｄ）に示す。

ここで、当該降伏電圧Ｖｚは、ＭＯＳ−ＦＥＴ３ａの破損が生じない程度の電圧に設定する必要がある。また、当該電圧Ｖｚは、ＭＯＳ−ＦＥＴ３ａをオンさせることができる、十分な電圧とする。

これにより、ＭＯＳ−ＦＥＴ３ａのソース−ゲート電極間の電位差は、Ｖｚとなり、ＭＯＳ−ＦＥＴ３ａの破損を防止することができる。したがって、ＭＯＳ−ＦＥＴ３ａを破損させること無く、当該ＭＯＳ−ＦＥＴ３ａをオンさせることができる。

よって、三相ＦＥＴブリッジ２ｂから出力された第二のＰＷＭパルスを、各相ラインを介して、三相モータ４に供給することができる。

さて次に、トランジスタ５がオン状態の場合（各相ラインの遮断状態）について、説明する。

この場合、ＣＰＵ１は、トランジスタ５をオン状態にする信号「Ｈ」を、当該トランジスタ５のベースに対して出力する。なお、このときのトランジスタ５のベースに供給する電流は、当該トランジスタ５を十分にオンさせるものである。

トランジスタ５がオンすると、コレクタ−エミッタ間の電圧は、ほぼ０Ｖとなる。したがって、チャージコンデンサ６ｄによって充電されていた電荷は、トランジスタ５を通って接地へと放電する。

チャージコンデンサ６ｄの電荷が放電されることにより、接続点Ｄの電圧も、ほぼ０Ｖとなる。したがって、各相ラインに流れている第二のＰＷＭパルスの電圧値がＶｂの場合には、ＭＯＳ−ＦＥＴ３ａのソースには、ゲート電極より高い電圧が印加されることになり、また、第二のＰＷＭパルスの電圧値が０Ｖの場合には、ＭＯＳ−ＦＥＴ３ａのソース電極とゲート電極との電圧は、ほぼ同じとなる。

よって、各相ラインに流れている第二のＰＷＭパルスの電圧値に拘わらず、ＭＯＳ−ＦＥＴ３ａは、オフ状態となる。つまり、各相ラインからの第二のＰＷＭパルスは、三相モータ４に供給されない。

なお、三相モータ４の駆動を完全に停止させるためには、三相ライン全てにおいて電流を遮断する必要がある。なぜなら、パワー用途のＭＯＳ−ＦＥＴ３ａは通常ボディーダイオードを備えており、たとえＭＯＳ−ＦＥＴ３ａがオフ状態であっても、当該ボディーダイオードの順方向に電流が流れるからである。

例えば、Ｖ相またはＷ相ラインにおいて電流を遮断していないとする。当該状態において、三相ＦＥＴブリッジ２ｂから電圧Ｖｂの第二のＰＷＭパルスがＵ相ラインに出力されたなら、ＭＯＳ−ＦＥＴ３ａに寄生するボディーダイオードによって、Ｕ相ラインから三相モータ４に対して電流が供給されてしまう。

したがって、Ｕ相ライン→Ｖ相ライン、またはＵ相ライン→Ｗ相ラインの電流経路によって、三相モータ４に電流を供給してしまう。これでは、三相モータ４の駆動を完全に停止させることはできない。

したがって、三相モータ４を完全に停止させるためには、各相ラインに、パワー用途のＭＯＳ−ＦＥＴ３ａを一つずつ、配設する。そして、当該ＭＯＳ−ＦＥＴ３ａが備えるボディダイオードの向きを、全て同じ向きにそろえる。

これにより、３個のＭＯＳ−ＦＥＴ３ａを配設するだけで、各ＭＯＳ−ＦＥＴ３ａを同時にオフ状態にすることにより、三相ライン全てにおいて電流を遮断することができる。

＜実施の形態３＞
図８に、実施の形態３に係る電動パワーステアリング装置の構成を具体的に示す。図８では、各相ラインに共通して用いられる、スイッチ回路５および昇圧回路６が設けられている。つまり、図８に示す電動パワーステアリング装置には、スイッチ回路５および昇圧回路回路６を各々一つだけ配設されている。当該一の昇圧回路６の出力は、半導体スイッチ素子３ａの各々に接続されている。

また、昇圧回路６には、第二のＰＷＭパルスおよび固定電位Ｖｂが入力される構成となっている。よって、第二のＰＷＭパルスおよび固定電位Ｖｂを利用して、昇圧回路６では、半導体スイッチ素子３ａのスイッチング制御を行う電圧の生成が行われる。

三相ＦＥＴブリッジ２ｂよりも前段の回路構成（三相ＦＥＴブリッジ２ｂ自身を含む）は、図１，２と同じなので省略する。なお、図８では、簡略化のためＦＥＴドライバは省略しているが、実際の回路では三相ＦＥＴブリッジ２ｂの前段に配設されている。

図８に示すように、半導体スイッチ素子３ａとして、パワー用途のＮ型のＭＯＳ−ＦＥＴを採用している。以下、半導体スイッチ素子３ａをパワー用途のＮ型ＭＯＳ−ＦＥＴ３ａとして、話を進める。また、スイッチ回路５として、トランジスタを採用している。以下、スイッチ回路５をトランジスタ５として話を進める。

また、昇圧回路６は、ダイオード６ａ，６ｃ，６ｇ、コンデンサ６ｂ，６ｄ、抵抗６ｅ、およびトランジスタ６ｆにより、構成されている。

次に、図８に示した半導体スイッチ素子（ＭＯＳ−ＦＥＴ）３ａ、スイッチ回路（トランジスタ）５および昇圧回路６の動作について説明する。まず、トランジスタ５がオフ状態の場合（各相ラインの導通状態）について、説明する。

この場合、ＣＰＵ１は、トランジスタ５をオフ状態にする信号「Ｌ」を、当該トランジスタ５のベースに対して出力する。

三相ＦＥＴブリッジ２ｂから出力された、Ｕ相ラインに流れる第二のＰＷＭパルスが、固定電位Ｖｂ（Ｈｉｇｈ）であるとする。

この場合、ＭＯＳ−ＦＥＴ３ａの前段に位置する接続点Ａの電圧は、Ｖｂとなる。このときの接続点Ａのパルスの様子は、図６（ａ）に示す通りである。

また、接続点Ａからコンデンサ６ｂを経た接続点Ｂの電圧は、実施例１で説明したように、２Ｖｂ−ｖ１（Ｖ）となる。このときの接続点Ｂのパルスの様子は、図６（ｂ）に示す通りである。

また、接続点Ｂからダイオード６ｃを経て、チャージコンデンサ６ｄに充電される電圧（つまり、接続点Ｃの電圧）においても、実施例１と同様、２Ｖｂ−ｖ１−ｖ２（Ｖ）である。このときの接続点Ｃの電圧の様子は、図６（ｃ）に示す通りである。

以上の昇圧回路６の動作により、第二のＰＷＭパルスの電圧のほぼ２倍の昇圧電圧を生成できる。

さて、チャージコンデンサ６ｄで充電された２倍昇圧電圧は、抵抗６ｅを通り，トランジスタ６ｆのベースに入力される。

トランジスタ６ｆのコレクタ電圧は、接続点Ｃと同電位、つまり２倍昇圧電圧である。また、トランジスタ６ｆのエミッタ電圧は、２倍昇圧電圧より十分低い。したがって、トランジスタ６ｆはオンする。なお、上記の通り、今トランジスタ５はオフ状態である。

これにより、各相ラインに配設されているＭＯＳ−ＦＥＴ３ａのゲートには（つまり、接続点Ｄ１，Ｄ２，Ｄ３）、チャージコンデンサ６ｄで充電された電圧（つまり、２倍昇圧電圧）が入力される。

以上により、ＭＯＳ−ＦＥＴ３ａのソース電圧（つまり、接続点Ａの電圧）は、Ｖｂ（Ｈｉｇｈ）であり、ゲート電圧（つまり、接続点Ｄ１，Ｄ２，Ｄ３の電圧）は、２Ｖｂ−ｖ１−ｖ２（実際には、当該電圧より多少低くなる）であることが分かる。

上記ソース−ゲート電極間電圧により、Ｎ型の各ＭＯＳ−ＦＥＴ３ａをオンさせることができる。これにより、三相ＦＥＴブリッジ２ｂから出力された第二のＰＷＭパルスを、各相ラインを介して、三相モータ４に供給することができる。

次に、三相ＦＥＴブリッジ２ｂから出力された、Ｕ相ラインに流れる第二のＰＷＭパルスが、接地電位０Ｖ（Ｌｏｗ）であるとする。

この場合、Ｎ型のＭＯＳ−ＦＥＴ３ａの前段に位置する接続点Ａの電圧は、０Ｖとなる。このときの接続点Ａのパルスの様子は、図７（ａ）に示す通りである。

また、接続点Ｂの電圧は、コンデンサ６ｂを利用したチャージポンピングが解消されるので、Ｖｂ−ｖ１（Ｖ）である。このときの接続点Ｂのパルスの様子は、図７（ｂ）に示す通りである。

ところで、トランジスタ５がオフ状態であり、ダイオード６ｃは、接続点Ｃから見て逆方向に配設されている。したがって、チャージコンデンサ６ｄに充電された電荷は、ほとんど流れない。つまり、接続点Ｃの電圧は、２Ｖｂ−ｖ１−ｖ２のままである。このときの接続点Ｃの電圧の様子は、図７（ｃ）に示す通りである。

以上により、ＭＯＳ−ＦＥＴ３ａのゲート電極には、接続点Ｃの電圧が入力される。そうすると、接続点Ａの電圧は、今０Ｖであるので、Ｎ型のＭＯＳ−ＦＥＴ３ａのソース−ゲート電極間には、２Ｖｂ−ｖ１−ｖ２の電圧（実際には、多少当該電圧より低くなる）が印加される。

なお、実施例１でも説明したように、ＭＯＳ−ＦＥＴ３ａの破損を防止するため、図８に示す回路には、ツェナーダイオード２０が各相ライン毎に配設されている。よって、接続点Ｄ１〜Ｄ３の電位は、ツェナーダイオード２０の降伏電圧Ｖｚである。また、当該電圧Ｖｚは、Ｎ型のＭＯＳ−ＦＥＴ３ａをオンさせるためには、十分な電圧とする。

したがって、ソース−ゲート電極間の電圧差（接続点Ａの電圧と接続点Ｄ１〜Ｄ３の電圧との差）により、Ｎ型のＭＯＳ−ＦＥＴ３ａをオンさせることができる。これにより、三相ＦＥＴブリッジ２ｂから出力された第二のＰＷＭパルスを、各相ラインを介して、三相モータ４に供給することができる。

さて次に、トランジスタ５がオン状態の場合（各相ラインの遮断状態）について、説明する。

この場合、ＣＰＵ１は、トランジスタ５をオン状態にする信号「Ｈ」を、当該トランジスタ５のベースに対して出力する。トランジスタ５のコレクタには、ほぼ２倍昇圧電圧が印加されている。よって、ＣＰＵ１からの「Ｈ」信号がトランジスタ５のベースに入力されると、当該トランジスタ５はオンする。

なお、このときのトランジスタ５のベースに供給する電流は、当該トランジスタ５を十分にオンさせるものである。

トランジスタ５がオンすると、トランジスタ６ｆのエミッタの電圧は、ほぼ０Ｖとなる。また、チャージコンデンサ６ｄによって充電されていた電荷は、トランジスタ５を通って接地へと放電する。よって、トランジスタ６ｆのベース電圧は、ほぼ０Vとなり、トランジスタ６ｆはオフ状態になる。

ところで、トランジスタ５がオン状態となり、トランジスタ６ｆがオフ状態となり、定常状態に落ち着くと、トランジスタ６ｆのエミッタは、ほぼ０Ｖとなる。そうすると、各接続点Ｄ１〜Ｄ３の電位もほぼ０Ｖとなる。

以上のことから分かるように、各相ライン上のＮ型ＭＯＳ−ＦＥＴ３ａのソース−ゲート電極間電圧は、当該Ｎ型のＭＯＳ−ＦＥＴ３ａをオンさせることができる電圧ではない。したがって、各ＭＯＳ−ＦＥＴ３ａはオフとなる。

よって、各相ラインに流れている第二のＰＷＭパルスの電圧値に拘わらず、ＭＯＳ−ＦＥＴ３ａは、オフ状態となり、各相ラインに流れる第二のＰＷＭパルスは、三相モータ４に供給されない。

なお、上述したように、三相モータ４の駆動を完全に停止させるためには、三相ライン全てにおいて電流を遮断する必要がある。

上記実施の形態では、各相ライン上に、各々半導体スイッチ素子３ａを配設する構造と、昇圧回路６に電圧型インバータ２からの出力信号（第二のＰＷＭパルス）を入力する構造とを、組み合わせた場合について言及してきた。しかし、上述の各構成を単独で採用し、電動パワーステアリング装置を構成しても良い。

つまり、各相ライン毎に半導体スイッチ素子３ａを配設する構成を採用し、昇圧回路６に電圧型インバータ２からの出力信号を入力せず、その代わりに、図３，４に示す構成を採用しても良い。

なお、この場合には、パルス発振回路１００、ドライバ回路２００等の部材を省略することはできなくなる。しかし、各相ラインの通電時の抵抗値のばらつきを、防止することができる。

これに対して、昇圧回路６に電圧型インバータ２からの出力信号を入力する構造を採用し、各相ライン毎に半導体スイッチ素子３ａは配設せずに、図９に示すように、２相ラインにのみ半導体スイッチ素子３ａを配設する構成を採用しても良い。なお、図９では、半導体スイッチ素子３ａとして、パワー用途のＭＯＳ−ＦＥＴを採用している。また、図９に示す構成において、三相モータ４への電流の完全な供給停止を成し遂げるため、１相ライン上には、２個のＭＯＳ−ＦＥＴを配設している（なお、ボディーダイオードの向きが互いに逆向きである）。

この場合には、各相ラインの通電時の抵抗値のばらつきを、防止することはできなくなる。しかし、図３，４で示したパルス発振回路１００、ドライバ回路２００等の部材を省略することはできる。

また、電圧型インバータ２と半導体スイッチ素子３ａとは、同一基板上に形成しても良い。これにより、回路構成を簡素化、省スペース化を図ることができる。また、上記基板上に、スイッチ回路５、昇圧回路６をも一緒に搭載してもい。これにより、回路全体の省スペース化を図ることができる。

本発明に係わる電動パワーステアリング装置の構成を示すブロック図である。 電圧型インバータの構成を示す図である。 昇圧回路に入力されるパルス信号の発生機構を示す図である。 昇圧回路に入力されるパルス信号の発生機構を示す図である。 実施例１に係わる電動パワーステアリング装置の構成を示す回路図である。 回路における各接続点における、電圧の様子を示す図である。 回路における各接続点における、電圧の様子を示す図である。 実施例２に係わる電動パワーステアリング装置の構成を示す回路図である。 ２相にのみ半導体スイッチ素子を配設した構成を示す図である。

符号の説明

１ ＣＰＵ、２ 電圧型インバータ、３ 電流遮断回路、４ 三相モータ、５ スイッチ回路（トランジスタ）、６ 昇圧回路、２０ ツェナーダイオード、２ａ ＦＥＴドライバ、２ｂ 三相ＦＥＴブリッジ、３ａ 半導体スイッチ素子（ＭＯＳ−ＦＥＴ）、６ａ，６ｃ，６ｇ ダイオード、６ｂ コンデンサ、６ｄ （チャージ）コンデンサ、６ｅ 抵抗、６ｆ トランジスタ。

Claims (6)

1. 三相ラインと、
   前記三相ラインから電力供給を受け駆動される三相モータと、
   前記三相ラインの三相全てに、各々配設され、前記三相モータへの通電を遮断する半導体スイッチ素子とを、備えており、
   前記三相モータの駆動力によりステアリングの操舵力を補助し、
   前記三相ラインを介して前記三相モータと接続され、直流電圧を交流電圧に変換して前記三相モータを駆動する電圧型インバータと、
   前記半導体スイッチ素子のスイッチングを制御する電圧を生成する昇圧回路とを、さらに備えており、
   前記昇圧回路は、
   前記電圧型インバータからの出力信号を用いて、昇圧動作を行うことにより、前記半導体スイッチ素子のスイッチングを制御する電圧を生成する、
   ことを特徴とする電動パワーステアリング装置。
2. 直流電圧を交流電圧に変換する電圧型インバータと、
   前記電圧型インバータの出力を受ける三相ラインと、
   前記三相ラインから電力供給を受け駆動される三相モータと、
   前記三相ラインの所定の相に配設され、前記三相モータへの通電を遮断する半導体スイッチ素子と、
   前記半導体スイッチ素子のスイッチングを制御する電圧を生成する昇圧回路と、を備えており、
   前記三相モータの駆動力によりステアリングの操舵力を補助しており、
   前記昇圧回路は、
   前記電圧型インバータからの出力信号を用いて、昇圧動作を行うことにより、前記半導体スイッチ素子のスイッチングを制御する電圧を生成する、
   ことを特徴とする電動パワーステアリング装置。
3. 前記半導体スイッチ素子は、
   Ｎ型ＭＯＳ−ＦＥＴである、
   ことを特徴とする請求項１または請求項２に記載の電動パワーステアリング装置。
4. 前記昇圧回路は、
   前記半導体スイッチ素子の各々に対応して一つずつ配設されている、
   ことを特徴とする請求項１から請求項４のいずれかに記載の電動パワーステアリング装置。
5. 前記昇圧回路は、全ての前記半導体スイッチ素子に対して１つだけ配設されている、
   ことを特徴とする請求項１から請求項３のいずれかに記載の電動パワーステアリング装置。
6. 前記電圧型インバータは、ＦＥＴブリッジを含んでおり、
   前記ＦＥＴブリッジと前記半導体スイッチ素子とは、同一基板上に形成されている、
   ことを特徴とする請求項１から請求項５のいずれかに記載の電動パワーステアリング装置。

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