JP3872530B2 - 半導体装置およびその製造に用いるリードフレーム - Google Patents
半導体装置およびその製造に用いるリードフレーム Download PDFInfo
- Publication number
- JP3872530B2 JP3872530B2 JP26960495A JP26960495A JP3872530B2 JP 3872530 B2 JP3872530 B2 JP 3872530B2 JP 26960495 A JP26960495 A JP 26960495A JP 26960495 A JP26960495 A JP 26960495A JP 3872530 B2 JP3872530 B2 JP 3872530B2
- Authority
- JP
- Japan
- Prior art keywords
- package
- semiconductor chip
- lead
- semiconductor device
- resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は半導体装置およびその製造に用いるリードフレームに関する。
【0002】
【従来の技術】
半導体装置の一つとして、樹脂封止(レジンパッケージ)型半導体装置が知られている。
【0003】
また、レジンパッケージ型半導体装置の一つとして、半導体チップの上面に絶縁テープを介して金属製リードフレームのインナー・リードを接着し、インナー・リードと半導体チップの電極を導電性のワイヤで接続したLOC(Lead on Chip)構造が知られている。
【0004】
LOC構造の半導体装置については、日経BP社発行「日経マイクロデバイス」1991年2月号、同年2月1日発行、P89〜P97に記載されている。
【0005】
この文献には、LOC構造を使った16MDRAM(Dynamic Random Access Memory) 向けSOJ(Small Outline J-Leaded) について記載されている。
【0006】
この文献には、LOC構造以外に、ダイ・パッド(タブ)上にチップを搭載する構造の半導体装置、リード上に絶縁テープを介してチップを搭載するCOL(Chip on Lead) 構造の半導体装置が示されている。
【0007】
また、この文献には、LOC構造において、「チップ上全面に渡りリードがあるためモールド流れを妨げやすい。このためモールド時にチップ上下面へ同時に充填し,ボイドを発生させない上下バランス,モールド条件をシュミレーションで決定している。」旨記載されている。
【0008】
【発明が解決しようとする課題】
従来のLOC型半導体装置は、パッケージサイズとチップサイズの差が少なかった。
【0009】
また、LOC型半導体装置の製造におけるモールドでは、パッケージ形成のためのキャビティでの流入レジンの流入バランスをとるため、チップの上下面側の空間高さを略同程度に設定している。
【0010】
これによって、キャビティ間の上下空間を流れるレジンの流速は均一となり、形成されるパッケージ内に気泡(ボイド)が発生しなくなる。
【0011】
また、リードフレームのタブ上にチップを固定した後、チップの電極とリード内端部分をワイヤで接続し、かつトランスファモールドによってパッケージを形成する通常の樹脂封止型半導体装置の製造においても、モールド型によって形成されるキャビティにおけるチップの上面側の空間高さと、タブの下面側の空間高さは略同一に設定されてモールドが行われている。
【0012】
一方、本出願人においては、LOC構造の半導体装置において、微細加工によって回路パターンの縮小化を図り、チップの一層の縮小化(シュリンク)を図っている。
【0013】
しかし、チップサイズの縮小化(小型化)は下記のような問題を新たに引き起こすことが判明した。
【0014】
すなわち、チップサイズの小型化によって、たとえば、細長のパッケージの両端側では、半導体チップ部分が存在しないためレジンだけとなり、パッケージのレジンバランスが崩れる。この結果、パッケージ形成時のトランスファモールド時、キャビティに流れ込むモールドレジンの流れが不均一となり、パッケージ内にボイドが発生してしまい、耐湿性が低下することが判明した。
【0015】
また、パッケージを形成するレジンの量がパッケージの両端側で多く、中央部分で少ないため、パッケージの中央上面が窪むような反りが発生する。パッケージの長手方向での反りは、配線基板に半導体装置を実装した場合、パッケージの端側のリードが配線基板の固定用配線部分(ランド)から浮き上がり、半田による確実な接続が出来ない場合も発生する。
【0016】
本発明の目的は、パッケージ内にボイドのない耐湿性に優れた半導体装置を提供することにある。
【0017】
本発明の他の目的は、パッケージの反りのない半導体装置を提供することにある。
【0018】
本発明の他の目的は、半導体装置の製造において、パッケージ内にボイドが発生しないリードフレームを提供することにある。
【0019】
本発明の他の目的は、半導体装置の製造において、パッケージが反ったりしないリードフレームを提供することにある。
【0020】
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【0021】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【0022】
(1)半導体チップと、複数のリードと、前記リードと前記半導体チップの電極を接続する導電性のワイヤと、前記半導体チップおよびリードの一部ならびに前記ワイヤを覆う樹脂からなるパッケージとを有する半導体装置であって、前記パッケージ内でありかつ前記半導体チップが位置しない領域の所定のリード部分にはパッケージのレジンバランスをとるバランス部が設けられている。前記リードの一部は半導体チップの一面に絶縁テープを介して接着され、LOC構造を構成している。前記バランス部は前記リードの側面から突出した分岐片となり、前記半導体チップが位置する下面側に途中で屈曲している。
【0023】
(2)前記手段(1)を製造するためのリードフレームであり、パターニングされた金属板からなり、半導体チップに絶縁テープを介して固定されるとともに前記半導体チップの電極に導電性のワイヤを介して接続される複数のリードと、前記リードを連結するダムとを有し、使用時には所定領域がレジンからなるパッケージで封止されるリードフレームであって、前記一部のリードには前記パッケージのレジンバランスをとるバランス部が設けられている構造となっている。前記バランス部は一部のリードの側面から突出した分岐片からなり、半導体チップが位置する領域以外に設けられ、前記半導体チップが位置する下面側に屈曲している。
【0024】
(3)半導体チップと、前記半導体チップが固定されるタブと、前記タブを支持するタブ吊りリードと、複数のリードと、前記リードと前記半導体チップの電極を接続する導電性のワイヤと、前記半導体チップおよびリードの一部ならびに前記ワイヤ等を覆う樹脂からなるパッケージとを有する半導体装置であって、前記パッケージ内でありかつ前記半導体チップが位置しない領域のタブ吊りリード部分にはパッケージのレジンバランスをとるバランス部が設けられている。前記バランス部は前記タブ吊りリードの側面から突出した複数の分岐片となり、前記半導体チップが位置する下面側に途中で屈曲している。
【0025】
(4)前記手段(3)を製造するためのリードフレームであり、パターニングされた金属板からなり、半導体チップを固定するタブと、前記タブを支持するタブ吊りリードと、前記半導体チップの周縁に一端を臨ませる複数のリードとを有し、使用時には所定領域がレジンからなるパッケージで封止されるリードフレームであって、前記タブ吊りリードには前記パッケージのレジンバランスをとるバランス部が設けられている構造となっている。前記バランス部は分岐片からなり、半導体チップが位置する領域以外に設けられ、前記半導体チップが位置する下面側に屈曲している。
【0026】
前記(1)の手段によれば、パッケージに比較して小型となった半導体チップの周囲領域に、リードの側面から突出する分岐片が延在している。また、前記分岐片は半導体チップが位置する下面側に途中で屈曲していることから、前記バランス部は補強体あるいはレジンモールド時のレジン流れを均一とするバランス体として作用するため、パッケージ内に気泡が発生したり、パッケージを構成するレジンの収縮状況の違いによるパッケージの反りを防止することができる。これにより、半導体装置はボイド発生がなくパッケージの反りのないLOC型半導体装置やCOL型半導体装置となる。
【0027】
前記(2)の手段によれば、バランス部を有するリードフレームを使用して半導体装置を製造するため、パッケージ形成時、前記手段(1)と同様に前記バランス部は補強体あるいはレジンモールド時のレジン流れを均一とするバランス体として作用するため、パッケージ内に気泡が発生したり、パッケージを構成するレジンの収縮状況の違いによるパッケージの反りを防止することができる。これにより、パッケージの反りのないLOC型半導体装置やCOL型半導体装置を製造することができる。
【0028】
前記(3)の手段によれば、パッケージに比較して小型となった半導体チップの周囲領域に、タブ吊りリードの側面から突出する分岐片が延在している。また、前記分岐片は半導体チップが位置する下面側に途中で屈曲していることから、前記バランス部は補強体あるいはレジンモールド時のレジン流れを均一とするバランス体として作用するため、パッケージ内に気泡が発生したり、パッケージを構成するレジンの収縮状況の違いによるパッケージの反りを防止することができる。これにより、タブ上に半導体チップを固定した構造の半導体装置において、ボイド発生,パッケージの反りを防止できる。
【0029】
前記(4)の手段によれば、バランス部を有するリードフレームを使用して半導体装置を製造するため、パッケージ形成時、前記手段(3)と同様に前記バランス部は補強体あるいはレジンモールド時のレジン流れを均一とするバランス体として作用するため、パッケージ内に気泡が発生したり、パッケージを構成するレジンの収縮状況の違いによるパッケージの反りを防止することができる。これにより、パッケージ内にボイドがなくかつパッケージに反りのない半導体装置を製造することができる。
【0030】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0031】
なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【0032】
(実施形態1)
図1は本発明の一実施形態(実施形態1)であるLOC型半導体装置を示す一部を切り欠いた平面図、図2は図1のA−A線に沿う断面図、図3は図1のB−B線に沿う断面図、図4は本実施形態1の半導体装置の製造に用いるリードフレームの平面図、図5は同じくリードフレームの一部を示す斜視図、図6は本実施形態1の半導体装置の製造において、半導体チップに絶縁テープを介してリードを固定したリードフレームを示す平面図である。
【0033】
本実施形態1の半導体装置1は、図1および図2に示すように、外観的には細長矩形体のパッケージ2の長辺部分である両側からそれぞれ複数のリード3を突出させる構造となっている。また、突出するリード3は、パッケージ2の中央部分には設けられず、パッケージ2の両端側に片寄って設けられている。各リード3は、先端がパッケージ2の下面側に曲がるいわゆるJベンド構造となり、表面実装型となっている。
【0034】
前記パッケージ2はトランスファモールドによって形成され、レジンで構成されている。
【0035】
本実施形態1の半導体装置1はLOC型となり、前記パッケージ2内において、半導体チップ4の上面に絶縁テープ5を介してリード3の先端部分が固定されている。
【0036】
また、半導体チップ4の電極6と、前記リード3の先端部分は導電性のワイヤ7で電気的に接続されている。リード3の先端部分は、図3に示すように、一段低く形成され、リード3の他の部分が半導体チップ4に接触しないように配慮されている。
【0037】
本実施形態1の半導体装置1では、半導体チップ4は縮小化され、パッケージ2の両端側に長く半導体チップ4が位置しない空き領域が発生する。
【0038】
パッケージ2の外から中に向かって延在する各リード3は、前記空き領域内に延在し、途中で屈曲した後再びパッケージ2の長手方向に沿って延在し、先端部分を半導体チップ4上に離して這わせ、かつ半導体チップ4上の絶縁テープ5に接続される構造となっている。
【0039】
前記リード3の屈曲部分は、最短距離をとるように斜め方向に延在するように設計されるため、パッケージ2の一対の長辺部分からパッケージ2内に延在する最外側のリード3と、パッケージ2の端面部分との間には、リードが存在しない三角形状の領域(リード不在領域9)が発生する。
【0040】
したがって、このままの状態でトランスファモールドを行ってパッケージ2を形成した場合、前記リード不在領域9の部分は、パッケージ2の上から下までがレジンだけとなり、レジンバランスをとるように設計されたパッケージ2の中央部分とは異なりレジンバランスが崩れ、ボイド発生やパッケージの反りの発生の原因となる。
【0041】
そこで、本実施形態1では、最外側のリード3aの側面から前記リード不在領域9に向かって複数本(たとえば、4本)の分岐片10を突出させ、パッケージのレジンバランスをとるバランス部11としてある。
【0042】
また、前記分岐片10は、リード3の延在面と同一の面に延在させておくだけでも効果があるが、パッケージのレジンバランスをさらに良くするため、図3および図5に示すように、半導体チップ4が位置する側、すなわち、下面側に一段屈曲させてある。そして、この屈曲の程度、すなわち、一段下がった分岐片10の高さの選択によってパッケージのレジンバランスが所望の程度に設定される。また、分岐片10は短いことから、一段屈曲する屈曲部分を垂直に折り曲げておくことによって、一段低い部分の長さを多くすることができ、パッケージのレジンバランスをとる効果をさらに上げることができる。
【0043】
本実施形態1のLOC型の半導体装置の場合には、前記分岐片10は半導体チップが下方に位置するため下方に一段屈曲するが、半導体チップがリードの上方に位置するCOL型の半導体装置の場合には、前記分岐片10は半導体チップが位置する側、すなわち、上面側に屈曲する。
【0044】
このような半導体装置1において、前記バランス部11としての分岐片10は、パッケージ2の反りを防止するための補強体として作用する。すなわち、パッケージ2はトランスファモールドによって形成されるが、そのときのレジンの硬化収縮において、前記分岐片10の存在によってパッケージ2の上面側と下面側のレジンバランスが良好にとられているため、また、分岐片10が補強体として作用するため、パッケージ2の反りが発生しなくなる。
【0045】
また、バランス部11としての分岐片10は、パッケージのレジンバランスをとることから、パッケージを形成する際のトランスファモールド時、モールドレジンの流れが半導体チップの上面側と下面側で均一となって空気を巻き込み難くなるため、パッケージ内にボイドが発生しなくなり、半導体装置1の耐湿性が向上する。
【0046】
これにより、半導体装置1はボイド発生がなくパッケージの反りのないLOC型半導体装置となる。
【0047】
つぎに、本実施形態1の半導体装置1の製造と、製造に使用されるリードフレーム15について説明する。
【0048】
リードフレーム15は、図4に示すように、たとえば、0.15mm程度の薄い金属板を精密プレス処理やエッチング処理によって所望のパターンにパターニングされた構造となっている。
【0049】
リードフレーム15は、一対の平行に延在する外枠16と、この一対の外枠16を連結し外枠16に直交する方向に延在する一対の内枠17とによって形成される枠構造となっている。
【0050】
また、前記外枠16の内側から複数(たとえば、8本)のリード3が枠内に突出している。8本のリード3は外枠16の中央部分には設けられず、両端側にそれぞれ4本づつ設けられている。
【0051】
リードフレーム15の枠の中央を外れた位置には、前記外枠16に平行に細いダム19がそれぞれ設けられている。これら2本のダム19は内枠17に連結されるパターンとなっている。この2本のダム19と、2本のダム19間の内枠17とによって囲まれる矩形領域のわずか内側の矩形領域が、パッケージ2を形成するためのモールド領域20となる。したがって、前記ダム19は、トランスファモールド時、溶けたレジンの流出を防止するためのダムとして作用する。
【0052】
外枠16から突出したリード3は、内枠17に平行に延在し、ダム19を通過し、モールド領域20に入った部分で枠中央に斜めに進み、再び屈曲して先端部分を外枠16に平行に延在させる構造となっている。図4において、リードフレーム15の左右から進んできたリード3の先端間には、ワイヤボンディングのために所定の間隔が発生するように設計されている。
【0053】
このままでは、リードフレーム15の左右の最外側のリード3aにおいて、図4の上下の最外側のリード3a間には、前述のようにリード不在領域9が発生することになることから、本実施形態1のリードフレーム15では、図4および図5に示すように、前記最外側のリード3aの側面から一定間隔に複数本(4本)の分岐片10が設けられ、バランス部11を構成するようになっている。これら分岐片10は、リード不在領域9を略埋めるように設けられる。
【0054】
また、前記リード3は、図3および図5に示すように、先端部分は一段低くなっている。これは、リード3の先端が半導体チップ4上に貼り付けられる絶縁テープ5に接続される必要があるが、半導体チップ4上に延在するリード部分は、半導体チップ4に接触させないためである。
【0055】
前記分岐片10の本数および分岐片10の先端部分を一段低くする高さの程度は、パッケージのレジンバランスが良好となるように選択される。
【0056】
また、分岐片10は短いことから、一段屈曲する屈曲部分を垂直に折り曲げるよにすればて、一段低い部分の長さを多くすることができ、パッケージのレジンバランスをとる効果をさらに上げるようになる。
【0057】
なお、図示はしないが、前記外枠16には、リードフレームの搬送や位置決めに使用するガイド孔が設けられている。
【0058】
LOC型半導体装置の製造においては、図6に示すように、前記リードフレーム15の各リード3部分が、半導体チップ4の上面に絶縁テープ5を介して固定される。
【0059】
つぎに、半導体チップ4の電極6とリード3の先端部分が導電性のワイヤ7で接続される。
【0060】
つぎに、常用のトランスファモールド装置によって、二点鎖線で示すようにパッケージ2が形成される。
【0061】
つぎに、リードフレーム15の不要部分を切断除去するとともに、パッケージ2の外側に突出されたリード3を成形し、図1および図2に示すような半導体装置1を製造する。
【0062】
本実施形態1の半導体装置1は、パッケージのレジンバランスをとるため、一部のリードに分岐片10を設けてバランス部11とした構造となっていることから、その製造において、トランスファモールド時にモールドレジンの流れが均一となり、気泡を含まないパッケージ2が形成されるため、耐湿性の優れた半導体装置となる。
【0063】
本実施形態1の半導体装置1は、パッケージのレジンバランスをとるため、一部のリードに分岐片10を設けてバランス部11とした構造となっている。前記分岐片10はパッケージのレジンバランスをとるためだけではなく、補強体としても作用するため、レジン量分布の不均一によるパッケージ2の反りの発生を抑えることができ、実装歩留りの高い半導体装置となる。
【0064】
本実施形態1のリードフレーム15は、パッケージ2のレジンバランスをとるバランス部11をリードの一部に分岐片10として形成してあることから、このリードフレーム15を用いて半導体装置1を製造した場合、前述のように半導体装置1のパッケージ2に気泡を含まずかつパッケージ2に反りのない半導体装置を製造することができる。したがって、半導体装置の製造歩留りの向上から、半導体装置の製造コストの低減が達成できる。
【0065】
なお、本実施形態1の半導体装置1において、パッケージ2内のリード3部分は、半導体チップ4から外れた位置で一段下方に屈曲させ、パッケージのレジンバランスをとるようにしてもよい。
【0066】
また、最外側のリード3aの側面から突出する分岐片10は、その付け根部分が細く括れさせておいてもよい。この場合、リード上部レジンとリード下部レジンのバランスが良くなり反り量を低減できる。
【0067】
(実施形態2)
図7は本発明の一実施形態(実施形態2)であるLOC型半導体装置を示す一部を切り欠いた平面図である。
【0068】
本実施形態2の半導体装置1は、図1で示す実施形態1の半導体装置1において、最外側のリード3aをリード不在領域9に繰り返し引き回すことによってバランス部11を形成している。このバランス部11は、最外側のリード3aの延在面と同一の面であってもよく、また、半導体チップ4が存在する下面側に部分的に一段低くするようにしてもよい。バランス部11の存在によって、半導体装置1のパッケージ2内にボイドが発生しなくなり、かつまたパッケージ2の反りが発生しなくなる。
【0069】
(実施形態3)
図8は本発明の一実施形態(実施形態3)である半導体装置を示す一部を切り欠いた平面図、図9は図8のC−C線に沿う断面図である。
【0070】
本実施形態3の半導体装置1は、パッケージ2内において、半導体チップ4を支持板であるタブ25上に固定するとともに、半導体チップ4の周囲近傍にリード3の先端を臨ませ、半導体チップ4の電極とリード3の先端部分をワイヤ7で接続した最も一般的な樹脂封止型半導体装置に本発明を適用したものである。
【0071】
本実施形態3では、前記タブ25を支持するタブ吊りリード26の両側面から一定間隔で分岐片10をリード不在領域9に突出させてバランス部11としたものである。
【0072】
前記タブ吊りリード26は2か所で屈曲し、図9に示すように、タブ25がリード3よりも一段低くなっている。
【0073】
図10は本実施形態3の半導体装置1の製造に用いるリードフレーム15を示す平面図である。リードフレーム15は、外枠16と内枠17とからなる枠の中央部分に半導体チップ4よりもわずかに大きいタブ25が設けられている。このタブ25は、その両端をタブ吊りリード26で支持されている。タブ吊りリード26は、内枠17近傍で二股に分岐して内枠17に連結されている。
【0074】
外枠16の内側から延在するリード3は、内枠17に平行に延在し、ダム19を通過して延在する形状になっている。また、一部のリード3においては、ダム19を通過し、モールド領域20に入った部分で屈曲して外枠16に平行に延在し、その先端をタブ25の縁近傍に臨ませるようになっている。
【0075】
本実施形態3の半導体装置1でも、前記実施形態の場合と同様に、リード不在領域9に分岐片10を突出させていることから、パッケージのレジンバランスが良好となり、パッケージ2内でのボイドの発生を抑止できるとともに、パッケージ2の反りを防止できる。
【0076】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0077】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【0078】
(1)半導体装置の製造において、パッケージのレジンバランスをとるバランス部をリードに設けたリードフレームを使用して半導体装置を製造するため、パッケージを形成するトランスファモールド時、前記バランス部の働きによってレジン流れが均一となり、パッケージ内に気泡が発生しなくなる。この結果、半導体装置は耐湿性の優れたものとなる。
【0079】
(2)半導体装置の製造において、パッケージのレジンバランスをとるバランス部をリードに設けたリードフレームを使用して半導体装置を製造するため、パッケージのレジンバランスが良くなるとともに、前記バランス部は補強体として作用するため、パッケージの反りが発生しなくなる。
【0080】
(3)半導体装置の製造において、パッケージのレジンバランスをとるバランス部をリードに設けたリードフレームを使用して半導体装置を製造するため、気泡発生やパッケージの反りを防止できるため、半導体チップの縮小化が達成できる。
【図面の簡単な説明】
【図1】本発明の一実施形態(実施形態1)であるLOC型半導体装置を示す一部を切り欠いた平面図である。
【図2】図1のA−A線に沿う断面図である。
【図3】図1のB−B線に沿う断面図である。
【図4】本実施形態1の半導体装置の製造に用いるリードフレームの平面図である。
【図5】本実施形態1の半導体装置の製造に用いるリードフレームの一部を示す斜視図である。
【図6】本実施形態1の半導体装置の製造において、半導体チップに絶縁テープを介してリードを固定したリードフレームを示す平面図である。
【図7】本発明の一実施形態(実施形態2)であるLOC型半導体装置を示す一部を切り欠いた平面図である。
【図8】本発明の一実施形態(実施形態3)である半導体装置を示す一部を切り欠いた平面図である。
【図9】図8のC−C線に沿う断面図である。
【図10】本実施形態3の半導体装置の製造に用いるリードフレームの平面図である。
【符号の説明】
1…半導体装置、2…パッケージ、3…リード、3a…最外側のリード、4…半導体チップ、5…絶縁テープ、6…電極、7…ワイヤ、9…リード不在領域、10…分岐片、11…バランス部、15…リードフレーム、16…外枠、17…内枠、19…ダム、20…モールド領域、25…タブ、26…タブ吊りリード。
Claims (1)
- 表面とそれに対向する裏面を有し、前記表面形状は互いに向かい合う第1、第2の短辺と互いに向かい合う第1、第2の長辺を有する長方形状の半導体チップと、
前記半導体チップを封止する、平面形状が長方形で前記半導体チップの第1、第2の短辺方向に沿う第3、第4の短辺と、前記半導体チップの第1、第2の長辺方向に沿う第3、第4の長辺とを有するパッケージと、
前記半導体チップの上面に一部が延在して前記半導体チップ上面に絶縁テープを介して固定され前記半導体チップの電極と接続し、他部は前記パッケージの第3、第4の長辺それぞれを横切るように前記パッケージから突出する複数のリードとを有し、
前記第3、第4の長辺を横切る複数のリードの前記第3、第4の短辺にもっとも近いリードは、側面から突出する複数の分岐片を有し、
前記分岐片は前記半導体チップの第1、第2の短辺と前記パッケージの第3、第4の短辺との間にそれぞれに設けられ、かつ前記半導体チップが位置する下面側に途中で一段屈曲していることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26960495A JP3872530B2 (ja) | 1995-10-18 | 1995-10-18 | 半導体装置およびその製造に用いるリードフレーム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26960495A JP3872530B2 (ja) | 1995-10-18 | 1995-10-18 | 半導体装置およびその製造に用いるリードフレーム |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004110875A Division JP4108637B2 (ja) | 2004-04-05 | 2004-04-05 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09116074A JPH09116074A (ja) | 1997-05-02 |
JP3872530B2 true JP3872530B2 (ja) | 2007-01-24 |
Family
ID=17474681
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26960495A Expired - Lifetime JP3872530B2 (ja) | 1995-10-18 | 1995-10-18 | 半導体装置およびその製造に用いるリードフレーム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3872530B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW468258B (en) | 1998-10-21 | 2001-12-11 | Hitachi Ltd | Semiconductor device and method of manufacturing the same |
KR100359361B1 (ko) * | 1998-12-17 | 2002-10-31 | 닛뽕덴끼 가부시끼가이샤 | 리드 프레임 및 이를 포함한 반도체 장치의 제조방법 |
JP3161447B2 (ja) | 1998-12-17 | 2001-04-25 | 日本電気株式会社 | リードフレーム |
DE10014306B4 (de) | 2000-03-23 | 2005-12-22 | Infineon Technologies Ag | Systemträger für einen Halbleiterchip mit einem Leiterrahmen |
JP2002289758A (ja) * | 2001-03-23 | 2002-10-04 | Hitachi Chem Co Ltd | 半導体装置 |
TWI273636B (en) | 2005-08-02 | 2007-02-11 | Chipmos Technologies Inc | Chip package having asymmetric molding |
JP4620710B2 (ja) * | 2007-08-03 | 2011-01-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP4755214B2 (ja) * | 2008-02-22 | 2011-08-24 | 力成科技股▲分▼有限公司 | リードフレーム及びそれを用いる半導体装置 |
CN114203663B (zh) * | 2021-11-24 | 2022-08-19 | 广东气派科技有限公司 | 一种引线框架连筋结构 |
-
1995
- 1995-10-18 JP JP26960495A patent/JP3872530B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH09116074A (ja) | 1997-05-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3334864B2 (ja) | 電子装置 | |
JP3872530B2 (ja) | 半導体装置およびその製造に用いるリードフレーム | |
EP0114531B1 (en) | Package for a semiconductor chip with lead terminals | |
US20130200507A1 (en) | Two-sided die in a four-sided leadframe based package | |
JPH1056124A (ja) | リードフレーム及びボトムリード型半導体パッケージ | |
KR100364978B1 (ko) | 반도체패키지의 와이어 본딩용 클램프 및 히트블록 | |
JP4837628B2 (ja) | 半導体装置 | |
JP4108637B2 (ja) | 半導体装置 | |
JPH06104364A (ja) | リードフレーム、これを用いた半導体チップのモールド方法及びモールド用金型 | |
US20090004782A1 (en) | Method of fabricating a two-sided die in a four-sided leadframe based package | |
JP3136029B2 (ja) | 半導体装置 | |
KR100333386B1 (ko) | 칩 스캐일 패키지 | |
JP3305981B2 (ja) | 半導体装置 | |
JP3185354B2 (ja) | 半導体装置の製造方法及び半導体装置の樹脂封止装置 | |
JPH06132458A (ja) | 樹脂封止型半導体装置およびそのリードフレーム | |
JP3289000B2 (ja) | 半導体装置の製造方法 | |
JP3224224B2 (ja) | 半導体装置の製造方法 | |
JPH05243464A (ja) | リードフレーム及びこれを用いた樹脂封止型半導体装置 | |
JPH04239753A (ja) | 半導体装置用リードフレームおよびその製造方法 | |
KR20010046078A (ko) | 리드 온 칩 타입 반도체 패키지 | |
JPS6334289Y2 (ja) | ||
JPH05291487A (ja) | 半導体リードフレーム | |
JP3060210U (ja) | リードフレーム及びボトムリード型半導体パッケージ | |
JPH0637240A (ja) | リードフレームおよびそれを用いた半導体集積回路装置 | |
JPH08264705A (ja) | 半導体装置及びそれを用いた実装構造及び実装方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031222 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040203 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040405 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040525 |
|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040618 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050315 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060913 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061020 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091027 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121027 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121027 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131027 Year of fee payment: 7 |
|
EXPY | Cancellation because of completion of term |