JPH09116074A - 半導体装置およびその製造に用いるリードフレーム - Google Patents
半導体装置およびその製造に用いるリードフレームInfo
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Abstract
びボイド発生の防止。 【解決手段】 半導体チップと、複数のリードと、前記
リードと前記半導体チップの電極を接続する導電性のワ
イヤと、前記半導体チップおよびリードの一部ならびに
前記ワイヤを覆う樹脂からなるパッケージとを有する半
導体装置であって、前記パッケージ内でありかつ前記半
導体チップが位置しない領域の所定のリード部分にはパ
ッケージのレジンバランスをとるバランス部が設けられ
ている。前記リードの一部は半導体チップの一面に絶縁
テープを介して接着され、LOC構造を構成している。
前記バランス部は前記リードの側面から突出した分岐片
となり、前記半導体チップが位置する下面側に途中で屈
曲している。
Description
の製造に用いるリードフレームに関する。
ジンパッケージ)型半導体装置が知られている。
つとして、半導体チップの上面に絶縁テープを介して金
属製リードフレームのインナー・リードを接着し、イン
ナー・リードと半導体チップの電極を導電性のワイヤで
接続したLOC(Lead on Chip)構造が知られている。
BP社発行「日経マイクロデバイス」1991年2月号、同
年2月1日発行、P89〜P97に記載されている。
DRAM(Dynamic Random AccessMemory) 向けSOJ
(Small Outline J-Leaded) について記載されている。
パッド(タブ)上にチップを搭載する構造の半導体装
置、リード上に絶縁テープを介してチップを搭載するC
OL(Chip on Lead) 構造の半導体装置が示されてい
る。
て、「チップ上全面に渡りリードがあるためモールド流
れを妨げやすい。このためモールド時にチップ上下面へ
同時に充填し,ボイドを発生させない上下バランス,モ
ールド条件をシュミレーションで決定している。」旨記
載されている。
装置は、パッケージサイズとチップサイズの差が少なか
った。
モールドでは、パッケージ形成のためのキャビティでの
流入レジンの流入バランスをとるため、チップの上下面
側の空間高さを略同程度に設定している。
流れるレジンの流速は均一となり、形成されるパッケー
ジ内に気泡(ボイド)が発生しなくなる。
固定した後、チップの電極とリード内端部分をワイヤで
接続し、かつトランスファモールドによってパッケージ
を形成する通常の樹脂封止型半導体装置の製造において
も、モールド型によって形成されるキャビティにおける
チップの上面側の空間高さと、タブの下面側の空間高さ
は略同一に設定されてモールドが行われている。
半導体装置において、微細加工によって回路パターンの
縮小化を図り、チップの一層の縮小化(シュリンク)を
図っている。
は下記のような問題を新たに引き起こすことが判明し
た。
て、たとえば、細長のパッケージの両端側では、半導体
チップ部分が存在しないためレジンだけとなり、パッケ
ージのレジンバランスが崩れる。この結果、パッケージ
形成時のトランスファモールド時、キャビティに流れ込
むモールドレジンの流れが不均一となり、パッケージ内
にボイドが発生してしまい、耐湿性が低下することが判
明した。
パッケージの両端側で多く、中央部分で少ないため、パ
ッケージの中央上面が窪むような反りが発生する。パッ
ケージの長手方向での反りは、配線基板に半導体装置を
実装した場合、パッケージの端側のリードが配線基板の
固定用配線部分(ランド)から浮き上がり、半田による
確実な接続が出来ない場合も発生する。
ない耐湿性に優れた半導体装置を提供することにある。
ない半導体装置を提供することにある。
おいて、パッケージ内にボイドが発生しないリードフレ
ームを提供することにある。
おいて、パッケージが反ったりしないリードフレームを
提供することにある。
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
前記リードと前記半導体チップの電極を接続する導電性
のワイヤと、前記半導体チップおよびリードの一部なら
びに前記ワイヤを覆う樹脂からなるパッケージとを有す
る半導体装置であって、前記パッケージ内でありかつ前
記半導体チップが位置しない領域の所定のリード部分に
はパッケージのレジンバランスをとるバランス部が設け
られている。前記リードの一部は半導体チップの一面に
絶縁テープを介して接着され、LOC構造を構成してい
る。前記バランス部は前記リードの側面から突出した分
岐片となり、前記半導体チップが位置する下面側に途中
で屈曲している。
ードフレームであり、パターニングされた金属板からな
り、半導体チップに絶縁テープを介して固定されるとと
もに前記半導体チップの電極に導電性のワイヤを介して
接続される複数のリードと、前記リードを連結するダム
とを有し、使用時には所定領域がレジンからなるパッケ
ージで封止されるリードフレームであって、前記一部の
リードには前記パッケージのレジンバランスをとるバラ
ンス部が設けられている構造となっている。前記バラン
ス部は一部のリードの側面から突出した分岐片からな
り、半導体チップが位置する領域以外に設けられ、前記
半導体チップが位置する下面側に屈曲している。
が固定されるタブと、前記タブを支持するタブ吊りリー
ドと、複数のリードと、前記リードと前記半導体チップ
の電極を接続する導電性のワイヤと、前記半導体チップ
およびリードの一部ならびに前記ワイヤ等を覆う樹脂か
らなるパッケージとを有する半導体装置であって、前記
パッケージ内でありかつ前記半導体チップが位置しない
領域のタブ吊りリード部分にはパッケージのレジンバラ
ンスをとるバランス部が設けられている。前記バランス
部は前記タブ吊りリードの側面から突出した複数の分岐
片となり、前記半導体チップが位置する下面側に途中で
屈曲している。
ードフレームであり、パターニングされた金属板からな
り、半導体チップを固定するタブと、前記タブを支持す
るタブ吊りリードと、前記半導体チップの周縁に一端を
臨ませる複数のリードとを有し、使用時には所定領域が
レジンからなるパッケージで封止されるリードフレーム
であって、前記タブ吊りリードには前記パッケージのレ
ジンバランスをとるバランス部が設けられている構造と
なっている。前記バランス部は分岐片からなり、半導体
チップが位置する領域以外に設けられ、前記半導体チッ
プが位置する下面側に屈曲している。
比較して小型となった半導体チップの周囲領域に、リー
ドの側面から突出する分岐片が延在している。また、前
記分岐片は半導体チップが位置する下面側に途中で屈曲
していることから、前記バランス部は補強体あるいはレ
ジンモールド時のレジン流れを均一とするバランス体と
して作用するため、パッケージ内に気泡が発生したり、
パッケージを構成するレジンの収縮状況の違いによるパ
ッケージの反りを防止することができる。これにより、
半導体装置はボイド発生がなくパッケージの反りのない
LOC型半導体装置やCOL型半導体装置となる。
有するリードフレームを使用して半導体装置を製造する
ため、パッケージ形成時、前記手段(1)と同様に前記
バランス部は補強体あるいはレジンモールド時のレジン
流れを均一とするバランス体として作用するため、パッ
ケージ内に気泡が発生したり、パッケージを構成するレ
ジンの収縮状況の違いによるパッケージの反りを防止す
ることができる。これにより、パッケージの反りのない
LOC型半導体装置やCOL型半導体装置を製造するこ
とができる。
比較して小型となった半導体チップの周囲領域に、タブ
吊りリードの側面から突出する分岐片が延在している。
また、前記分岐片は半導体チップが位置する下面側に途
中で屈曲していることから、前記バランス部は補強体あ
るいはレジンモールド時のレジン流れを均一とするバラ
ンス体として作用するため、パッケージ内に気泡が発生
したり、パッケージを構成するレジンの収縮状況の違い
によるパッケージの反りを防止することができる。これ
により、タブ上に半導体チップを固定した構造の半導体
装置において、ボイド発生,パッケージの反りを防止で
きる。
有するリードフレームを使用して半導体装置を製造する
ため、パッケージ形成時、前記手段(3)と同様に前記
バランス部は補強体あるいはレジンモールド時のレジン
流れを均一とするバランス体として作用するため、パッ
ケージ内に気泡が発生したり、パッケージを構成するレ
ジンの収縮状況の違いによるパッケージの反りを防止す
ることができる。これにより、パッケージ内にボイドが
なくかつパッケージに反りのない半導体装置を製造する
ことができる。
施の形態を詳細に説明する。
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。
(実施形態1)であるLOC型半導体装置を示す一部を
切り欠いた平面図、図2は図1のA−A線に沿う断面
図、図3は図1のB−B線に沿う断面図、図4は本実施
形態1の半導体装置の製造に用いるリードフレームの平
面図、図5は同じくリードフレームの一部を示す斜視
図、図6は本実施形態1の半導体装置の製造において、
半導体チップに絶縁テープを介してリードを固定したリ
ードフレームを示す平面図である。
び図2に示すように、外観的には細長矩形体のパッケー
ジ2の長辺部分である両側からそれぞれ複数のリード3
を突出させる構造となっている。また、突出するリード
3は、パッケージ2の中央部分には設けられず、パッケ
ージ2の両端側に片寄って設けられている。各リード3
は、先端がパッケージ2の下面側に曲がるいわゆるJベ
ンド構造となり、表面実装型となっている。
によって形成され、レジンで構成されている。
なり、前記パッケージ2内において、半導体チップ4の
上面に絶縁テープ5を介してリード3の先端部分が固定
されている。
ード3の先端部分は導電性のワイヤ7で電気的に接続さ
れている。リード3の先端部分は、図3に示すように、
一段低く形成され、リード3の他の部分が半導体チップ
4に接触しないように配慮されている。
チップ4は縮小化され、パッケージ2の両端側に長く半
導体チップ4が位置しない空き領域が発生する。
る各リード3は、前記空き領域内に延在し、途中で屈曲
した後再びパッケージ2の長手方向に沿って延在し、先
端部分を半導体チップ4上に離して這わせ、かつ半導体
チップ4上の絶縁テープ5に接続される構造となってい
る。
るように斜め方向に延在するように設計されるため、パ
ッケージ2の一対の長辺部分からパッケージ2内に延在
する最外側のリード3と、パッケージ2の端面部分との
間には、リードが存在しない三角形状の領域(リード不
在領域9)が発生する。
ァモールドを行ってパッケージ2を形成した場合、前記
リード不在領域9の部分は、パッケージ2の上から下ま
でがレジンだけとなり、レジンバランスをとるように設
計されたパッケージ2の中央部分とは異なりレジンバラ
ンスが崩れ、ボイド発生やパッケージの反りの発生の原
因となる。
ド3aの側面から前記リード不在領域9に向かって複数
本(たとえば、4本)の分岐片10を突出させ、パッケ
ージのレジンバランスをとるバランス部11としてあ
る。
面と同一の面に延在させておくだけでも効果があるが、
パッケージのレジンバランスをさらに良くするため、図
3および図5に示すように、半導体チップ4が位置する
側、すなわち、下面側に一段屈曲させてある。そして、
この屈曲の程度、すなわち、一段下がった分岐片10の
高さの選択によってパッケージのレジンバランスが所望
の程度に設定される。また、分岐片10は短いことか
ら、一段屈曲する屈曲部分を垂直に折り曲げておくこと
によって、一段低い部分の長さを多くすることができ、
パッケージのレジンバランスをとる効果をさらに上げる
ことができる。
合には、前記分岐片10は半導体チップが下方に位置す
るため下方に一段屈曲するが、半導体チップがリードの
上方に位置するCOL型の半導体装置の場合には、前記
分岐片10は半導体チップが位置する側、すなわち、上
面側に屈曲する。
ランス部11としての分岐片10は、パッケージ2の反
りを防止するための補強体として作用する。すなわち、
パッケージ2はトランスファモールドによって形成され
るが、そのときのレジンの硬化収縮において、前記分岐
片10の存在によってパッケージ2の上面側と下面側の
レジンバランスが良好にとられているため、また、分岐
片10が補強体として作用するため、パッケージ2の反
りが発生しなくなる。
は、パッケージのレジンバランスをとることから、パッ
ケージを形成する際のトランスファモールド時、モール
ドレジンの流れが半導体チップの上面側と下面側で均一
となって空気を巻き込み難くなるため、パッケージ内に
ボイドが発生しなくなり、半導体装置1の耐湿性が向上
する。
なくパッケージの反りのないLOC型半導体装置とな
る。
造と、製造に使用されるリードフレーム15について説
明する。
に、たとえば、0.15mm程度の薄い金属板を精密プ
レス処理やエッチング処理によって所望のパターンにパ
ターニングされた構造となっている。
する外枠16と、この一対の外枠16を連結し外枠16
に直交する方向に延在する一対の内枠17とによって形
成される枠構造となっている。
えば、8本)のリード3が枠内に突出している。8本の
リード3は外枠16の中央部分には設けられず、両端側
にそれぞれ4本づつ設けられている。
置には、前記外枠16に平行に細いダム19がそれぞれ
設けられている。これら2本のダム19は内枠17に連
結されるパターンとなっている。この2本のダム19
と、2本のダム19間の内枠17とによって囲まれる矩
形領域のわずか内側の矩形領域が、パッケージ2を形成
するためのモールド領域20となる。したがって、前記
ダム19は、トランスファモールド時、溶けたレジンの
流出を防止するためのダムとして作用する。
7に平行に延在し、ダム19を通過し、モールド領域2
0に入った部分で枠中央に斜めに進み、再び屈曲して先
端部分を外枠16に平行に延在させる構造となってい
る。図4において、リードフレーム15の左右から進ん
できたリード3の先端間には、ワイヤボンディングのた
めに所定の間隔が発生するように設計されている。
の最外側のリード3aにおいて、図4の上下の最外側の
リード3a間には、前述のようにリード不在領域9が発
生することになることから、本実施形態1のリードフレ
ーム15では、図4および図5に示すように、前記最外
側のリード3aの側面から一定間隔に複数本(4本)の
分岐片10が設けられ、バランス部11を構成するよう
になっている。これら分岐片10は、リード不在領域9
を略埋めるように設けられる。
示すように、先端部分は一段低くなっている。これは、
リード3の先端が半導体チップ4上に貼り付けられる絶
縁テープ5に接続される必要があるが、半導体チップ4
上に延在するリード部分は、半導体チップ4に接触させ
ないためである。
先端部分を一段低くする高さの程度は、パッケージのレ
ジンバランスが良好となるように選択される。
曲する屈曲部分を垂直に折り曲げるよにすればて、一段
低い部分の長さを多くすることができ、パッケージのレ
ジンバランスをとる効果をさらに上げるようになる。
は、リードフレームの搬送や位置決めに使用するガイド
孔が設けられている。
6に示すように、前記リードフレーム15の各リード3
部分が、半導体チップ4の上面に絶縁テープ5を介して
固定される。
3の先端部分が導電性のワイヤ7で接続される。
によって、二点鎖線で示すようにパッケージ2が形成さ
れる。
切断除去するとともに、パッケージ2の外側に突出され
たリード3を成形し、図1および図2に示すような半導
体装置1を製造する。
ジのレジンバランスをとるため、一部のリードに分岐片
10を設けてバランス部11とした構造となっているこ
とから、その製造において、トランスファモールド時に
モールドレジンの流れが均一となり、気泡を含まないパ
ッケージ2が形成されるため、耐湿性の優れた半導体装
置となる。
ジのレジンバランスをとるため、一部のリードに分岐片
10を設けてバランス部11とした構造となっている。
前記分岐片10はパッケージのレジンバランスをとるた
めだけではなく、補強体としても作用するため、レジン
量分布の不均一によるパッケージ2の反りの発生を抑え
ることができ、実装歩留りの高い半導体装置となる。
ッケージ2のレジンバランスをとるバランス部11をリ
ードの一部に分岐片10として形成してあることから、
このリードフレーム15を用いて半導体装置1を製造し
た場合、前述のように半導体装置1のパッケージ2に気
泡を含まずかつパッケージ2に反りのない半導体装置を
製造することができる。したがって、半導体装置の製造
歩留りの向上から、半導体装置の製造コストの低減が達
成できる。
て、パッケージ2内のリード3部分は、半導体チップ4
から外れた位置で一段下方に屈曲させ、パッケージのレ
ジンバランスをとるようにしてもよい。
する分岐片10は、その付け根部分が細く括れさせてお
いてもよい。この場合、リード上部レジンとリード下部
レジンのバランスが良くなり反り量を低減できる。
(実施形態2)であるLOC型半導体装置を示す一部を
切り欠いた平面図である。
す実施形態1の半導体装置1において、最外側のリード
3aをリード不在領域9に繰り返し引き回すことによっ
てバランス部11を形成している。このバランス部11
は、最外側のリード3aの延在面と同一の面であっても
よく、また、半導体チップ4が存在する下面側に部分的
に一段低くするようにしてもよい。バランス部11の存
在によって、半導体装置1のパッケージ2内にボイドが
発生しなくなり、かつまたパッケージ2の反りが発生し
なくなる。
(実施形態3)である半導体装置を示す一部を切り欠い
た平面図、図9は図8のC−C線に沿う断面図である。
ジ2内において、半導体チップ4を支持板であるタブ2
5上に固定するとともに、半導体チップ4の周囲近傍に
リード3の先端を臨ませ、半導体チップ4の電極とリー
ド3の先端部分をワイヤ7で接続した最も一般的な樹脂
封止型半導体装置に本発明を適用したものである。
るタブ吊りリード26の両側面から一定間隔で分岐片1
0をリード不在領域9に突出させてバランス部11とし
たものである。
し、図9に示すように、タブ25がリード3よりも一段
低くなっている。
造に用いるリードフレーム15を示す平面図である。リ
ードフレーム15は、外枠16と内枠17とからなる枠
の中央部分に半導体チップ4よりもわずかに大きいタブ
25が設けられている。このタブ25は、その両端をタ
ブ吊りリード26で支持されている。タブ吊りリード2
6は、内枠17近傍で二股に分岐して内枠17に連結さ
れている。
内枠17に平行に延在し、ダム19を通過して延在する
形状になっている。また、一部のリード3においては、
ダム19を通過し、モールド領域20に入った部分で屈
曲して外枠16に平行に延在し、その先端をタブ25の
縁近傍に臨ませるようになっている。
施形態の場合と同様に、リード不在領域9に分岐片10
を突出させていることから、パッケージのレジンバラン
スが良好となり、パッケージ2内でのボイドの発生を抑
止できるとともに、パッケージ2の反りを防止できる。
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
ージのレジンバランスをとるバランス部をリードに設け
たリードフレームを使用して半導体装置を製造するた
め、パッケージを形成するトランスファモールド時、前
記バランス部の働きによってレジン流れが均一となり、
パッケージ内に気泡が発生しなくなる。この結果、半導
体装置は耐湿性の優れたものとなる。
ージのレジンバランスをとるバランス部をリードに設け
たリードフレームを使用して半導体装置を製造するた
め、パッケージのレジンバランスが良くなるとともに、
前記バランス部は補強体として作用するため、パッケー
ジの反りが発生しなくなる。
ージのレジンバランスをとるバランス部をリードに設け
たリードフレームを使用して半導体装置を製造するた
め、気泡発生やパッケージの反りを防止できるため、半
導体チップの縮小化が達成できる。
C型半導体装置を示す一部を切り欠いた平面図である。
ドフレームの平面図である。
ドフレームの一部を示す斜視図である。
導体チップに絶縁テープを介してリードを固定したリー
ドフレームを示す平面図である。
C型半導体装置を示す一部を切り欠いた平面図である。
体装置を示す一部を切り欠いた平面図である。
ードフレームの平面図である。
最外側のリード、4…半導体チップ、5…絶縁テープ、
6…電極、7…ワイヤ、9…リード不在領域、10…分
岐片、11…バランス部、15…リードフレーム、16
…外枠、17…内枠、19…ダム、20…モールド領
域、25…タブ、26…タブ吊りリード。
Claims (7)
- 【請求項1】 半導体チップと、複数のリードと、前記
リードと前記半導体チップの電極を接続する導電性のワ
イヤと、前記半導体チップおよびリードの一部ならびに
前記ワイヤを覆う樹脂からなるパッケージとを有する半
導体装置であって、前記パッケージ内でありかつ前記半
導体チップが位置しない領域の所定のリード部分にはパ
ッケージのレジンバランスをとるバランス部が設けられ
ていることを特徴とする半導体装置。 - 【請求項2】 前記リードの一部は半導体チップの一面
に絶縁テープを介して接着されていることを特徴とする
請求項1記載の半導体装置。 - 【請求項3】 前記半導体チップはタブ吊りリードに支
持されるタブ上に固定され、前記バランス部は前記タブ
吊りリードおよび/またはリードに設けられていること
を特徴とする請求項1記載の半導体装置。 - 【請求項4】 前記バランス部は前記リードまたはタブ
吊りリードの側面から突出した分岐片となり、前記パッ
ケージの上面側または下面側に屈曲していることを特徴
とする請求項2または請求項3記載の半導体装置。 - 【請求項5】 パターニングされた金属板からなり、半
導体チップに絶縁テープを介して固定されるとともに前
記半導体チップの電極に導電性のワイヤを介して接続さ
れる複数のリードと、前記リードを連結するダムとを有
し、使用時には所定領域がレジンからなるパッケージで
封止されるリードフレームであって、前記一部のリード
には前記パッケージのレジンバランスをとるバランス部
が設けられていることを特徴とするリードフレーム。 - 【請求項6】 パターニングされた金属板からなり、半
導体チップを固定するタブと、前記タブを支持するタブ
吊りリードと、前記半導体チップの周縁に一端を臨ませ
る複数のリードとを有し、使用時には所定領域がレジン
からなるパッケージで封止されるリードフレームであっ
て、前記一部のリードおよび/またはタブ吊りリードに
は前記パッケージのレジンバランスをとるバランス部が
設けられていることを特徴とするリードフレーム。 - 【請求項7】 前記バランス部は分岐片からなり、半導
体チップが位置する領域以外に設けられ、前記リードが
配列された配列面と略同一面に沿うように延在するかま
たは上面側または下面側に屈曲していることを特徴とす
る請求項5または請求項6記載のリードフレーム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26960495A JP3872530B2 (ja) | 1995-10-18 | 1995-10-18 | 半導体装置およびその製造に用いるリードフレーム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26960495A JP3872530B2 (ja) | 1995-10-18 | 1995-10-18 | 半導体装置およびその製造に用いるリードフレーム |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004110875A Division JP4108637B2 (ja) | 2004-04-05 | 2004-04-05 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09116074A true JPH09116074A (ja) | 1997-05-02 |
JP3872530B2 JP3872530B2 (ja) | 2007-01-24 |
Family
ID=17474681
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26960495A Expired - Lifetime JP3872530B2 (ja) | 1995-10-18 | 1995-10-18 | 半導体装置およびその製造に用いるリードフレーム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3872530B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Publication number | Publication date |
---|---|
JP3872530B2 (ja) | 2007-01-24 |
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Date | Code | Title | Description |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031222 |
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A02 | Decision of refusal |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040405 |
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A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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A912 | Removal of reconsideration by examiner before appeal (zenchi) |
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A711 | Notification of change in applicant |
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A521 | Written amendment |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061020 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
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|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121027 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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