JP3843919B2 - 半導体ウェハのめっき方法 - Google Patents
半導体ウェハのめっき方法 Download PDFInfo
- Publication number
- JP3843919B2 JP3843919B2 JP2002262815A JP2002262815A JP3843919B2 JP 3843919 B2 JP3843919 B2 JP 3843919B2 JP 2002262815 A JP2002262815 A JP 2002262815A JP 2002262815 A JP2002262815 A JP 2002262815A JP 3843919 B2 JP3843919 B2 JP 3843919B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- pattern
- plating
- thickness
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electroplating Methods And Accessories (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の属する技術分野】
本発明は、半導体ウェハのめっき方法に係り、より詳しくは、同一ウェハ内において電気的接続に関係する配線パターンとは別に電気的接続に関係しないダミーパターンを設けてめっきすることにより、めっき層厚さに差を設けることを可能にした半導体ウェハのめっき方法に関する。
【0002】
【従来の技術】
同一チップ内で、例えば、大電流を必要とする配線と信号として用いる配線のように、異なる配線容量に対する配線層を形成したい場合に、配線を厚くできれば配線幅を増やさずに大きな電流を流すことができるので、チップ面積の増大を防ぐことが可能である。
【0003】
しかし、従来、半導体ウェハ上への配線の形成は、スパッタ法又は蒸着法で成膜する場合でも、ウェハ全体に金属膜を成膜し、その金属膜上にレジストを形成しパターニングし、それをマスクにしてエッチングすることで配線を形成している。この場合、ウェハ内に形成される金属膜の厚さはウェハ全面で同じ厚さになる。また、予めレジストのパターイングを行ってからスパッタ法又は蒸着法で成膜する場合でも同様な結果となり、ウェハ内で異なる膜厚の配線を形成することは困難であった。
【0004】
【発明が解決しようとする課題】
そこで、本発明は、同一チップ内で配線層厚さに差を設けることを可能にした半導体ウェハの配線層形成方法を提供することを目的とするものである。
【0005】
【課題を解決するための手段】
本発明は、上記目的を達成するために、同一ウェハ内において、半導体チップに形成すべき電気的接続に関係する配線パターンとは別にウェハ内又はチップ内に電気的接続に関係しないダミーパターンを設け、前記配線パターンおよび前記ダミーパターンに同時に電解めっきを行うことにより、電流密度の差を利用して、チップ内で、前記配線パターンに形成するめっき層の厚さに差をつけることを特徴とする半導体ウェハのめっき方法を提供する。
【0006】
本発明者はウェハ上への配線の形成を電解めっきで形成することに着目した。即ち、電解めっきでは、被めっき面積に応じて電界集中に差が生じる性質を利用し、ウェハ上の目的をする配線パターンが形成されていない部分又は、機能上配線を必要としない部分に、ダミーパターン(めっきレジスト開口)を形成すれば、被めっき面積を故意に変化させ、そのダミーパターンの有無の差により、配線厚さに差をつけてめっき層を形成することが可能になる。また、ダミーパターンの面積(幅や長さ)によっても電界集中が制御されるので、配線を任意の厚さに変えることも可能になる。こうして、配線に流れる電流容量によって配線厚さに差を設けることにより、例えば、大電流を必要とする配線と信号として用いる配線の間でも、信号系をまとめてその周りにダミーパターンを形成し、電界集中に差をつけることで信号系の配線層の厚さを薄くして大電流配線の厚さを確保することが可能である。
【0007】
【発明の実施の形態】
はじめに図1を参照して従来の配線層の形成方法を説明する。図1の上図(あ)は半導体ウェハ1を上から見た図である。下図は半導体ウェハの配線形成工程順の模式断面図である。ウェハ1の全面に金属層2をスパッタ法、蒸着法などで形成し(図1(い))、次いでレジスト膜3を形成およびパターニングし(図1(う))、レジストパターン3をマスクとして金属層2をエッチングすることで金属層2のパターニングを行い(図1(え))、その後レジスト3を除去すれば金属層パターン2が得られる。この方法では、配線パターンに係りなく、ウェハの全面(チップ全表面)に同一厚さの金属層2が形成される(図1(い))。
【0008】
これに対して、本発明を実施する態様を図2〜6を参照して説明する。本発明では電界めっきを行うので、図2を参照すると、めっきパターンはウェハ11全面にめっき下地層(例えば、Cu/Cr又はCu/Ti)12を形成後その上にレジスト膜13を形成し、レジスト膜13に開口部14を形成することにより、その開口部14が例えばCu,Ni,Auで選択的にめっきされる領域になる性質を利用して、配線パターンおよびダミーパターンを形成する。開口部14に選択めっきを行った後、レジスト膜13を除去してめっきパターン15を得る。図3〜6における配線パターンおよびダミーパターンはこのようなレジスト膜の開口部、又はそれを利用して形成した金属めっき層である。
【0009】
図3を参照すると、半導体ウェハ内には多数のチップ21とその間を分割するスクライブライン22が存在し、チップ21内に配線パターン23が形成されるとともに、スクライブライン22内にはダミーパターン24が形成されている。通常のチップ21内における配線パターン23だけの場合と比べて、スクライブライン22内にはダミーパターン24が形成されているために、配線パターン23付近におけるめっきの面積および密度が増加してめっき電界集中が緩和(もしくは低下)するために、配線パターン23に形成されるめっき層の厚さT1が、ダミーパターン24が形成されていない場合T2(図4)と比べて薄くなる。
【0010】
図3では、ダミーパターンをスクライブラインに形成したが、図5のように、ダミーパターン26はチップ内であっても配線パターン23に影響のない領域に形成してもよい。結果として、配線パターン23に対するめっき電界集中が緩和(もしくは低下)して、めっき層の厚さT3が薄くなる。このチップ内に形成したダミーパターンの金属めっき層26は配線パターン23に影響がないものであるからそのまま残してチップ(LSI)を形成してもよいし、必要ならダミーパターンの金属めっき層26だけを後から選択的に除去してもよい。
【0011】
さらに、図6を参照すると、半導体ウェハの1つのチップ31内において、大電流を流すべき配線パターン32と、信号系の配線パターン33とが存在する場合、一般的に大電流系配線32は幅広パターンであるのに対して信号系配線パターンは細線パターンであることにより電流容量を異ならせている。本発明ではさらに、信号系配線33近くにダミーパターン34を形成して信号系配線領域を密パターンにするとともに、必要に応じて大電流系配線32を信号系配線から距離Lを遠ざけることにより粗パターンとして形成し、電界めっきを行う。この場合、電界集中に差が生じ、粗パターンの領域では電流密度が高くなり、密パターン領域では電流密度が低くなることで、大電流系配線32のめっき層は厚く、信号系配線33のめっき層は薄く形成することが可能である。大電流系配線32のめっき層を厚く形成することで、容易に大電流配線の厚さが確保されるので、配線密度を高めることが可能である。
【0012】
電界めっき方法そのものは公知の方法でよく、銅めっき、ニッケルめっき、金めっきなどいずれにも適用可能である。
【0013】
【発明の効果】
本発明によれば、本発明者はウェハ上への配線の形成を電解めっきで形成し、かつウェハ上の目的をする配線パターンが形成されていない部分又は機能上配線を必要としない部分にダミーパターンを形成して、被めっき面積を故意に変化させ、そのダミーパターンの有無の差により配線厚さに差をつけてめっき層を形成することで、同一ウェハ内においてチップ内で、配線の厚さに差をつける配線形成方法が提供される。例えば、大電流を必要とする配線と信号として用いる配線の間でも、信号系をまとめてその周りにダミーパターンを形成し、電界集中に差をつけることで信号系の配線層の厚さを薄くして大電流配線の厚さを確保することが可能である。
【図面の簡単な説明】
【図1】従来の配線形成方法を示す。
【図2】めっきによる配線形成方法を示す。
【図3】本発明によるダミーパターンを利用しためっき厚さに差を設けるめっき方法を説明する図である。
【図4】図3と対照して、本発明によるダミーパターンを利用しためっき厚さに差を設けるめっき方法を説明する図である。
【図5】本発明によるダミーパターンを利用しためっき厚さに差を設ける別のめっき方法を説明する図である。
【図6】本発明によるダミーパターンを利用した大電流系配線と信号系配線にめっき厚さに差を設けるめっき方法を説明する図である。
【符号の説明】
1…半導体ウェハ
2…金属層
3…レジスト層
11…半導体ウェハ
12…下地層
13…レジスト層
15…めっき層
21…半導体チップ
22…スクライブライン
23…配線パターン
24…ダミーパターン
31…半導体チップ
32…大電流系配線
33…信号系配線
34…ダミーパターン
Claims (1)
- 同一ウェハ内において、半導体チップに形成すべき電気的接続に関係する配線パターンとは別にウェハ内又はチップ内に電気的接続に関係しないダミーパターンを設け、前記配線パターンおよび前記ダミーパターンに同時に電解めっきを行うことにより、電流密度の差を利用して、チップ内で、前記配線パターンに形成するめっき層の厚さに差をつけることを特徴とする半導体ウェハのめっき方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002262815A JP3843919B2 (ja) | 2002-09-09 | 2002-09-09 | 半導体ウェハのめっき方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002262815A JP3843919B2 (ja) | 2002-09-09 | 2002-09-09 | 半導体ウェハのめっき方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004103784A JP2004103784A (ja) | 2004-04-02 |
JP3843919B2 true JP3843919B2 (ja) | 2006-11-08 |
Family
ID=32262757
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002262815A Expired - Fee Related JP3843919B2 (ja) | 2002-09-09 | 2002-09-09 | 半導体ウェハのめっき方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3843919B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007220870A (ja) * | 2006-02-16 | 2007-08-30 | Casio Comput Co Ltd | 半導体基板および半導体素子の製造方法 |
JP5705610B2 (ja) * | 2010-08-05 | 2015-04-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
WO2023058497A1 (ja) * | 2021-10-06 | 2023-04-13 | 株式会社村田製作所 | 電子部品 |
-
2002
- 2002-09-09 JP JP2002262815A patent/JP3843919B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004103784A (ja) | 2004-04-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7929252B1 (en) | Multi-layer ground plane structures for integrated lead suspensions | |
JPS5837992B2 (ja) | 半導体装置の製造方法 | |
US20100065964A1 (en) | Copper-topped interconnect structure that has thin and thick copper traces and method of forming the copper-topped interconnect structure | |
JP3843919B2 (ja) | 半導体ウェハのめっき方法 | |
JPH07307385A (ja) | 半導体素子の多層金属配線の形成方法 | |
JP3703455B2 (ja) | 二層バンプの形成方法 | |
US8604353B2 (en) | Package substrate and die spacer layers having a ceramic backbone | |
JP2797473B2 (ja) | 半導体装置の配線構造 | |
JPH0442841B2 (ja) | ||
JP4062022B2 (ja) | 微細配線形成方法 | |
JPH03104230A (ja) | 半導体装置の製造方法 | |
JP4913082B2 (ja) | 三次元構造体の製造方法および三次元構造体 | |
JPH04170031A (ja) | 金属配線の形成方法 | |
JPH07183377A (ja) | 半導体装置 | |
KR100835422B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
JP3792068B2 (ja) | プリント配線板の製造方法 | |
JPS63117446A (ja) | 半導体装置の製造方法 | |
JPS62136857A (ja) | 半導体装置の製造方法 | |
JP2005072253A (ja) | 半導体装置及び半導体装置の製造方法 | |
US20190174631A1 (en) | Miniaturized circuit and method of making the same | |
JP2001127062A (ja) | 配線の形成方法 | |
JP2000242911A (ja) | 複合型薄膜磁気ヘッドの製造方法 | |
JPS60210871A (ja) | 半導体装置およびその製造方法 | |
JPH0334545A (ja) | 半導体装置の製造方法 | |
JPH04350940A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041025 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060511 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060516 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060630 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060725 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060807 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |