JP3843388B2 - プロセス制御装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、原子力・火力発電、化学プラントなどの高信頼性を要求される制御装置のプロセス入出力装置に関する。
【０００２】
【従来の技術】
従来、高信頼性を要求される制御装置のプロセス入出力装置では、日立評論Vol68-6 P18図5に示すように、プロセス制御用演算装置とプロセス入出力装置を組にして多重化構成としたり、プロセス入出力装置を複数のプロセス制御用演算装置で共用する構成としていた。
【０００３】
また、特開平08-044647号公報に示すように、複数のプロセス制御装置と複数のプロセス入出力装置を共通の通信回路で接続し、各々が必要に応じてアクセスする構成のものもある。
【０００４】
なお、本発明が対象とする多重化構成は、３重化以上の構成を意味する。これは、多数決回路を用いるには、すくなくとも３重化された構成が必要なためである。
【０００５】
【発明が解決しようとする課題】
上記従来技術のプロセス制御用演算装置とプロセス入出力装置を組にして多重化する方式では、プロセス規模が大きくなると装置の大型化と複雑化・コスト増をまねく。
【０００６】
また、プロセス入出力装置を複数のプロセス制御用演算装置で共用する構成では、プロセス制御用演算装置が増加するとプロセス入出力装置に対する入出力動作が増加し、プロセス入出力装置の高性能化が必要となり、コスト増と複雑化・信頼性の低下をまねいた。
【０００７】
さらに、特開平08-044647号公報の技術では、共通の通信回路を介して複数のプロセス制御装置と複数のプロセス入出力装置を接続するために、プロセス入出力装置の通信回路部の故障時には、複数の制御用演算装置が共にアクセスできない。また、通信回路に冗長化した装置が接続するため、この共通部の故障によっては共に異常が波及し、制御不能あるいはプロセス入出力不可能になる可能性がないとは言えない。
【０００８】
また、通常の冗長系構成では、実行系の入力信号に追従していない待機系は、実行系がダウンしたとき、制御の引継が出来ないので制御系から除外される。複数の待機系が存在する場合には、実行系の故障により待機系側での追従が不能になると、一度に全待機系が除外となり冗長構成が崩壊し、シングル運転となってしまう。
【０００９】
さらにこの場合は故障個所の修復のために、運転を継続する実行系を停止せざるを得ず、結局シングル運転系の停止が必要となり、このためプラントの運転を一時停止せざるを得なくなる場合がある。
【００１０】
本発明の課題は、多重化制御装置において、コストと設置スペースを削減するとともに信頼性を維持するにある。
【００１１】
【課題を解決するための手段】
上記の課題に対して本発明では、複数のプロセス制御用演算装置でプロセス入出力装置を共用とし、プロセス入出力装置を、多重化されたプロセス制御用演算装置それぞれに対応して個別に設けられた演算装置アクセス制御部を含んで構成した。そして、いづれか１台のプロセス制御用演算装置の演算装置アクセス制御部に対する指示によってプロセス入出力装置への実出力を実施するようにした。また、前記プロセス入出力装置は、前記複数の演算装置アクセス制御部相互間の通信を可能にする相互連絡手段を有して構成され、前記複数の演算装置アクセス制御部は対応するプロセス制御用演算装置との間の信号入出力を制御する。前記多重化されたプロセス制御用演算装置は前記演算装置アクセス制御部に対して互いに独立に出力動作を行うとともに、前記多重化されたプロセス制御用演算装置のなかの一つのプロセス制御用演算装置から対応する演算装置アクセス制御部への指示によってプロセス入出力装置からの実出力が行われるように構成されている
また、予めプロセス制御用演算装置から指定された、いづれか１台のプロセス制御用演算装置の演算装置アクセス制御部によってプロセス入出力装置からの実入力を実施するようにした。
【００１２】
演算装置アクセス制御部またはプロセス制御用演算装置において、演算装置アクセス制御部間の相互連絡手段により実入力を実施している演算装置アクセス制御部から他の演算装置アクセス制御部へ伝達しているプロセス入力信号の伝達更新を監視しするようにした。複数の待機系が存在する場合に実行系の故障により全待機系側での追従が不能になると、一度に全待機系が除外されて冗長構成が崩壊し、シングル運転となってしまうことのないように、プロセス入出力装置の演算装置アクセス制御部に、プロセス制御用演算装置からのアクセスの有無を検出する機構（監視対応手段）を設けた。すなわち、演算装置アクセス制御部間の相互連絡手段を通じて実出力を実施している１台の演算装置アクセス制御部へのプロセス制御用演算装置アクセスの継続を該演算装置アクセス制御部から他演算装置アクセス制御部へ通知し、通知された他の演算装置アクセス制御部では、この通知を自己へ接続するプロセス制御用演算装置に通知し、通知されたプロセス制御用演算装置ではこれを自己の接続する演算装置アクセス制御部へ戻し、該演算装置アクセス制御部ではこれを通知元の演算装置アクセス制御部に折り返し、通知元の演算装置アクセス制御部においては折り返して来たこの通知が、自己へ接続するプロセス制御用演算装置からのアクセスの有を通知したものであることを確認するようにした。
【００１３】
また、多重化されたプロセス制御用演算装置のうちの実行系プロセス制御用演算装置は、自己が健全に演算していることを示す信号を、当該プロセス制御用演算装置に対応する演算装置アクセス制御部に通知し、この演算装置アクセス制御部から演算装置アクセス制御部間の相互連絡手段を通じて他の演算装置アクセス制御部へ通知し、通知された他の演算装置アクセス制御部では、この通知を自己へ入出力（対応）するプロセス制御用演算装置に通知し、通知されたプロセス制御用演算装置ではこれを自己に対応する演算装置アクセス制御部へ戻し、戻された演算装置アクセス制御部ではこれを通知元の演算装置アクセス制御部に折り返すようにした。
【００１４】
また、演算装置アクセス制御部にプロセス出力信号の多数決決定回路、中間値選択回路、平均値計算回路を内蔵させ、演算装置アクセス制御部間の相互連絡手段を通じて接続する演算装置アクセス制御部同士で、それぞれが接続するプロセス制御用演算装置からのプロセス出力信号を相互に通知しあうようにした。
【００１５】
共用するプロセス入出力装置に、プロセス制御用演算装置毎に個別に演算装置アクセス制御部を設置し、いづれか１台のプロセス制御用演算装置の演算装置アクセス制御部に対する指示によってプロセス入出力装置からの実出力を実施するようにしたので、各々のプロセス制御用演算装置が演算装置アクセス制御部に対して出力動作を独立して実行できる。また、プロセス入出力装置からの実出力は、プロセス制御用演算装置から指定された１台の演算装置アクセス制御部を経由して行われるので、複数のプロセス出力信号が同時に出力されることはない。
【００１６】
複数の演算装置アクセス制御部間に相互連絡手段を設け、実入力を実施している演算装置アクセス制御部では自己の入力したプロセス入出力装置の信号を、これを経由して他の演算装置アクセス制御部に伝達するようにしたので、各演算装置アクセス制御部に接続するプロセス制御用演算装置はそれぞれ接続された演算装置アクセス制御部よりプロセス入力信号をそれぞれ独立して入力することができる。
【００１７】
演算装置アクセス制御部で演算装置アクセス制御部間の相互連絡手段により実入力を実施している演算装置アクセス制御部から伝達しているプロセス入力信号の伝達更新を監視するか、または、プロセス制御用演算装置において、演算装置アクセス制御部間の相互連絡手段により実入力を実施している演算装置アクセス制御部から伝達しているプロセス入力信号の自己の接続する演算装置アクセス制御部への伝達更新を監視するようにしたので、実行系の演算装置アクセス制御部からの信号伝達が停止した場合には、実行系におけるプロセス制御演算装置・演算装置アクセス制御部の故障発生と判断し、すみやかに制御動作・プロセス入出力動作の健全系での引継ができる。
【００１８】
演算装置アクセス制御部は、実出力を実施している１台の演算装置アクセス制御部へのプロセス制御用演算装置アクセスの継続を、演算装置アクセス制御部間の相互連絡手段を通じて該演算装置アクセス制御部から他演算装置アクセス制御部へ通知し、通知された他の演算装置アクセス制御部では、この通知を自己へ接続するプロセス制御用演算装置に通知し、通知されたプロセス制御用演算装置ではこれを自己の接続する演算装置アクセス制御部へ戻し、該演算装置アクセス制御部ではこれを通知元の演算装置アクセス制御部に折り返しするようにしたので、実出力を実施している演算装置アクセス制御部においては、他の演算装置アクセス制御部と自己とこれの間の相互連絡手段と、これに接続するプロセス制御用演算装置を経由して、自己の通知した情報を折り返し入力することができる。
【００１９】
このため、通知元の演算装置アクセス制御部においては折り返しして来た、この通知が、自己へ接続するプロセス制御用演算装置からのアクセスの有を通知したものであることを確認することができ、この各通過経路の動作健全性の確認が可能となる。
【００２０】
また、実行系プロセス制御用演算装置は自己が健全に演算していることを示す信号を、当該プロセス制御用演算装置に対応する演算装置アクセス制御部に通知し、これを演算装置アクセス制御部間の相互連絡手段を通じて該演算装置アクセス制御部から他演算装置アクセス制御部へ通知し、通知された他の他演算装置アクセス制御部では、この通知を自己へ入出力（対応）するプロセス制御用演算装置に通知し、通知されたプロセス制御用演算装置ではこれを自己の入出力する他演算装置アクセス制御部へ戻し、他演算装置アクセス制御部ではこれを通知元の演算装置アクセス制御部に折り返すようにしたので、通知元の実行系プロセス制御用演算装置においては、自己の接続する演算装置アクセス制御部と他の演算装置アクセス制御部とこれの間の相互連絡手段と、これに接続するプロセス制御用演算装置を経由して、自己の通知した情報を折り返し入手することができる。このため、通知元の実行系プロセス制御用演算装置では、自己の健全を示すことを通知したものであることを確認することができ、この各通過径路の動作健全性の確認がなされる。プロセス制御用演算装置は、第１のプロセス制御用演算装置、第２のプロセス制御用演算装置、及び第３のプロセス制御用演算装置からなり、前記演算装置アクセス制御部は、第１のプロセス制御用演算装置、第２のプロセス制御用演算装置、及び第３のプロセス制御用演算装置にそれぞれ対応する第１の演算装置アクセス制御部、第２の演算装置アクセス制御部、及び第３の演算装置アクセス制御部からなり、前記第１のプロセス制御用演算装置は、前記第１の演算装置アクセス制御部及び前記第２の演算装置アクセス制御部を介して前記第２のプロセス制御用演算装置に信号を送り、前記第２のプロセス制御用演算装置からの返信を、前記第２の演算装置アクセス制御部及び前記第１の演算装置アクセス制御部を介して受け取るとともに、前記第１の演算装置アクセス制御部及び前記第３の演算装置アクセス制御部を介して前記第３のプロセス制御用演算装置に前記第２のプロセス制御用演算装置に送ったと同じ信号を送り、前記第３のプロセス制御用演算装置からの返信を、前記第３の演算装置アクセス制御部及び前記第１の演算装置アクセス制御部を介して受け取り、かつ、前記第２、第３のプロセス制御用演算装置に送った信号、前記受け取った第２のプロセス制御用演算装置から返信された信号、及び前記受け取った第３のプロセス制御用演算装置から返信された信号を比較することで異常診断を行い、前記異常診断により自己の異常を判断したときは、自己の機能を異常対応させるよう構成されている。
【００２１】
これにより、演算装置アクセス制御部において入出力の実行系からのプロセス信号の伝達更新がなされないようになった時に、複数の各通過経路の動作健全性確認結果の総合によって、全ての確認結果が更新停止の場合は実行系のプロセス制御用演算装置または演算装置アクセス制御部の故障の可能性ありと判断でき、一部の各通過経路の動作健全性確認結果が故障の場合には該当通過経路の演算装置アクセス制御部とこれに接続するプロセス制御用演算装置または相互連絡手段の故障であると判断できるから、故障部位の特定が可能である。
【００２２】
各演算装置アクセス制御部にプロセス出力信号の多数決決定回路、中間値選択回路、平均値計算回路を内蔵させ、演算装置アクセス制御部間の相互連絡手段を通じて接続する演算装置アクセス制御部同士で、それぞれが接続するプロセス制御用演算装置からのプロセス出力信号を相互に通知しあうようにしたので、各演算装置アクセス制御部は各プロセス制御用演算装置の出力信号が揃い、プロセス出力信号の多数決決定、中間値選択、平均値計算を実施でき、より信頼性の高い信号をプラントに出力できる。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の第１の実施の形態を説明する。図１に本実施の形態の構成を示す。図示の実施の形態は、相互に通信回路５で接続された同一構成の３台のプロセス制御用コントローラ１，２，３と、プロセス制御用コントローラ１，２，３それぞれに接続されたプロセス接点１５，２５，３５と、プロセス制御用コントローラ１，２，３に入力側を接続された多数決回路８と、プロセス制御用コントローラ１，２，３に接続された共用プロセス入出力装置４と、共用プロセス入出力装置４に接続された監視用接点５１、ランプ５２、設定器５３、及び指示計５４と、を含んで構成されている。
【００２４】
３台のプロセス制御用コントローラ１，２，３は、３重系を構成し、それぞれ、ＣＰＵ１１，２１，３１とインターフェイス（Ｉ／Ｆ）１４，２４，３４とそれぞれが独立にもつ個別プロセス入出力装置ＤＩ１２，ＤＯ１３，ＤＩ２２，ＤＯ２３，ＤＩ３２，ＤＯ３３を含んで構成されている。
【００２５】
また、共用プロセス入出力装置４は、入力装置ＤＩ４１，ＡＩ４３、出力装置ＤＯ４２，ＡＯ４４、及び同一構成の３台のユニットドライバ４５，４６，４７を含んで構成されている。そして、ＤＩ４１が前記監視用接点５１に、ＤＯ４２が前記ランプ５２に、ＡＩ４３が前記設定器５３に、ＡＯ４４が前記指示計５４に、それぞれ接続され、ユニットドライバ４５，４６，４７はそれぞれ前記プロセス制御用コントローラ１，２，３のＩ／Ｆ１４，２４，３４に通信回路６を介して接続されている。すなわち、ユニットドライバ４５，４６，４７は、各プロセス制御用コントローラに対応する演算装置アクセス制御部として動作する。ユニットドライバ４５，４６，４７はまたそれぞれ互いに相互連絡手段をなす通信回路７で接続され、相互に信号の授受が可能になっているとともに、入力装置ＤＩ４１，ＡＩ４３、出力装置ＤＯ４２，ＡＯ４４に接続されている。
【００２６】
前記個別プロセス入出力装置ＤＩ１２，ＤＯ１３，ＤＩ２２，ＤＯ２３，ＤＩ３２，ＤＯ３３は、制御用信号等のプロセスの重要な信号入出力に使用しているもので、各プロセス制御用コントローラのＣＰＵ１１，２１，３１にそれぞれ属している。入力装置である前記ＤＩ１２，ＤＩ２２，ＤＩ３２がプロセス接点１５，２５，３５に接続されてプロセス接点１５，２５，３５からの入力を受信し、また出力装置であるＤＯ１３，ＤＯ２３，ＤＯ３３はは外部の多数決（ここでは２out of ３）回路８に接続されている。プロセス接点１５，２５，３５は同じ信号を出力する接点（３重化接点）であり、プロセス制御用コントローラ１，２，３の個別プロセス入出力装置ＤＩ１２，ＤＯ１３，ＤＩ２２，ＤＯ２３，ＤＩ３２，ＤＯのいづれかが故障した時にも他のプロセス制御用コントローラ１，２，３の個別プロセス入出力装置の生存しているもので制御が継続できるように冗長化（３重化）されている。
【００２７】
一方、監視用接点５１、設定器５３からの入力や指示計５４やランプ５２への出力については、これが故障してもプラントの運転に支障が生じる訳ではないので、プロセス制御用コントローラ１，２，３は、それらに接続する入力装置ＤＩ４１，ＡＩ４３、出力装置ＤＯ４２，ＡＯ４４を共用し、外部の多数決回路の制限、設置スペースの縮減やコストの低減を図っている。
【００２８】
図２に、プロセス制御用コントローラ１，２，３への共用プロセス入出力装置４からのプロセス信号入力のルートを示す。共用プロセス入出力装置４への信号入出力に際しては、プロセス制御用コントローラ１、２、３のうちのいずれかが実行系となって実際の入出力を行い、残りが非実行系となって待機するが、図２では、プロセス制御用コントローラ１（ＣＰＵ１１）がプロセス入出力動作の実行系の場合の例を示している。
【００２９】
ユニットドライバ４５は、ＰＩＯカードインターフェイス回路４５０と、ＰＩＯカードインターフェイス回路４５０にスイッチ４５２を介して接続されたプロセス入力データ格納部４５３と、プロセス入力データ格納部４５３に接続されて入力データをインターフェイス１４へ送信する送信部４５１と、プロセス入力データ格納部４５３に接続されて入力データをスイッチ４５４を介してユニットドライバ４６，４７に送信する送信部４５７と、スイッチ４５４の非実行系端とプロセス入力データ格納部４５３の間に介装されてスイッチ４５４を介して受信したプロセス入力信号をプロセス入力データ格納部４５３に伝送する受信部４５６と、を含んで構成されている。スイッチ４５２，４５４は実行系１１１と非実行系の処理きりかえ実施スイッチである。
【００３０】
ユニットドライバ４６，４７も、ユニットドライバ４５と同様に構成されているので、説明は省略する。なお、図２では、プロセス入力信号の入力にかかわる構成のみを示してある。
【００３１】
ユニットドライバ４５はＣＰＵ１１が実行系１１１の時に、ＣＰＵ１１の入力指令によって、共用プロセス入力装置のＤＩ４１，ＡＩ４３からの入力信号をバス４５９経由でユニットドライバ４５のＰＩＯカードインターフェイス回路４５０、スイッチ４５２を経由してプロセス入力データ格納部４５３に取りこむ。取込まれた信号は、送信部４５１を経由してインターフェイス１４へ送られるとともに、送信部４５７、スイッチ４５４を経由して他系プロセス制御用コントローラ２，３に接続するユニットドライバ４６，４７に送られる。
【００３２】
非実行系のユニットドライバ４６，４７では、スイッチ４６２，４７２が開かれ、スイッチ４６４，４７４が非実行側であるので、バス４５９に流れるＤＩ４１，ＡＩ４３からの入力信号は、ユニットドライバ４６，４７のＰＩＯカードインターフェイス回路４６０，４７０を経由してプロセス入力データ格納部４６３、４７３に取りこまれるのではなく、実行系のユニットドライバ４５からスイッチ４５４を経由して送信される信号（プロセス入力データ）をそれぞれスイッチ４６４と受信部４６６，スイッチ４７４と受信部４７６を経由して受信し、プロセス入力データ格納部４６３、４７３に格納する。格納したプロセス入力データがそれぞれ送信部４６１、４７１を経由してインターフェイス２４、３４へ送られる。
【００３３】
これにより、各プロセス制御用コントローラ１，２，３では自己の実行系／非実行系によらず、同一処理でプロセス入力信号の入力ができる。
【００３４】
本実施の形態においては、非実行系のＣＰＵ２１，ユニットドライバ４６，ＣＰＵ３１，ユニットドライバ４７が、例えば非実行系ユニットドライバ４６，４７の故障等によって実行系のＣＰＵ１１，ユニットドライバ４５からのプロセス入力信号のコピーが実行されなくなった場合にはこの系を除外するように構成した。
【００３５】
しかし、実行系のユニットドライバ４５の送信部４５７の故障等によってこれが実行できなくなった場合には、非実行系が２台共除外されてしまう。また、故障部位の交換保守の時には実行系ユニットドライバ４５を停止することとなり、結果として全系停止状態になってしまう場合があり得るので、図５に示すような健全性監視機構を合わせもたせている。
【００３６】
図３に、各プロセス制御用コントローラ１，２，３から共用プロセス入出力装置４へのプロセス信号出力のルートを示す。
【００３７】
ユニットドライバ４５は、前記ＰＩＯカードインターフェイス回路４５０にスイッチ４５Ａを介して接続されたプロセス出力データ格納部４５Ｂと、プロセス出力データ格納部４５Ｂにスイッチ４５Ｃを介して接続された受信部４５８を含んで構成され、受信部４５８がインターフェイス１４を介してＣＰＵ１１に接続されている。図３では、プロセス出力信号の出力にかかわる構成のみが示されている。ユニットドライバ４６，４７も同様の構成を有しており、説明は省略する。
【００３８】
図２と同様に、ＣＰＵ１１がプロセス入出力動作について実行系１１１であり、スイッチ４５Ａ，４５Ｃが閉の時の動作を示す。実行系のＣＰＵ１１のプロセス出力信号は、インターフェイス１４、ユニットドライバ４５の受信部４５８、スイッチ４５Ｃを経てプロセス出力データ格納部４５Ｂに格納される。プロセス出力データ格納部４５Ｂに格納されたプロセス出力信号は、スイッチ４５Ａ、ユニットドライバ４５のＰＩＯカードインターフェイス回路４５０を介してバス４５９に出力され、共用プロセス出力装置のＤＯ４２，ＡＯ４４に書きこまれる。
【００３９】
非実行系のＣＰＵ２１，３１では、プロセス入力信号に基づいて実行系のＣＰＵ１１と同様の制御演算が行われ、同様のプロセス出力信号が、それぞれインターフェイス２４，受信部４５８、インターフェイス３４，受信部４６８を介してユニットドライバ４６，４７に送られる。ユニットドライバ４６，４７では、スイッチ４６Ｃ，４６Ａ，４７Ｃ，４７Ａが非実行系側（開）となり、プロセス出力信号をＣＰＵ２１，３１から受信しても、バス４５９経由でＤＯ４２，ＡＯ４４への書きこみ動作が実施されない。
【００４０】
これにより、プロセス制御用コントローラ１，２，３では、自己の実行系／非実行系によらず同一処理で出力動作をしても、実際には実行系のプロセス出力信号がプロセス出力される。
【００４１】
図４に、ＣＰＵ１１が実行系１１１の時の、実行系の正常を折り返し確認する動作を示す。
【００４２】
ＣＰＵ１１には、プロセス入力指令時に更新される実行カウンタ１１６と、ＣＰＵ１１が生きている間信号（ＲＵＮ信号１１０）を非実行系ユニットドライバ４６，４７へ出力する手段と、ＣＰＵ２１から折り返されてきた信号７２が前回折り返されてきた信号７２に対して更新されているかどうかを監視し、更新されていないときに信号出力するカウンタ１１２と、ＣＰＵ３１から折り返されてきた信号７３が前回折り返されてきた信号７３に対して更新されているかどうかを監視し、更新されていないときに信号出力するカウンタ１１８と、前記カウンタ１１２の出力を一方の入力とし、ＣＰＵ２１から出力されるＣＰＵ２１のＲＵＮ信号２１０を他方の入力とするＡＮＤ回路１１３と、前記カウンタ１１８の出力を一方の入力とし、ＣＰＵ３１から出力されるＣＰＵ３１のＲＵＮ信号３１０を他方の入力とするＡＮＤ回路１１７と、ＡＮＤ回路１１３の出力を一方の入力とし、ＡＮＤ回路１１７の出力を他方の入力とするＡＮＤ回路１１４とが設けられている。
【００４３】
ＣＰＵ２１，３１には、それぞれが生きている間ＲＵＮ信号２１０、３１０をＣＰＵ１１に出力する手段と、ユニットドライバ４６，４７を介して入力された信号７１が前回入力されてきた信号７１に対して更新されているかどうかを監視し、更新されていないときにその旨の信号（Ｎ信号）を出力し、更新されているときにその旨の信号（Ｙ信号）を出力するカウンタ２１７、３１７と、カウンタ２１７のＮ信号出力側に接続されたタイマ手段２１６，３１６と、タイマ手段２１６，３１６の出力を一方の入力とするオア回路と、該オア回路の出力を入力とし、前記Ｙ信号を消去信号とするＷＯ回路と、該ＷＯ回路の出力を一方の入力とし、ＣＰＵ１１の前記ＲＵＮ信号１１０を他方の入力とするＡＮＤ回路２１９，３１９と、を含んで構成されている。なお、ＷＯ回路の出力は、ＡＮＤ回路２１９，３１９の他方の入力ともなっている。
【００４４】
上記説明では、ＣＰＵ１１が実行系の時に動作する構成について述べたが、ＣＰＵ１１が備えた構成はＣＰＵ２１，３１も同様に備えており、ＣＰＵ２１、３１が備えた構成はＣＰＵ１１も同様に備えている。上記ＲＵＮ信号を出力する手段１１０，２１０，３１０、カウンタ１１２、１１６、１１８、２１７、３１７、ＡＮＤ回路１１３，１１４、１１７、２１９，３１９、ＯＲ回路、タイマ手段２１６、３１６を含んで異常時に対応する監視対応手段が構成されている。
【００４５】
次にその動作を説明する。ＣＰＵ１１が実行系１１１の時は、プロセス入力指令時に実行カウンタ１１６を更新し、更新したカウント（実行カウンタ）をユニットドライバ４５へ通知する。ユニットドライバ４５では、これを非実行系ユニットドライバ４６，４７へ送信部４５７から信号７１として送信し、非実行系ユニットドライバ４６，４７では、これをそれぞれ受信部４６６，４７６で受信し、自己の接続するプロセス制御用コントローラ２，３のＣＰＵ２１，３１に通知する。
【００４６】
プロセス制御用コントローラ２，３のＣＰＵ２１，３１では、通知された信号７１を自己のプロセス入力動作時に自己の接続するユニットドライバ４６，４７に折り返し通知し、ユニットドライバ４６，４７はこれを実行系のユニットドライバ４５へ送信部４６７，４７７からそれぞれ信号７２、７３として送信する。ユニットドライバ４５は各非実行系ユニットドライバ４６，４７から通知されてきた実行カウンタ（信号７２、７３）を実行系ＣＰＵ１１に通知する。
【００４７】
実行系ＣＰＵ１１では非実行系ユニットドライバ４６，４７から折り返してきた信号７２，７３の実行カウンタを前回折り返されてきた信号７２，７３の実行カウンタと比較して更新されているかどうかを監視し、更新されていない場合にＡＮＤ回路１１３、１１７の一方の入力にそれぞれ信号（Ｎ信号）を出力する。ＡＮＤ回路１１３、１１７の他方の入力には、非実行系ＣＰＵ２１，３１が生きているかどうかを示すＲＵＮ信号２１０，３１０が入力される。ＡＮＤ回路１１３、１１７の４つの入力にすべて信号入力があるなら、ＡＮＤ回路１１４の出力ありとなり、自系の送信部の問題により自系のカウンタ更新１１６が全ての非実行系に通知されない故障と判定され、自系ユニットドライバ停止するようにした。
【００４８】
また、非実行系のＣＰＵ２１，３１では、受信した信号（実行カウンタ）７１が前回までの信号７１内容から更新されているかどうかをカウンタ２１７，３１７で監視し、更新されていない場合にはカウンタ２１７，３１７からＮ信号を出力する。このＮ信号をタイマ手段２１６，３１６を経由させ、一定時間経過してＮ信号が継続している場合は、ＷＯ回路を経由してＡＮＤ回路２１９，３１９の一方の入力に伝達する。ＡＮＤ回路２１９，３１９の他方の入力には実行系ＣＰＵ１１のＲＵＮ１１０が入力され、ＡＮＤ回路２１９，３１９から出力信号がある場合、それぞれ自系のユニッとドライバを停止するなどの必要な処理をする。
【００４９】
これによって、通知された実行カウンタの更新がなされていない場合は経由途中で故障があることが判り、これが全部の非実行系からの通知の更新確認結果であれば、複数の非実行系の多重故障より実行系の内部故障の可能性が高いので、これの検出が、非実行系において実行系から入力したプロセス入力データで制御を継続しても問題ない程度にプロセスの変化に比べ十分に早い場合には、実行系側を除外し非実行系を実行系に引継することで制御系の冗長運転継続を図れるようにした。異常が検出された場合の実行系から非実行系への引継ぎの方法については、従来種々の方法が知られているので、それらのうちの適当な方法を選定すればよい。
【００５０】
なお、図４に示す実施の形態においては、カウンタやアンド回路、オア回路、ＷＯ回路などをＣＰＵに設けたが、これらをユニットドライバに設けてもよい。
【００５１】
本実施の形態によれば、多重化されたプロセス制御用演算装置が共用するプロセス入出力装置を設け、この共用プロセス入出力装置に、各プロセス制御用演算装置に対応して個別に信号入出力を制御する演算装置アクセス制御部を備えたので、各々のプロセス制御用演算装置が同じプロセス入力信号を同時に取込むとともにそれぞれ独立して制御演算及び入出力動作を実行できるので、プロセス制御用演算装置で実行する制御演算の独立性が高く信頼性の向上が図れる。
【００５２】
また、共用プロセス入出力装置とすることにより部品点数が低減され、装置のコストだけでなく、必要なスペースが低減されるとともに故障の確率も少なくなるので、信頼性も向上する。
【００５３】
さらに、異常発生の場合、実行系の故障か、それ以外の故障か、故障個所の部位特定が可能となり、実行系の故障により、複数の待機系が一斉に実行系に追従できない状態になったことを判定できるので、この場合には実行系側がすみやかに実行権を放棄する等の処置が可能になり、待機系の除外を防止でき、故障の補修時にも冗長構成の維持が図れると共に、プラントの運転の継続が可能となる。
【００５４】
図５に本発明の第２の実施の形態を示す。前記図３に示す実施の形態においては、実行系のＣＰＵ１１で演算されたプロセス出力信号が、バス４５９経由でそのまま共用プロセス入出力装置４のＤＯ４２，ＡＯ４４への書きこまれるが、本実施の形態においては、非実行系のＣＰＵ２１，３１の演算結果がプロセス出力に反映されるようになっている。
【００５５】
具体的には、図５に示す構成では、ユニットドライバ４５，４６，４７内で各プロセス制御用ＣＰＵ１１，２１，３１のプロセス出力信号を演算し、中間値・平均値・多数決した結果を実行系ユニットドライバがプロセス出力する。図においても、ＣＰＵ１１が実行系の場合である。
【００５６】
実行系のＣＰＵ１１に接続されるユニットドライバ４５は、ＣＰＵ１１に付属するインターフェイス１４に接続された受信部４５８と、受信部４５８に接続されたプロセス出力データＡ格納部４５Ｅと、プロセス出力データＡ格納部４５Ｅに接続されてその格納データをユニットドライバ４６，４７に送信する送信部４５７と、ユニットドライバ４６，４７から送信されたプロセス出力データを受信する受信部４５６と、受信部４５６に接続して設けられたプロセス出力データＢ格納部４５Ｆ及びプロセス出力データＣ格納部４５Ｇと、プロセス出力データＡ格納部４５Ｅ，プロセス出力データＢ格納部４５Ｆ及びプロセス出力データＣ格納部４５Ｇに接続して設けられた演算部４５Ｄと、演算部４５Ｄに接続されたプロセス出力データ格納部４５Ｂと、プロセス出力データ格納部４５Ｂにスイッチ４５２を介して接続されたＰＩＯカードインターフェイス回路４５０と、を含んで構成されている。ＣＰＵ１１が実行系であるため、スイッチ４５２が実行系１１１の時の動作（閉）となっている。
【００５７】
ユニットドライバ４６，４７も同様の構成であるので、説明を省略する。ユニットドライバ４６，４７のスイッチ４６２，４７２は、ＣＰＵ２１，３１が非実行系であるため、非実行系を示す開状態となっている。
【００５８】
上記構成において、ＣＰＵ１１のプロセス出力信号（プロセス出力データＡ）は、インターフェイス１４、受信部４５８を経由してプロセス出力データＡ格納部４５Ｅに格納される。プロセス出力データＡ格納部４５Ｅに格納されたプロセス出力データＡは、送信部４５７を経てユニットドライバ４６、４７に送信され、それぞれプロセス出力データＡ格納部４６Ｅ、プロセス出力データＡ格納部４７Ｅに格納される。ＣＰＵ２１のプロセス出力データＢはユニットドライバ４６のプロセス出力データＢ格納部４６Ｆに格納され、送信部４６７によって他系ユニットドライバ４５，４７に伝達される。伝達されたプロセス出力データＢはそれぞれプロセス出力データＢ格納部４５Ｆ，プロセス出力データＢ格納部４７Ｆに格納される。さらに、ＣＰＵ３１のプロセス出力データＣはユニットドライバ４７のプロセス出力データＣ格納部４７Ｇに格納され、送信部４７７によって他系ユニットドライバ４５，４６に伝達される。伝達されたプロセス出力データＣはそれぞれプロセス出力データＣ格納部４５Ｇ，プロセス出力データＣ格納部４６Ｇに格納される。
【００５９】
ユニットドライバ４５の演算部４５Ｄは、プロセス出力データＡ格納部４５Ｅ、プロセス出力データＢ格納部４５Ｆ、プロセス出力データＣ格納部４５Ｇにそれぞれ格納されたプロセス出力データＡ、プロセス出力データＢ、プロセス出力データＣを入力として、予め定められている多数決演算、平均値演算、中間値演算
のいずれかを行い、プロセス出力データ格納部４５Ｂに出力する。
【００６０】
プロセス出力データ格納部４５Ｂに格納された演算結果は、スイッチ４５２、ＰＩＯカードインターフェイス回路４５０を経由してバス４５９に送り出され、ＤＯ４２、ＡＯ４４に書き込まれる。
【００６１】
ユニットドライバ４６の演算部４６Ｄもプロセス出力データＡ格納部４６Ｅ、プロセス出力データＢ格納部４６Ｆ、プロセス出力データＣ格納部４６Ｇにそれぞれ格納されたプロセス出力データＡ、プロセス出力データＢ、プロセス出力データＣを入力として、予め定められている多数決演算、平均値演算、中間値演算のいずれかを行ってプロセス出力データ格納部４６Ｂに出力し、ユニットドライバ４７の演算部４７Ｄもプロセス出力データＡ格納部４７Ｅ、プロセス出力データＢ格納部４７Ｆ、プロセス出力データＣ格納部４７Ｇにそれぞれ格納されたプロセス出力データＡ、プロセス出力データＢ、プロセス出力データＣを入力として、予め定められている多数決演算、平均値演算、中間値演算のいずれかを行ってプロセス出力データ格納部４７Ｂに出力する。しかし、スイッチ４６２，４７２が開となっているため、プロセス出力データ格納部４６Ｂ、４７Ｂのデータは、バス４５９に出力されることはなく、実行系であるＣＰＵ１１に付属するユニットドライバ４５の出力が、前述のように、実際の出力としてＤＯ４２、ＡＯ４４に書き込まれる。
【００６２】
通常、アナログ信号は平均値演算結果が、１，０のディジタル信号は多数決された結果が、それぞれ出力される。中間値演算が行われるのは、アナログ信号あるいは数値を示すディジタル信号の場合である。
【００６３】
本実施の形態によれば、各演算装置アクセス制御部には各プロセス制御用演算装置の出力信号がすべて格納され、演算装置アクセス制御部それぞれにおいて、プロセス出力信号の多数決決定、中間値選択、平均値計算を実施でき、より信頼性の高い信号をプラントに出力できるとともに、どの各プロセス制御用演算装置が実行系になっても、制御を継続することができる。また、本実施の形態においては、演算装置アクセス制御部に、プロセス出力信号の多数決決定、中間値選択、平均値計算を実施する演算部を設けたが、必ずしも多数決決定、中間値選択、平均値計算のすべてを行う必要はなく、プロセスの必要に応じて、そのうちの一つ以上を配置するようにしてもよい。
【００６４】
なお、図３に示す実施の形態においては、実行系であるＣＰＵ１１の出力が実出力となり、図５に示す実施の形態では、ＣＰＵ１１，２１，３１の各出力が反映された結果が実行系であるＣＰＵ１１に対応するユニットドライバ４５から出力される構成であるが、この両者を組合せ、プロセス出力信号の種類に応じていずれの方法で出力するかを選択するようにしてもよい。
【００６５】
【発明の効果】
本発明によれば、多重化制御装置において、コストと設置スペースを削減するとともに信頼性を維持する効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すブロック図である。
【図２】図１に示す実施の形態のプロセス入力データの流れを示すブロック図である。
【図３】図１に示す実施の形態のプロセス出力データの流れを示すブロック図である。
【図４】図１に示す実施の形態の健全性確認の場合のデータの流れを示すブロック図である。
【図５】本発明の第２の実施の形態における他プロセス出力データの流れを示すブロック図である。
【符号の説明】
１、２，３ プロセス制御用コントローラ
４ 共用プロセス入出力装置
５ 通信回路
６ 通信回路
７ 通信回路（相互連絡手段）
８ 多数決回路
１１ ＣＰＵ−Ａ
１２、１３ 個別プロセス入出力装置
１４ Ｉ／Ｆ−Ａ
１５ プロセス接点
２１ ＣＰＵ−Ｂ
２２，２３ 個別プロセス入出力装置
２４ Ｉ／Ｆ−Ｂ
２５ プロセス接点
３１ ＣＰＵ−Ｃ
３２，３３ 個別プロセス入出力装置
３４ Ｉ／Ｆ−Ｃ
３５ プロセス接点
４１，４３ 入力装置
４２，４４ 出力装置
４５，４６，４７ 演算装置アクセス制御部（ユニットドライバ）
５１ 監視用接点
５２ ランプ
５３ 設定器
５４ 指示計

Claims (7)

1. プロセス出力信号を演算する多重化されたプロセス制御用演算装置と、前記プロセス出力信号により制御されるプロセス機器あるいはプロセス状態を表すプロセス入力信号を出力するプロセス機器と前記プロセス制御用演算装置の間に介在してプロセス機器への信号出力及びプロセス機器からの信号入力を行うプロセス入出力装置とを含んでなるプロセス制御装置において、
   前記プロセス入出力装置は、多重化されたプロセス制御用演算装置それぞれに対応して個別に設けられ対応するプロセス制御用演算装置との間の信号入出力を制御する複数の演算装置アクセス制御部と前記複数の演算装置アクセス制御部相互間の通信を可能にする相互連絡手段を有して構成され、前記多重化されたプロセス制御用演算装置は前記演算装置アクセス制御部に対して互いに独立に出力動作を行うとともに、前記多重化されたプロセス制御用演算装置の中の一つのプロセス制御用演算装置から対応する演算装置アクセス制御部への指示によってプロセス入出力からの実出力が行われるように構成されていることと、
   前記プロセス制御用演算装置は、第１のプロセス制御用演算装置、第２のプロセス制御用演算装置、及び第３のプロセス制御用演算装置からなり、前記演算装置アクセス制御部は、第１のプロセス制御用演算装置、第２のプロセス制御用演算装置、及び第３のプロセス制御用演算装置にそれぞれ対応する第１の演算装置アクセス制御部、第２の演算装置アクセス制御部、及び第３の演算装置アクセス制御部からなり、前記第１のプロセス制御用演算装置は、前記第１の演算装置アクセス制御部及び前記第２の演算装置アクセス制御部を介して前記第２のプロセス制御用演算装置に信号を送り、前記第２のプロセス制御用演算装置からの返信を、前記第２の演算装置アクセス制御部及び前記第１の演算装置アクセス制御部を介して受け取るとともに、前記第１の演算装置アクセス制御部及び前記第３の演算装置アクセス制御部を介して前記第３のプロセス制御用演算装置に前記第２のプロセス制御用演算装置に送ったと同じ信号を送り、前記第３のプロセス制御用演算装置からの返信を、前記第３の演算装置アクセス制御部及び前記第１の演算装置アクセス制御部を介して受け取り、かつ、前記第２、第３のプロセス制御用演算装置に送った信号、前記受け取った第２のプロセス制御用演算装置から返信された信号、及び前記受け取った第３のプロセス制御用演算装置から返信された信号を比較することで異常診断を行い、前記異常診断により自己の異常を判断したときは、自己の機能を異常対応させるよう構成されていることを特徴とするプロセス制御装置。
2. プロセス出力信号を演算する多重化されたプロセス制御用演算装置と、前記プロセス出力信号により制御されるプロセス機器あるいはプロセス状態を表すプロセス入力信号を出力するプロセス機器と前記プロセス制御用演算装置の間に介在してプロセス機器への信号出力及びプロセス機器からの信号入力を行うプロセス入出力装置とを含んでなるプロセス制御装置において、
   前記プロセス入出力装置は、多重化されたプロセス制御用演算装置それぞれに対応して個別に設けられかつ対応するプロセス制御用演算装置との間の信号入出力を制御する複数の演算装置アクセス制御部を有して構成され、前記複数の演算装置アクセス制御部には相互間の通信を可能にする相互連絡手段が設けられ、予めプロセス制御用演算装置から指定されたいずれか１台の演算装置アクセス制御部を介して前記プロセス機器からのプロセス入力信号が該演算装置アクセス制御部を経由して対応するプロセス制御用演算装置に伝達されるとともに、該演算装置アクセス制御部から他の演算装置アクセス制御部を経由して他の演算装置アクセス制御部に対応する各プロセス制御用演算装置それぞれに伝達されるよう構成されていることと、前記プロセス制御用演算装置は、第１のプロセス制御用演算装置、第２のプロセス制御用演算装置、及び第３のプロセス制御用演算装置からなり、前記演算装置アクセス制御部は、第１のプロセス制御用演算装置、第２のプロセス制御用演算装置、及び第３のプロセス制御用演算装置にそれぞれ対応する第１の演算装置アクセス制御部、第２の演算装置アクセス制御部、及び第３の演算装置アクセス制御部からなり、前記第１のプロセス制御用演算装置は、前記第１の演算装置アクセス制御部及び前記第２の 演算装置アクセス制御部を介して前記第２のプロセス制御用演算装置に信号を送り、前記第２のプロセス制御用演算装置からの返信を、前記第２の演算装置アクセス制御部及び前記第１の演算装置アクセス制御部を介して受け取るとともに、前記第１の演算装置アクセス制御部及び前記第３の演算装置アクセス制御部を介して前記第３のプロセス制御用演算装置に前記第２のプロセス制御用演算装置に送ったと同じ信号を送り、前記第３のプロセス制御用演算装置からの返信を、前記第３の演算装置アクセス制御部及び前記第１の演算装置アクセス制御部を介して受け取り、かつ、前記第２、第３のプロセス制御用演算装置に送った信号、前記受け取った第２のプロセス制御用演算装置から返信された信号、及び前記受け取った第３のプロセス制御用演算装置から返信された信号を比較することで異常診断を行い、前記異常診断により自己の異常を判断したときは、自己の機能を異常対応させるよう構成されていることを特徴とするプロセス制御装置。
3. 請求項１または２記載のプロセス制御装置において、各演算装置アクセス制御部に、当該演算装置アクセス制御部に対応しているプロセス制御用演算装置から出力されるプロセス出力信号及び他の演算装置アクセス制御部に対応しているプロセス制御用演算装置から出力されるプロセス出力信号を格納する記憶手段と、複数のプロセス出力信号を入力とする多数決決定回路、中間値選択回路、平均値計算回路の一つ以上が内蔵され、各演算装置アクセス制御部は、前記相互連絡手段を通じて接続する演算装置アクセス制御部同士で、それぞれが接続するプロセス制御用演算装置からのプロセス出力信号を相互に通知しあい、この出力信号を演算装置アクセス制御部にてプロセス出力信号の多数決決定、中間値選択、平均値計算のいずれかの演算結果をプロセスに出力するように構成されていることを特徴とするプロセス制御装置。
4. 請求項１乃至３のうちのいずれか１項に記載のプロセス制御装置において、各演算装置アクセス制御部は、実入力を実施している演算装置アクセス制御部から伝達されているプロセス入力信号の更新を監視し、実入力を実施している演算装置アクセス制御部からの信号伝達が停止した場合には、そのことを検知して予め設定された手順で対応する監視対応手段を有してなることを特徴とするプロセス制御装置。
5. 請求項１乃至３のうちのいずれか１項に記載のプロセス制御装置において、各プロセス制御用演算装置は、実入力を実施している演算装置アクセス制御部から伝達されているプロセス入力信号の更新を監視し、実入力を実施している演算装置アクセス制御部からの信号伝達が停止した場合には、そのことを検知して予め設定された手順で対応する監視対応手段を有してなることを特徴とするプロセス制御装置。
6. 請求項１乃至３のうちのいずれか１項に記載のプロセス制御装置において、各演算装置アクセス制御部は、演算装置アクセス制御部間の相互連絡手段を通じて実出力を実施している１台の演算装置アクセス制御部へのプロセス制御用演算装置アクセスの継続を該演算装置アクセス制御部から他演算装置アクセス制御部へ通知し、通知された他の演算装置アクセス制御部では、この通知を自己へ接続するプロセス制御用演算装置に通知し、通知されたプロセス制御用演算装置ではこれを自己の接続する演算装置アクセス制御部へ戻し、該演算装置アクセス制御部ではこれを通知元の演算装置アクセス制御部へ折り返し、通知元の演算装置アクセス制御部においては折り返して来た、この通知が、自己へ接続するプロセス制御用演算装置からのアクセスの有を通知したものであることを確認するよう構成されていることを特徴とするプロセス制御装置。
7. 請求項１乃至３のうちのいずれか１項に記載のプロセス制御装置において、各プロセス制御用演算装置は自己が健全に演算していることを示す信号を対応する演算装置アクセス制御部に通知する手段と、該演算装置アクセス制御部から通知された他のプロセス制御用演算装置が健全に演算していることを示す信号を該演算装置アクセス制御部に折り返す手段とを有して構成され、演算装置アクセス制御部は、対応するプロセス制御用演算装置から通知された該プロセス制御用演算装置が健全に演算していることを示す前記信号を前記相互連絡手段を通じて他演算装置アクセス制御部へ通知するとともに、他の演算装置アクセス制御部から通知された他のプロセス制御用演算装置が健全に演算していることを示す信号を自己へ入出力するプロセス制御用演算装置に通知する手段と、該プロセス制御用演算装置から戻されてきた他のプロセス制御用演算装置が健全に演算していることを示す前記信号を通知元の演算装置アクセス制御部に伝送する手段と、を有して構成されていることを特徴とするプロセス制御装置。

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