JP3827381B2 - Ｐｌｌ周波数シンセサイザ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＲＤＳ放送を受信するラジオに用いられるＰＬＬ周波数シンセサイザに関するものである。
【０００２】
【従来の技術】
ＦＭ音声信号に音声以外の信号を多重させて放送し、番組に関する情報等を提供するラジオデータシステム（ＲＤＳ：Radio Data System）が、欧州や米国で実用化されている。ＦＭ音声信号に多重されるＲＤＳ信号については欧州放送連盟が規格をまとめており、ＲＤＳデータには、例えば、国名コードや番組コードから成るプログラム識別コード、放送局名、同一番組を送信中の放送局の周波数リスト、音楽番組であるか会話番組であるかの識別コード、交通情報が含まれる。
【０００３】
ＲＤＳデータは、文字として表示することもできるが、受信機の設定の制御に直接利用することも可能である。例えば、受信中の周波数の受信強度が低下したときに、上記周波数リストに記されている周波数の電界強度を調べて、同一番組を放送している放送局の中から最も電波の強い局を自動選局することができる。この機能を、例えばカーラジオに備えると、長距離を移動するときでも良好な受信状態を継続して維持することができる。
【０００４】
図３に、多重されたＦＭ音声信号とＲＤＳ信号のスペクトルを模式的に示す。音声信号には左音声と右音声の和（Ｌ＋Ｒ）信号、左音声と右音声の差（Ｌ−Ｒ）信号、および差信号の搬送波周波数（３８ｋＨｚ）の１／２の周波数（１９ｋＨｚ）であるパイロット信号が含まれている。ＲＤＳ信号用の副搬送波はこのパイロット信号の第３高調波に対して、等しい周波数（５７ｋＨｚ）で同位相または直交位相に設定される。ＲＤＳ信号による音声信号用主搬送波の変調度は標準で約２．７％（±２ｋＨｚ）であり、音声信号はＲＤＳ信号による影響を受けない。
【０００５】
放送局におけるＲＤＳ信号の送信手順を図４に示す。ＲＤＳデータの伝送速度は１．１８７５ｋビット／秒に定められており、まず、１．１８７５ｋＨｚの基本クロック（Ａ）を、デジタル信号であるＲＤＳデータ（Ｂ）によって差動エンコードする。次いで、エンコード後のデータ（Ｃ）を基本クロック（Ａ）を用いて２相ＰＳＫ（Phase Shift Keying）変調し、変調後の信号（Ｄ）をハイパスフィルタに通す。さらに、フィルタ通過後の変調信号（Ｅ）によって副搬送波を搬送波抑圧型振幅変調して両側波帯（ＤＳＢ）変調信号（Ｆ）とする。このＤＳＢ変調信号の両側波帯をＦＭ音声信号に多重して送信する。
【０００６】
ＲＤＳ放送を受信する従来の受信機の概略構成を図５に示す。受信機は、選局用の周波を発信する局部発振回路５４、外付けされた発振器６０の基準周波を用いて局部発振回路５４の発振周波数を制御するＰＬＬ周波数シンセサイザ５５、受信した高周波を増幅し、これと局部発振回路５４の発振周波とを混合して所望の周波数帯域を選び中間周波として出力する高周波増幅回路５１、中間周波を増幅し検波する中間周波増幅検波回路５２、検波された信号から音声信号を抽出してＦＭ復調し左右の音声信号を生成するステレオ復調回路５３を備えている。このＦＭ受信用の一般的な構成に加えて、ＲＤＳ復調回路５６およびマイクロコンピュータ（ＭＰＵ）５７を設けることによりＲＤＳデータを得ることを可能にしている。
【０００７】
ＲＤＳ復調回路５６は、バンドパスフィルタにより中間周波増幅検波回路５２の出力からＲＤＳ信号を抽出し、このＲＤＳ信号に対して上述の送信時の手順と逆の手順の処理を施す。ＲＤＳ復調回路５６は、ＰＬＬ回路より成るデコーダを有しており、これによってＲＤＳ信号を復調しデコードして、得られたＲＤＳデータと同期クロックとをＭＰＵ５７に出力する。デコーダには、ＲＤＳ復調回路５６に対して外付けされた発振器６１から基準周波が与えられる。
【０００８】
ＭＰＵ５７は、同期クロックによってＲＤＳデータの値を判別して含まれている情報を取得し、この情報を文字に変換して表示部５８に表示する。ＭＰＵ５７はまた、ＰＬＬ周波数シンセサイザ５５にクロックや分周比等のデータを出力してその動作を制御し、これにより局部発振回路５４の発振周波数を変化させて選局する周波数帯域を変化させる。通常の場合、ＭＰＵ５７は操作部５９から伝達される使用者の操作に応じて選局のための制御を行うが、受信中の電界強度が所定レベルよりも低下したときには、前述のように、ＲＤＳデータから取得した周波数リストのうち最も強度の強い周波数を受信するようにＰＬＬ周波数シンセサイザ５５を制御する。
【０００９】
【発明が解決しようとする課題】
上記ＲＤＳ受信機のＰＬＬ周波数シンセサイザとＲＤＳ復調回路は、別個の集積回路として独立したチップに形成されており、基準周波を供給する発振器がそれぞれに対して備えられている。ＰＬＬ周波数シンセサイザおよびＲＤＳ復調回路と各発振器との接続は、これらを載置する回路基板に設けられた配線を介してなされることになる。
【００１０】
ところが、ＰＬＬの基準周波は正確であることが要求されるから、基準周波を発振するための発振器としては、例えば水晶発振子のように、高精度である反面高価なものが必要となる。上記構成では、このような発振器を２つ必要としているため、必然的に受信機のコストが上昇する。また、部品点数が多い分、構成が複雑になって限られたスペース内に部品を配置することが困難になるとともに、製造工程も複雑化し、これによっても製造コストが上昇する。しかも、ＰＬＬ周波数シンセサイザの基準周波とＲＤＳ復調回路の基準周波は異なる周波数に設定されており、このため２種類の発振器を用意する必要が生じて、部品点数のみならず部品の種類も多くなっている。
【００１１】
本発明は、基準周波を発振する発振器の数を最小限とするとともに基板上の構成を簡素にした、ＲＤＳ放送受信用ＰＬＬ周波数シンセサイザとＲＤＳ復調回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るＲＤＳ受信装置では、ＦＭ放送波の選局のための局部発振回路の出力周波を可変分周するプログラマブルカウンタと；基準周波を分周する基準周波分周回路と；前記プログラマブルカウンタの出力と前記基準周波分周回路の出力とを比較して前記局部発振回路の発振制御用の信号を出力する位相比較回路と；から成る第１ＰＬＬ回路と、前記基準周波分周回路の出力から生成されるクロックを用いて、ＦＭ放送波に多重されたＲＤＳ信号をデジタル信号に復調するＲＤＳ復調回路と、前記プログラマブルカウンタにおける分周比を制御する制御部と、を備えたＲＤＳ受信装置であって、前記制御部は、前記ＲＤＳ復調回路とは別個に備えられた装置である構成（第１の構成）とする。
【００１３】
上記構成のＰＬＬ周波数シンセサイザは、局部発振回路が出力する周波をロックしてＦＭ放送波の選局をする機能と、ＦＭ放送波に多重されているＲＤＳ信号を復調する機能を兼ね備えたものとなる。これらの機能は相異なるものであるが、両機能に共通に利用し得る回路もあり、これを同一チップ内で共用することが可能となる。
【００１４】
また上記第１の構成において、前記第１ＰＬＬ回路と前記ＲＤＳ復調回路は同一チップの集積回路内に、前記制御部は該集積回路外に各々設けられており、前記制御部による前記分周比の制御は、前記制御部から前記集積回路への信号入力によりなされ、前記制御部は更に、前記ＲＤＳ復調回路により復調されたＲＤＳデータと該ＲＤＳデータに係る同期クロックとを、前記集積回路による信号出力により受け取り、該ＲＤＳデータに含まれている情報を取得して出力するものであり、前記信号入力および信号出力は、所定のイネーブル信号に応じて、何れか一方が遮られる構成（第２の構成）としてもよい。
【００１５】
また上記第１または第２の構成において、前記ＲＤＳ復調回路は、電圧制御発振回路と；該電圧制御発振回路の出力周波を分周する分周器と；該分周器の出力と前記基準周波分周回路の出力とを比較する位相比較器と；該位相比較器の出力に基づいて発振周波数制御のための電圧を前記電圧制御発振回路に与えるチャージポンプ回路と；から成る第２ＰＬＬ回路を備え、前記電圧制御発振回路の出力周波を前記クロックとして用いる構成（第３の構成）としてもよい。
【００１６】
基準周波分周回路の出力を１２ｋＨｚ、分周器の分周率を１／３６１として、ＰＬＬ回路を電圧制御発振回路の発振周波数を４．３３２ＭＨｚにロックする固定ＰＬＬ回路とするとよい。ＲＤＳ信号の復調に適するクロックを生成することができる。
【００１７】
【発明の実施の形態】
以下、本発明の一実施形態のＲＤＳ受信機について図面を参照して説明する。図１にＲＤＳ受信機の概略構成を示す。ＲＤＳ受信機１は、高周波増幅回路１１、中間周波増幅検波回路１２、ステレオ復調回路１３、局部発振回路１４、ＭＰＵ１７、表示部１８および操作部１９を備えている。これらは、図５に示した従来のＲＤＳ受信機の対応する構成要素と同様の機能を有するものである。ただし、受信機１はＡＭ放送も受信し得るように構成されており、ステレオ復調回路１３はＡＭ復調も行う。
【００１８】
本実施形態のＲＤＳ受信機１は、局部発振回路１４の発振を制御するＰＬＬ周波数シンセサイザ１５とＲＤＳ信号を復調するＲＤＳ復調回路１６とを１チップに形成した集積回路２を備えている。集積回路２には水晶発振子から成る発振器２０が外付けされており、発振器２０から基準周波が与えられる。発振器２０の発振周波数は７．２ＭＨｚまたは４．５ＭＨｚに設定されている。
【００１９】
ＰＬＬ周波数シンセサイザ１５は、局部発振回路１４の発振出力を入力され、これに基づいて制御信号を局部発振器１４に出力してその発振周波数を所定値にロックする。ＲＤＳ復調回路１６は、中間周波増幅検波回路１２の出力信号からＲＤＳ信号を抽出して復調し、得られたＲＤＳデータと同期クロックとをＭＰＵ１７に出力する。
【００２０】
ＭＰＵ１７は、同期クロックによってＲＤＳデータの値を判別して含まれている情報を取得し、この情報を文字に変換して表示部１８に表示する。ＭＰＵ１７はまた、ＰＬＬ周波数シンセサイザ１５にクロックや分周比等の制御データを出力してその動作を制御し、これにより局部発振回路１４の発振周波数を変化させて選局する周波数帯域を変化させる。通常の場合、ＭＰＵ１７は操作部１９から伝達される使用者の操作に応じて、ＦＭとＡＭのバンド切り換えを含めた選局の制御を行う。
【００２１】
受信中のＦＭ信号の電界強度が所定レベルよりも低下したときには、ＭＰＵ１７はＲＤＳデータから取得した周波数リストに含まれる各周波数に対応する制御データを順次ＰＬＬ周波数シンセサイザ１５に出力して、同一番組を放送している周波数を順次選局させ、電界強度の最も高い周波数を見い出してその周波数を選局させる。この選局制御は１秒以下の短時間に行われる。したがって、使用者に受信周波数帯域が変化したことを意識させることなく、同一番組を良好なレベルで継続して受信することができる。
【００２２】
１チップとして形成された集積回路２の構成を図２に示す。集積回路２は発振器２０から与えられる基準周波を分周する基準周波分周回路２１、局部発振回路１４が発振するＦＭ受信用発振出力（ＦＭIN）またはＡＭ受信用発振出力（ＡＭIN）を所定の率で分周する分周器２２、分周器２２の出力を可変分周する１６ビットのプログラマブルカウンタ２３、基準周波分周回路２１の出力とプログラマブルカウンタ２３の出力を比較する位相検波器２４を備えている。
【００２３】
これらの回路がＰＬＬ周波数シンセイサイザ１５を構成する。位相検波器２４の出力によってチャージポンプ２５の出力電圧を制御し、その出力電圧をローパスフィルタ２６を介して局部発振回路１４に与えて所望の発振周波数にロックする。これにより高周波増幅回路１１において受信波と混合される周波が定まって、周波数帯域の選択すなわち選局がなされる。なお、基準周波分周回路２１は、位相検波器２４に与える分周周波のほか、１２ｋＨｚの分周周波も出力する。
【００２４】
集積回路２は、また、バンドパスフィルタとコンパレータから成る回路３１、ＰＬＬ回路から成るＲＤＳデコーダ３２、および固定ＰＬＬ回路３３を備えており、これらがＲＤＳ復調回路１６を構成する。バンドパスフィルタ／コンパレータ回路３１は、中間周波増幅検波回路１２の出力（ＭＵＸ）を与えられて、バンドパスフィルタによってＦＭ副搬送波の５７ｋＨｚを中心とするＲＤＳ信号のみを通過させ、フィルタ通過後のＲＤＳ信号をコンパレータにより所定値と比較してデジタル化する。このバンドパスフィルタ／コンパレータ回路３１により、図４の２相ＰＳＫ変調信号（Ｄ）が再生される。
【００２５】
ＲＤＳデコーダ３２は、バンドパスフィルタ／コンパレータ回路３１から出力される２相ＰＳＫ変調信号を固定ＰＰＬ回路３３から与えられるクロックを用いて図４の差動エンコードデータ（Ｃ）とし、これをデコードしてＲＤＳデータ（Ｂ）と同期クロック（Ａ）を再生する。得られたＲＤＳデータおよび同期クロックはＭＰＵ１７に出力される。
【００２６】
固定ＰＬＬ回路３３は、４．３３２ＭＨｚを発振する電圧制御発振回路３４、その発振周波を１／３６１に分周する分周器３５、分周器３５の出力と基準周波分周回路２１の１２ｋＨｚの出力を比較する位相検波器３６、位相検波器３６の出力によって出力電圧を制御され、その出力電圧を制御電圧として電圧制御発振回路３４に与えるチャージポンプ３７から成る。
【００２７】
電圧制御発振回路３４の発振周波は分周器３５によって分周され、これが発振器２０の基準周波から生成された１２ｋＨｚの周波と比較される。電圧制御発振回路３４の発振周波数が４．３３２ＭＨｚよりも高いときすなわち分周器３５の出力周波が１２ｋＨｚよりも高いときには、位相検波器３６はチャージポンプ３７の出力電圧を低下させる。逆に、分周器３５の出力周波が１２ｋＨｚよりも低いときには、位相検波器３６はチャージポンプ３７の出力電圧を上昇させる。これにより、電圧制御発振回路３４の発振周波数がロックされる。
【００２８】
こうして正しく所定値にロックされ副搬送波周波数の整数倍となった電圧制御発振回路３４の発振周波が、クロックとしてＲＤＳデコーダ３２に与えられることになる。したがって、ＲＤＳデコーダ３２はＲＤＳ信号を正しく復調することができる。
【００２９】
集積回路２は、図示したように２４個の入出力用端子を有しており、このうちの３端子ＣＥ、ＣＫ、ＤＡを介してＭＰＵ１７に接続されている。ＲＤＳデータと同期クロックは端子ＣＫおよびＤＡからＭＰＵ１７に出力される。これらの端子ＣＫ、ＤＡは出力のみならず、それぞれ、ＰＬＬ周波数シンセサイザ１５へのクロックと制御データの入力にも用いる。ＭＰＵ１７から入力される制御データには、ＦＭとＡＭのバンドの切り換えを行うための分周器２２およびプログラマブルカウンタ２３の入力切り換え指示、および各バンド内での選局を行うためのプログラムカウンタ２３の分周比が含まれる。
【００３０】
ＭＰＵ１７は、チップイネーブル信号を端子ＣＥから集積回路２に与えて、その入出力の状態を制御する。チップイネーブル信号が高レベルのときは、端子ＣＫ、ＤＡへのＲＤＳデータと同期クロックの出力が遮られ、この間に、ＭＰＵ１７からＰＬＬクロックと制御データを入力する。チップイネーブル信号が低レベルのときは、端子ＣＫ、ＤＡへのＲＤＳデータと同期クロックの出力は遮られず、ＭＰＵ１７はこれらを読み取り、この間、ＰＬＬクロックと制御データの入力を行わない。
【００３１】
こうして入力と出力の衝突を回避しつつ端子ＣＫ、ＤＡを入力と出力に共用することで、端子数を増加させることなく１チップ上にＰＬＬ周波数シンセサイザ１５とＲＤＳ復調回路１６を実現している。
【００３２】
【発明の効果】
請求項１のＰＬＬ周波数シンセサイザによるときは、局部発振回路が出力する周波をロックしてＦＭ放送波の選局をする機能とＦＭ放送波に多重されているＲＤＳ信号を復調する機能とが１チップの集積回路でなされるため、実装時のスペースが小さくなるとともに、回路基板の配線も減少して構成が簡素になる。したがって、ＲＤＳ受信機を小型化することが可能であり、製造コストを低く抑えることができる。さらに、選局とＲＤＳ信号の復調とに同一回路を共用することも可能であるから、回路数を減少させることも可能であり、これによってもコストの低下を図ることができる。
【００３３】
請求項２のＰＰＬ周波数シンセサイザでは、基準周波分周回路の出力を局部発振回路の発振制御とＲＤＳ信号の復調とに利用するから、ＲＤＳ信号の復調のために専用の基準周波やその分周回路を用意する必要がなくなる。したがって、部品点数が減少して実装工程が簡略になる。
【００３４】
請求項３のＰＬＬ周波数シンセサイザでは、同一の基準周波を用いて選局とＲＤＳ信号の復調がなされるから、両機能のために個別に、高精度で高価な基準発振器を設ける必要がない。したがって、受信機のコストを大きく低減することが可能である。また、２種類の基準発振器を用意する必要がないため、部品の種類が減少して部品管理も容易である。
【００３５】
請求項４のＰＬＬ周波数シンセサイザは、適切なクロックを生成してＲＤＳ信号を確実に復調することができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態のＲＤＳ受信機の概略構成を示す図。
【図２】 ＰＬＬ周波数シンセサイザとＲＤＳ復調回路を含む集積回路の構成を示す図。
【図３】 多重されたＦＭ音声信号とＲＤＳ信号のスペクトルを模式的に示す図。
【図４】 ＲＤＳ信号の送信手順を示す図。
【図５】 従来のＲＤＳ受信機の概略構成を示す図。
【符号の説明】
１ ＲＤＳ受信機
２ 集積回路
１１ 高周波増幅回路
１２ 中間周波増幅検波回路
１３ ステレオ復調回路
１４ 局部発振回路
１５ ＰＬＬ周波数シンセサイザ
１６ ＲＤＳ復調回路
１７ マイクロコンピュータ
１８ 表示部
１９ 操作部
２０ 基準発振器
２１ 基準周波分周回路
２３ プログラマブルカウンタ
２４ 位相検波器
３１ バンドパスフィルタ／コンパレータ回路
３２ ＲＤＳデコーダ
３３ 固定ＰＬＬ回路
３４ 電圧制御発振回路
３５ 分周器
３６ 位相検波器
３７ チャージポンプ
【発明の属する技術分野】
本発明はＲＤＳ放送を受信するラジオに用いられるＰＬＬ周波数シンセサイザに関するものである。
【０００２】
【従来の技術】
ＦＭ音声信号に音声以外の信号を多重させて放送し、番組に関する情報等を提供するラジオデータシステム（ＲＤＳ：Radio Data System）が、欧州や米国で実用化されている。ＦＭ音声信号に多重されるＲＤＳ信号については欧州放送連盟が規格をまとめており、ＲＤＳデータには、例えば、国名コードや番組コードから成るプログラム識別コード、放送局名、同一番組を送信中の放送局の周波数リスト、音楽番組であるか会話番組であるかの識別コード、交通情報が含まれる。
【０００３】
ＲＤＳデータは、文字として表示することもできるが、受信機の設定の制御に直接利用することも可能である。例えば、受信中の周波数の受信強度が低下したときに、上記周波数リストに記されている周波数の電界強度を調べて、同一番組を放送している放送局の中から最も電波の強い局を自動選局することができる。この機能を、例えばカーラジオに備えると、長距離を移動するときでも良好な受信状態を継続して維持することができる。
【０００４】
図３に、多重されたＦＭ音声信号とＲＤＳ信号のスペクトルを模式的に示す。音声信号には左音声と右音声の和（Ｌ＋Ｒ）信号、左音声と右音声の差（Ｌ−Ｒ）信号、および差信号の搬送波周波数（３８ｋＨｚ）の１／２の周波数（１９ｋＨｚ）であるパイロット信号が含まれている。ＲＤＳ信号用の副搬送波はこのパイロット信号の第３高調波に対して、等しい周波数（５７ｋＨｚ）で同位相または直交位相に設定される。ＲＤＳ信号による音声信号用主搬送波の変調度は標準で約２．７％（±２ｋＨｚ）であり、音声信号はＲＤＳ信号による影響を受けない。
【０００５】
放送局におけるＲＤＳ信号の送信手順を図４に示す。ＲＤＳデータの伝送速度は１．１８７５ｋビット／秒に定められており、まず、１．１８７５ｋＨｚの基本クロック（Ａ）を、デジタル信号であるＲＤＳデータ（Ｂ）によって差動エンコードする。次いで、エンコード後のデータ（Ｃ）を基本クロック（Ａ）を用いて２相ＰＳＫ（Phase Shift Keying）変調し、変調後の信号（Ｄ）をハイパスフィルタに通す。さらに、フィルタ通過後の変調信号（Ｅ）によって副搬送波を搬送波抑圧型振幅変調して両側波帯（ＤＳＢ）変調信号（Ｆ）とする。このＤＳＢ変調信号の両側波帯をＦＭ音声信号に多重して送信する。
【０００６】
ＲＤＳ放送を受信する従来の受信機の概略構成を図５に示す。受信機は、選局用の周波を発信する局部発振回路５４、外付けされた発振器６０の基準周波を用いて局部発振回路５４の発振周波数を制御するＰＬＬ周波数シンセサイザ５５、受信した高周波を増幅し、これと局部発振回路５４の発振周波とを混合して所望の周波数帯域を選び中間周波として出力する高周波増幅回路５１、中間周波を増幅し検波する中間周波増幅検波回路５２、検波された信号から音声信号を抽出してＦＭ復調し左右の音声信号を生成するステレオ復調回路５３を備えている。このＦＭ受信用の一般的な構成に加えて、ＲＤＳ復調回路５６およびマイクロコンピュータ（ＭＰＵ）５７を設けることによりＲＤＳデータを得ることを可能にしている。
【０００７】
ＲＤＳ復調回路５６は、バンドパスフィルタにより中間周波増幅検波回路５２の出力からＲＤＳ信号を抽出し、このＲＤＳ信号に対して上述の送信時の手順と逆の手順の処理を施す。ＲＤＳ復調回路５６は、ＰＬＬ回路より成るデコーダを有しており、これによってＲＤＳ信号を復調しデコードして、得られたＲＤＳデータと同期クロックとをＭＰＵ５７に出力する。デコーダには、ＲＤＳ復調回路５６に対して外付けされた発振器６１から基準周波が与えられる。
【０００８】
ＭＰＵ５７は、同期クロックによってＲＤＳデータの値を判別して含まれている情報を取得し、この情報を文字に変換して表示部５８に表示する。ＭＰＵ５７はまた、ＰＬＬ周波数シンセサイザ５５にクロックや分周比等のデータを出力してその動作を制御し、これにより局部発振回路５４の発振周波数を変化させて選局する周波数帯域を変化させる。通常の場合、ＭＰＵ５７は操作部５９から伝達される使用者の操作に応じて選局のための制御を行うが、受信中の電界強度が所定レベルよりも低下したときには、前述のように、ＲＤＳデータから取得した周波数リストのうち最も強度の強い周波数を受信するようにＰＬＬ周波数シンセサイザ５５を制御する。
【０００９】
【発明が解決しようとする課題】
上記ＲＤＳ受信機のＰＬＬ周波数シンセサイザとＲＤＳ復調回路は、別個の集積回路として独立したチップに形成されており、基準周波を供給する発振器がそれぞれに対して備えられている。ＰＬＬ周波数シンセサイザおよびＲＤＳ復調回路と各発振器との接続は、これらを載置する回路基板に設けられた配線を介してなされることになる。
【００１０】
ところが、ＰＬＬの基準周波は正確であることが要求されるから、基準周波を発振するための発振器としては、例えば水晶発振子のように、高精度である反面高価なものが必要となる。上記構成では、このような発振器を２つ必要としているため、必然的に受信機のコストが上昇する。また、部品点数が多い分、構成が複雑になって限られたスペース内に部品を配置することが困難になるとともに、製造工程も複雑化し、これによっても製造コストが上昇する。しかも、ＰＬＬ周波数シンセサイザの基準周波とＲＤＳ復調回路の基準周波は異なる周波数に設定されており、このため２種類の発振器を用意する必要が生じて、部品点数のみならず部品の種類も多くなっている。
【００１１】
本発明は、基準周波を発振する発振器の数を最小限とするとともに基板上の構成を簡素にした、ＲＤＳ放送受信用ＰＬＬ周波数シンセサイザとＲＤＳ復調回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るＲＤＳ受信装置では、ＦＭ放送波の選局のための局部発振回路の出力周波を可変分周するプログラマブルカウンタと；基準周波を分周する基準周波分周回路と；前記プログラマブルカウンタの出力と前記基準周波分周回路の出力とを比較して前記局部発振回路の発振制御用の信号を出力する位相比較回路と；から成る第１ＰＬＬ回路と、前記基準周波分周回路の出力から生成されるクロックを用いて、ＦＭ放送波に多重されたＲＤＳ信号をデジタル信号に復調するＲＤＳ復調回路と、前記プログラマブルカウンタにおける分周比を制御する制御部と、を備えたＲＤＳ受信装置であって、前記制御部は、前記ＲＤＳ復調回路とは別個に備えられた装置である構成（第１の構成）とする。
【００１３】
上記構成のＰＬＬ周波数シンセサイザは、局部発振回路が出力する周波をロックしてＦＭ放送波の選局をする機能と、ＦＭ放送波に多重されているＲＤＳ信号を復調する機能を兼ね備えたものとなる。これらの機能は相異なるものであるが、両機能に共通に利用し得る回路もあり、これを同一チップ内で共用することが可能となる。
【００１４】
また上記第１の構成において、前記第１ＰＬＬ回路と前記ＲＤＳ復調回路は同一チップの集積回路内に、前記制御部は該集積回路外に各々設けられており、前記制御部による前記分周比の制御は、前記制御部から前記集積回路への信号入力によりなされ、前記制御部は更に、前記ＲＤＳ復調回路により復調されたＲＤＳデータと該ＲＤＳデータに係る同期クロックとを、前記集積回路による信号出力により受け取り、該ＲＤＳデータに含まれている情報を取得して出力するものであり、前記信号入力および信号出力は、所定のイネーブル信号に応じて、何れか一方が遮られる構成（第２の構成）としてもよい。
【００１５】
また上記第１または第２の構成において、前記ＲＤＳ復調回路は、電圧制御発振回路と；該電圧制御発振回路の出力周波を分周する分周器と；該分周器の出力と前記基準周波分周回路の出力とを比較する位相比較器と；該位相比較器の出力に基づいて発振周波数制御のための電圧を前記電圧制御発振回路に与えるチャージポンプ回路と；から成る第２ＰＬＬ回路を備え、前記電圧制御発振回路の出力周波を前記クロックとして用いる構成（第３の構成）としてもよい。
【００１６】
基準周波分周回路の出力を１２ｋＨｚ、分周器の分周率を１／３６１として、ＰＬＬ回路を電圧制御発振回路の発振周波数を４．３３２ＭＨｚにロックする固定ＰＬＬ回路とするとよい。ＲＤＳ信号の復調に適するクロックを生成することができる。
【００１７】
【発明の実施の形態】
以下、本発明の一実施形態のＲＤＳ受信機について図面を参照して説明する。図１にＲＤＳ受信機の概略構成を示す。ＲＤＳ受信機１は、高周波増幅回路１１、中間周波増幅検波回路１２、ステレオ復調回路１３、局部発振回路１４、ＭＰＵ１７、表示部１８および操作部１９を備えている。これらは、図５に示した従来のＲＤＳ受信機の対応する構成要素と同様の機能を有するものである。ただし、受信機１はＡＭ放送も受信し得るように構成されており、ステレオ復調回路１３はＡＭ復調も行う。
【００１８】
本実施形態のＲＤＳ受信機１は、局部発振回路１４の発振を制御するＰＬＬ周波数シンセサイザ１５とＲＤＳ信号を復調するＲＤＳ復調回路１６とを１チップに形成した集積回路２を備えている。集積回路２には水晶発振子から成る発振器２０が外付けされており、発振器２０から基準周波が与えられる。発振器２０の発振周波数は７．２ＭＨｚまたは４．５ＭＨｚに設定されている。
【００１９】
ＰＬＬ周波数シンセサイザ１５は、局部発振回路１４の発振出力を入力され、これに基づいて制御信号を局部発振器１４に出力してその発振周波数を所定値にロックする。ＲＤＳ復調回路１６は、中間周波増幅検波回路１２の出力信号からＲＤＳ信号を抽出して復調し、得られたＲＤＳデータと同期クロックとをＭＰＵ１７に出力する。
【００２０】
ＭＰＵ１７は、同期クロックによってＲＤＳデータの値を判別して含まれている情報を取得し、この情報を文字に変換して表示部１８に表示する。ＭＰＵ１７はまた、ＰＬＬ周波数シンセサイザ１５にクロックや分周比等の制御データを出力してその動作を制御し、これにより局部発振回路１４の発振周波数を変化させて選局する周波数帯域を変化させる。通常の場合、ＭＰＵ１７は操作部１９から伝達される使用者の操作に応じて、ＦＭとＡＭのバンド切り換えを含めた選局の制御を行う。
【００２１】
受信中のＦＭ信号の電界強度が所定レベルよりも低下したときには、ＭＰＵ１７はＲＤＳデータから取得した周波数リストに含まれる各周波数に対応する制御データを順次ＰＬＬ周波数シンセサイザ１５に出力して、同一番組を放送している周波数を順次選局させ、電界強度の最も高い周波数を見い出してその周波数を選局させる。この選局制御は１秒以下の短時間に行われる。したがって、使用者に受信周波数帯域が変化したことを意識させることなく、同一番組を良好なレベルで継続して受信することができる。
【００２２】
１チップとして形成された集積回路２の構成を図２に示す。集積回路２は発振器２０から与えられる基準周波を分周する基準周波分周回路２１、局部発振回路１４が発振するＦＭ受信用発振出力（ＦＭIN）またはＡＭ受信用発振出力（ＡＭIN）を所定の率で分周する分周器２２、分周器２２の出力を可変分周する１６ビットのプログラマブルカウンタ２３、基準周波分周回路２１の出力とプログラマブルカウンタ２３の出力を比較する位相検波器２４を備えている。
【００２３】
これらの回路がＰＬＬ周波数シンセイサイザ１５を構成する。位相検波器２４の出力によってチャージポンプ２５の出力電圧を制御し、その出力電圧をローパスフィルタ２６を介して局部発振回路１４に与えて所望の発振周波数にロックする。これにより高周波増幅回路１１において受信波と混合される周波が定まって、周波数帯域の選択すなわち選局がなされる。なお、基準周波分周回路２１は、位相検波器２４に与える分周周波のほか、１２ｋＨｚの分周周波も出力する。
【００２４】
集積回路２は、また、バンドパスフィルタとコンパレータから成る回路３１、ＰＬＬ回路から成るＲＤＳデコーダ３２、および固定ＰＬＬ回路３３を備えており、これらがＲＤＳ復調回路１６を構成する。バンドパスフィルタ／コンパレータ回路３１は、中間周波増幅検波回路１２の出力（ＭＵＸ）を与えられて、バンドパスフィルタによってＦＭ副搬送波の５７ｋＨｚを中心とするＲＤＳ信号のみを通過させ、フィルタ通過後のＲＤＳ信号をコンパレータにより所定値と比較してデジタル化する。このバンドパスフィルタ／コンパレータ回路３１により、図４の２相ＰＳＫ変調信号（Ｄ）が再生される。
【００２５】
ＲＤＳデコーダ３２は、バンドパスフィルタ／コンパレータ回路３１から出力される２相ＰＳＫ変調信号を固定ＰＰＬ回路３３から与えられるクロックを用いて図４の差動エンコードデータ（Ｃ）とし、これをデコードしてＲＤＳデータ（Ｂ）と同期クロック（Ａ）を再生する。得られたＲＤＳデータおよび同期クロックはＭＰＵ１７に出力される。
【００２６】
固定ＰＬＬ回路３３は、４．３３２ＭＨｚを発振する電圧制御発振回路３４、その発振周波を１／３６１に分周する分周器３５、分周器３５の出力と基準周波分周回路２１の１２ｋＨｚの出力を比較する位相検波器３６、位相検波器３６の出力によって出力電圧を制御され、その出力電圧を制御電圧として電圧制御発振回路３４に与えるチャージポンプ３７から成る。
【００２７】
電圧制御発振回路３４の発振周波は分周器３５によって分周され、これが発振器２０の基準周波から生成された１２ｋＨｚの周波と比較される。電圧制御発振回路３４の発振周波数が４．３３２ＭＨｚよりも高いときすなわち分周器３５の出力周波が１２ｋＨｚよりも高いときには、位相検波器３６はチャージポンプ３７の出力電圧を低下させる。逆に、分周器３５の出力周波が１２ｋＨｚよりも低いときには、位相検波器３６はチャージポンプ３７の出力電圧を上昇させる。これにより、電圧制御発振回路３４の発振周波数がロックされる。
【００２８】
こうして正しく所定値にロックされ副搬送波周波数の整数倍となった電圧制御発振回路３４の発振周波が、クロックとしてＲＤＳデコーダ３２に与えられることになる。したがって、ＲＤＳデコーダ３２はＲＤＳ信号を正しく復調することができる。
【００２９】
集積回路２は、図示したように２４個の入出力用端子を有しており、このうちの３端子ＣＥ、ＣＫ、ＤＡを介してＭＰＵ１７に接続されている。ＲＤＳデータと同期クロックは端子ＣＫおよびＤＡからＭＰＵ１７に出力される。これらの端子ＣＫ、ＤＡは出力のみならず、それぞれ、ＰＬＬ周波数シンセサイザ１５へのクロックと制御データの入力にも用いる。ＭＰＵ１７から入力される制御データには、ＦＭとＡＭのバンドの切り換えを行うための分周器２２およびプログラマブルカウンタ２３の入力切り換え指示、および各バンド内での選局を行うためのプログラムカウンタ２３の分周比が含まれる。
【００３０】
ＭＰＵ１７は、チップイネーブル信号を端子ＣＥから集積回路２に与えて、その入出力の状態を制御する。チップイネーブル信号が高レベルのときは、端子ＣＫ、ＤＡへのＲＤＳデータと同期クロックの出力が遮られ、この間に、ＭＰＵ１７からＰＬＬクロックと制御データを入力する。チップイネーブル信号が低レベルのときは、端子ＣＫ、ＤＡへのＲＤＳデータと同期クロックの出力は遮られず、ＭＰＵ１７はこれらを読み取り、この間、ＰＬＬクロックと制御データの入力を行わない。
【００３１】
こうして入力と出力の衝突を回避しつつ端子ＣＫ、ＤＡを入力と出力に共用することで、端子数を増加させることなく１チップ上にＰＬＬ周波数シンセサイザ１５とＲＤＳ復調回路１６を実現している。
【００３２】
【発明の効果】
請求項１のＰＬＬ周波数シンセサイザによるときは、局部発振回路が出力する周波をロックしてＦＭ放送波の選局をする機能とＦＭ放送波に多重されているＲＤＳ信号を復調する機能とが１チップの集積回路でなされるため、実装時のスペースが小さくなるとともに、回路基板の配線も減少して構成が簡素になる。したがって、ＲＤＳ受信機を小型化することが可能であり、製造コストを低く抑えることができる。さらに、選局とＲＤＳ信号の復調とに同一回路を共用することも可能であるから、回路数を減少させることも可能であり、これによってもコストの低下を図ることができる。
【００３３】
請求項２のＰＰＬ周波数シンセサイザでは、基準周波分周回路の出力を局部発振回路の発振制御とＲＤＳ信号の復調とに利用するから、ＲＤＳ信号の復調のために専用の基準周波やその分周回路を用意する必要がなくなる。したがって、部品点数が減少して実装工程が簡略になる。
【００３４】
請求項３のＰＬＬ周波数シンセサイザでは、同一の基準周波を用いて選局とＲＤＳ信号の復調がなされるから、両機能のために個別に、高精度で高価な基準発振器を設ける必要がない。したがって、受信機のコストを大きく低減することが可能である。また、２種類の基準発振器を用意する必要がないため、部品の種類が減少して部品管理も容易である。
【００３５】
請求項４のＰＬＬ周波数シンセサイザは、適切なクロックを生成してＲＤＳ信号を確実に復調することができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態のＲＤＳ受信機の概略構成を示す図。
【図２】 ＰＬＬ周波数シンセサイザとＲＤＳ復調回路を含む集積回路の構成を示す図。
【図３】 多重されたＦＭ音声信号とＲＤＳ信号のスペクトルを模式的に示す図。
【図４】 ＲＤＳ信号の送信手順を示す図。
【図５】 従来のＲＤＳ受信機の概略構成を示す図。
【符号の説明】
１ ＲＤＳ受信機
２ 集積回路
１１ 高周波増幅回路
１２ 中間周波増幅検波回路
１３ ステレオ復調回路
１４ 局部発振回路
１５ ＰＬＬ周波数シンセサイザ
１６ ＲＤＳ復調回路
１７ マイクロコンピュータ
１８ 表示部
１９ 操作部
２０ 基準発振器
２１ 基準周波分周回路
２３ プログラマブルカウンタ
２４ 位相検波器
３１ バンドパスフィルタ／コンパレータ回路
３２ ＲＤＳデコーダ
３３ 固定ＰＬＬ回路
３４ 電圧制御発振回路
３５ 分周器
３６ 位相検波器
３７ チャージポンプ
Claims (3)
- ＦＭ放送波の選局のための局部発振回路の出力周波を可変分周するプログラマブルカウンタと；基準周波を分周する基準周波分周回路と；前記プログラマブルカウンタの出力と前記基準周波分周回路の出力とを比較して前記局部発振回路の発振制御用の信号を出力する位相比較回路と；から成る第１ＰＬＬ回路と、
前記基準周波分周回路の出力から生成されるクロックを用いて、ＦＭ放送波に多重されたＲＤＳ信号をデジタル信号に復調するＲＤＳ復調回路と、
前記プログラマブルカウンタにおける分周比を制御する制御部と、を備えたＲＤＳ受信装置であって、
前記制御部は、前記ＲＤＳ復調回路とは別個に備えられた装置であり、
前記第１ＰＬＬ回路と前記ＲＤＳ復調回路は同一チップの集積回路内に、前記制御部は該集積回路外に各々設けられており、
前記制御部による前記分周比の制御は、前記制御部から前記集積回路への信号入力によりなされ、
前記制御部は更に、前記ＲＤＳ復調回路により復調されたＲＤＳデータと該ＲＤＳデータに係る同期クロックとを、前記集積回路による信号出力により受け取り、該ＲＤＳデータに含まれている情報を取得して出力するものであり、
前記信号入力および信号出力は、所定のイネーブル信号に応じて、何れか一方が遮られることを特徴とするＲＤＳ受信装置。 - 前記ＲＤＳ復調回路は、電圧制御発振回路と；該電圧制御発振回路の出力周波を分周する分周器と；該分周器の出力と前記基準周波分周回路の出力とを比較する位相比較器と；該位相比較器の出力に基づいて発振周波数制御のための電圧を前記電圧制御発振回路に与えるチャージポンプ回路と；から成る第２ＰＬＬ回路を備え、
前記電圧制御発振回路の出力周波を前記クロックとして用いることを特徴とする請求項１に記載のＲＤＳ受信装置。 - 前記基準周波分周回路の出力は１２ｋＨｚであり、前記分周器の分周率は１／３６１であって、前記第２ＰＬＬ回路は前記電圧制御発振回路の発振周波数を４．３３２ＭＨｚにロックする固定ＰＬＬ回路であることを特徴とする請求項２に記載のＲＤＳ受信装置。
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