JP3827381B2 - Pll周波数シンセサイザ - Google Patents
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Description
【発明の属する技術分野】
本発明はRDS放送を受信するラジオに用いられるPLL周波数シンセサイザに関するものである。
【0002】
【従来の技術】
FM音声信号に音声以外の信号を多重させて放送し、番組に関する情報等を提供するラジオデータシステム(RDS:Radio Data System)が、欧州や米国で実用化されている。FM音声信号に多重されるRDS信号については欧州放送連盟が規格をまとめており、RDSデータには、例えば、国名コードや番組コードから成るプログラム識別コード、放送局名、同一番組を送信中の放送局の周波数リスト、音楽番組であるか会話番組であるかの識別コード、交通情報が含まれる。
【0003】
RDSデータは、文字として表示することもできるが、受信機の設定の制御に直接利用することも可能である。例えば、受信中の周波数の受信強度が低下したときに、上記周波数リストに記されている周波数の電界強度を調べて、同一番組を放送している放送局の中から最も電波の強い局を自動選局することができる。この機能を、例えばカーラジオに備えると、長距離を移動するときでも良好な受信状態を継続して維持することができる。
【0004】
図3に、多重されたFM音声信号とRDS信号のスペクトルを模式的に示す。音声信号には左音声と右音声の和(L+R)信号、左音声と右音声の差(L−R)信号、および差信号の搬送波周波数(38kHz)の1/2の周波数(19kHz)であるパイロット信号が含まれている。RDS信号用の副搬送波はこのパイロット信号の第3高調波に対して、等しい周波数(57kHz)で同位相または直交位相に設定される。RDS信号による音声信号用主搬送波の変調度は標準で約2.7%(±2kHz)であり、音声信号はRDS信号による影響を受けない。
【0005】
放送局におけるRDS信号の送信手順を図4に示す。RDSデータの伝送速度は1.1875kビット/秒に定められており、まず、1.1875kHzの基本クロック(A)を、デジタル信号であるRDSデータ(B)によって差動エンコードする。次いで、エンコード後のデータ(C)を基本クロック(A)を用いて2相PSK(Phase Shift Keying)変調し、変調後の信号(D)をハイパスフィルタに通す。さらに、フィルタ通過後の変調信号(E)によって副搬送波を搬送波抑圧型振幅変調して両側波帯(DSB)変調信号(F)とする。このDSB変調信号の両側波帯をFM音声信号に多重して送信する。
【0006】
RDS放送を受信する従来の受信機の概略構成を図5に示す。受信機は、選局用の周波を発信する局部発振回路54、外付けされた発振器60の基準周波を用いて局部発振回路54の発振周波数を制御するPLL周波数シンセサイザ55、受信した高周波を増幅し、これと局部発振回路54の発振周波とを混合して所望の周波数帯域を選び中間周波として出力する高周波増幅回路51、中間周波を増幅し検波する中間周波増幅検波回路52、検波された信号から音声信号を抽出してFM復調し左右の音声信号を生成するステレオ復調回路53を備えている。このFM受信用の一般的な構成に加えて、RDS復調回路56およびマイクロコンピュータ(MPU)57を設けることによりRDSデータを得ることを可能にしている。
【0007】
RDS復調回路56は、バンドパスフィルタにより中間周波増幅検波回路52の出力からRDS信号を抽出し、このRDS信号に対して上述の送信時の手順と逆の手順の処理を施す。RDS復調回路56は、PLL回路より成るデコーダを有しており、これによってRDS信号を復調しデコードして、得られたRDSデータと同期クロックとをMPU57に出力する。デコーダには、RDS復調回路56に対して外付けされた発振器61から基準周波が与えられる。
【0008】
MPU57は、同期クロックによってRDSデータの値を判別して含まれている情報を取得し、この情報を文字に変換して表示部58に表示する。MPU57はまた、PLL周波数シンセサイザ55にクロックや分周比等のデータを出力してその動作を制御し、これにより局部発振回路54の発振周波数を変化させて選局する周波数帯域を変化させる。通常の場合、MPU57は操作部59から伝達される使用者の操作に応じて選局のための制御を行うが、受信中の電界強度が所定レベルよりも低下したときには、前述のように、RDSデータから取得した周波数リストのうち最も強度の強い周波数を受信するようにPLL周波数シンセサイザ55を制御する。
【0009】
【発明が解決しようとする課題】
上記RDS受信機のPLL周波数シンセサイザとRDS復調回路は、別個の集積回路として独立したチップに形成されており、基準周波を供給する発振器がそれぞれに対して備えられている。PLL周波数シンセサイザおよびRDS復調回路と各発振器との接続は、これらを載置する回路基板に設けられた配線を介してなされることになる。
【0010】
ところが、PLLの基準周波は正確であることが要求されるから、基準周波を発振するための発振器としては、例えば水晶発振子のように、高精度である反面高価なものが必要となる。上記構成では、このような発振器を2つ必要としているため、必然的に受信機のコストが上昇する。また、部品点数が多い分、構成が複雑になって限られたスペース内に部品を配置することが困難になるとともに、製造工程も複雑化し、これによっても製造コストが上昇する。しかも、PLL周波数シンセサイザの基準周波とRDS復調回路の基準周波は異なる周波数に設定されており、このため2種類の発振器を用意する必要が生じて、部品点数のみならず部品の種類も多くなっている。
【0011】
本発明は、基準周波を発振する発振器の数を最小限とするとともに基板上の構成を簡素にした、RDS放送受信用PLL周波数シンセサイザとRDS復調回路を提供することを目的とする。
【0012】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るRDS受信装置では、FM放送波の選局のための局部発振回路の出力周波を可変分周するプログラマブルカウンタと;基準周波を分周する基準周波分周回路と;前記プログラマブルカウンタの出力と前記基準周波分周回路の出力とを比較して前記局部発振回路の発振制御用の信号を出力する位相比較回路と;から成る第1PLL回路と、前記基準周波分周回路の出力から生成されるクロックを用いて、FM放送波に多重されたRDS信号をデジタル信号に復調するRDS復調回路と、前記プログラマブルカウンタにおける分周比を制御する制御部と、を備えたRDS受信装置であって、前記制御部は、前記RDS復調回路とは別個に備えられた装置である構成(第1の構成)とする。
【0013】
上記構成のPLL周波数シンセサイザは、局部発振回路が出力する周波をロックしてFM放送波の選局をする機能と、FM放送波に多重されているRDS信号を復調する機能を兼ね備えたものとなる。これらの機能は相異なるものであるが、両機能に共通に利用し得る回路もあり、これを同一チップ内で共用することが可能となる。
【0014】
また上記第1の構成において、前記第1PLL回路と前記RDS復調回路は同一チップの集積回路内に、前記制御部は該集積回路外に各々設けられており、前記制御部による前記分周比の制御は、前記制御部から前記集積回路への信号入力によりなされ、前記制御部は更に、前記RDS復調回路により復調されたRDSデータと該RDSデータに係る同期クロックとを、前記集積回路による信号出力により受け取り、該RDSデータに含まれている情報を取得して出力するものであり、前記信号入力および信号出力は、所定のイネーブル信号に応じて、何れか一方が遮られる構成(第2の構成)としてもよい。
【0015】
また上記第1または第2の構成において、前記RDS復調回路は、電圧制御発振回路と;該電圧制御発振回路の出力周波を分周する分周器と;該分周器の出力と前記基準周波分周回路の出力とを比較する位相比較器と;該位相比較器の出力に基づいて発振周波数制御のための電圧を前記電圧制御発振回路に与えるチャージポンプ回路と;から成る第2PLL回路を備え、前記電圧制御発振回路の出力周波を前記クロックとして用いる構成(第3の構成)としてもよい。
【0016】
基準周波分周回路の出力を12kHz、分周器の分周率を1/361として、PLL回路を電圧制御発振回路の発振周波数を4.332MHzにロックする固定PLL回路とするとよい。RDS信号の復調に適するクロックを生成することができる。
【0017】
【発明の実施の形態】
以下、本発明の一実施形態のRDS受信機について図面を参照して説明する。図1にRDS受信機の概略構成を示す。RDS受信機1は、高周波増幅回路11、中間周波増幅検波回路12、ステレオ復調回路13、局部発振回路14、MPU17、表示部18および操作部19を備えている。これらは、図5に示した従来のRDS受信機の対応する構成要素と同様の機能を有するものである。ただし、受信機1はAM放送も受信し得るように構成されており、ステレオ復調回路13はAM復調も行う。
【0018】
本実施形態のRDS受信機1は、局部発振回路14の発振を制御するPLL周波数シンセサイザ15とRDS信号を復調するRDS復調回路16とを1チップに形成した集積回路2を備えている。集積回路2には水晶発振子から成る発振器20が外付けされており、発振器20から基準周波が与えられる。発振器20の発振周波数は7.2MHzまたは4.5MHzに設定されている。
【0019】
PLL周波数シンセサイザ15は、局部発振回路14の発振出力を入力され、これに基づいて制御信号を局部発振器14に出力してその発振周波数を所定値にロックする。RDS復調回路16は、中間周波増幅検波回路12の出力信号からRDS信号を抽出して復調し、得られたRDSデータと同期クロックとをMPU17に出力する。
【0020】
MPU17は、同期クロックによってRDSデータの値を判別して含まれている情報を取得し、この情報を文字に変換して表示部18に表示する。MPU17はまた、PLL周波数シンセサイザ15にクロックや分周比等の制御データを出力してその動作を制御し、これにより局部発振回路14の発振周波数を変化させて選局する周波数帯域を変化させる。通常の場合、MPU17は操作部19から伝達される使用者の操作に応じて、FMとAMのバンド切り換えを含めた選局の制御を行う。
【0021】
受信中のFM信号の電界強度が所定レベルよりも低下したときには、MPU17はRDSデータから取得した周波数リストに含まれる各周波数に対応する制御データを順次PLL周波数シンセサイザ15に出力して、同一番組を放送している周波数を順次選局させ、電界強度の最も高い周波数を見い出してその周波数を選局させる。この選局制御は1秒以下の短時間に行われる。したがって、使用者に受信周波数帯域が変化したことを意識させることなく、同一番組を良好なレベルで継続して受信することができる。
【0022】
1チップとして形成された集積回路2の構成を図2に示す。集積回路2は発振器20から与えられる基準周波を分周する基準周波分周回路21、局部発振回路14が発振するFM受信用発振出力(FMIN)またはAM受信用発振出力(AMIN)を所定の率で分周する分周器22、分周器22の出力を可変分周する16ビットのプログラマブルカウンタ23、基準周波分周回路21の出力とプログラマブルカウンタ23の出力を比較する位相検波器24を備えている。
【0023】
これらの回路がPLL周波数シンセイサイザ15を構成する。位相検波器24の出力によってチャージポンプ25の出力電圧を制御し、その出力電圧をローパスフィルタ26を介して局部発振回路14に与えて所望の発振周波数にロックする。これにより高周波増幅回路11において受信波と混合される周波が定まって、周波数帯域の選択すなわち選局がなされる。なお、基準周波分周回路21は、位相検波器24に与える分周周波のほか、12kHzの分周周波も出力する。
【0024】
集積回路2は、また、バンドパスフィルタとコンパレータから成る回路31、PLL回路から成るRDSデコーダ32、および固定PLL回路33を備えており、これらがRDS復調回路16を構成する。バンドパスフィルタ/コンパレータ回路31は、中間周波増幅検波回路12の出力(MUX)を与えられて、バンドパスフィルタによってFM副搬送波の57kHzを中心とするRDS信号のみを通過させ、フィルタ通過後のRDS信号をコンパレータにより所定値と比較してデジタル化する。このバンドパスフィルタ/コンパレータ回路31により、図4の2相PSK変調信号(D)が再生される。
【0025】
RDSデコーダ32は、バンドパスフィルタ/コンパレータ回路31から出力される2相PSK変調信号を固定PPL回路33から与えられるクロックを用いて図4の差動エンコードデータ(C)とし、これをデコードしてRDSデータ(B)と同期クロック(A)を再生する。得られたRDSデータおよび同期クロックはMPU17に出力される。
【0026】
固定PLL回路33は、4.332MHzを発振する電圧制御発振回路34、その発振周波を1/361に分周する分周器35、分周器35の出力と基準周波分周回路21の12kHzの出力を比較する位相検波器36、位相検波器36の出力によって出力電圧を制御され、その出力電圧を制御電圧として電圧制御発振回路34に与えるチャージポンプ37から成る。
【0027】
電圧制御発振回路34の発振周波は分周器35によって分周され、これが発振器20の基準周波から生成された12kHzの周波と比較される。電圧制御発振回路34の発振周波数が4.332MHzよりも高いときすなわち分周器35の出力周波が12kHzよりも高いときには、位相検波器36はチャージポンプ37の出力電圧を低下させる。逆に、分周器35の出力周波が12kHzよりも低いときには、位相検波器36はチャージポンプ37の出力電圧を上昇させる。これにより、電圧制御発振回路34の発振周波数がロックされる。
【0028】
こうして正しく所定値にロックされ副搬送波周波数の整数倍となった電圧制御発振回路34の発振周波が、クロックとしてRDSデコーダ32に与えられることになる。したがって、RDSデコーダ32はRDS信号を正しく復調することができる。
【0029】
集積回路2は、図示したように24個の入出力用端子を有しており、このうちの3端子CE、CK、DAを介してMPU17に接続されている。RDSデータと同期クロックは端子CKおよびDAからMPU17に出力される。これらの端子CK、DAは出力のみならず、それぞれ、PLL周波数シンセサイザ15へのクロックと制御データの入力にも用いる。MPU17から入力される制御データには、FMとAMのバンドの切り換えを行うための分周器22およびプログラマブルカウンタ23の入力切り換え指示、および各バンド内での選局を行うためのプログラムカウンタ23の分周比が含まれる。
【0030】
MPU17は、チップイネーブル信号を端子CEから集積回路2に与えて、その入出力の状態を制御する。チップイネーブル信号が高レベルのときは、端子CK、DAへのRDSデータと同期クロックの出力が遮られ、この間に、MPU17からPLLクロックと制御データを入力する。チップイネーブル信号が低レベルのときは、端子CK、DAへのRDSデータと同期クロックの出力は遮られず、MPU17はこれらを読み取り、この間、PLLクロックと制御データの入力を行わない。
【0031】
こうして入力と出力の衝突を回避しつつ端子CK、DAを入力と出力に共用することで、端子数を増加させることなく1チップ上にPLL周波数シンセサイザ15とRDS復調回路16を実現している。
【0032】
【発明の効果】
請求項1のPLL周波数シンセサイザによるときは、局部発振回路が出力する周波をロックしてFM放送波の選局をする機能とFM放送波に多重されているRDS信号を復調する機能とが1チップの集積回路でなされるため、実装時のスペースが小さくなるとともに、回路基板の配線も減少して構成が簡素になる。したがって、RDS受信機を小型化することが可能であり、製造コストを低く抑えることができる。さらに、選局とRDS信号の復調とに同一回路を共用することも可能であるから、回路数を減少させることも可能であり、これによってもコストの低下を図ることができる。
【0033】
請求項2のPPL周波数シンセサイザでは、基準周波分周回路の出力を局部発振回路の発振制御とRDS信号の復調とに利用するから、RDS信号の復調のために専用の基準周波やその分周回路を用意する必要がなくなる。したがって、部品点数が減少して実装工程が簡略になる。
【0034】
請求項3のPLL周波数シンセサイザでは、同一の基準周波を用いて選局とRDS信号の復調がなされるから、両機能のために個別に、高精度で高価な基準発振器を設ける必要がない。したがって、受信機のコストを大きく低減することが可能である。また、2種類の基準発振器を用意する必要がないため、部品の種類が減少して部品管理も容易である。
【0035】
請求項4のPLL周波数シンセサイザは、適切なクロックを生成してRDS信号を確実に復調することができる。
【図面の簡単な説明】
【図1】 本発明の一実施形態のRDS受信機の概略構成を示す図。
【図2】 PLL周波数シンセサイザとRDS復調回路を含む集積回路の構成を示す図。
【図3】 多重されたFM音声信号とRDS信号のスペクトルを模式的に示す図。
【図4】 RDS信号の送信手順を示す図。
【図5】 従来のRDS受信機の概略構成を示す図。
【符号の説明】
1 RDS受信機
2 集積回路
11 高周波増幅回路
12 中間周波増幅検波回路
13 ステレオ復調回路
14 局部発振回路
15 PLL周波数シンセサイザ
16 RDS復調回路
17 マイクロコンピュータ
18 表示部
19 操作部
20 基準発振器
21 基準周波分周回路
23 プログラマブルカウンタ
24 位相検波器
31 バンドパスフィルタ/コンパレータ回路
32 RDSデコーダ
33 固定PLL回路
34 電圧制御発振回路
35 分周器
36 位相検波器
37 チャージポンプ
Claims (3)
- FM放送波の選局のための局部発振回路の出力周波を可変分周するプログラマブルカウンタと;基準周波を分周する基準周波分周回路と;前記プログラマブルカウンタの出力と前記基準周波分周回路の出力とを比較して前記局部発振回路の発振制御用の信号を出力する位相比較回路と;から成る第1PLL回路と、
前記基準周波分周回路の出力から生成されるクロックを用いて、FM放送波に多重されたRDS信号をデジタル信号に復調するRDS復調回路と、
前記プログラマブルカウンタにおける分周比を制御する制御部と、を備えたRDS受信装置であって、
前記制御部は、前記RDS復調回路とは別個に備えられた装置であり、
前記第1PLL回路と前記RDS復調回路は同一チップの集積回路内に、前記制御部は該集積回路外に各々設けられており、
前記制御部による前記分周比の制御は、前記制御部から前記集積回路への信号入力によりなされ、
前記制御部は更に、前記RDS復調回路により復調されたRDSデータと該RDSデータに係る同期クロックとを、前記集積回路による信号出力により受け取り、該RDSデータに含まれている情報を取得して出力するものであり、
前記信号入力および信号出力は、所定のイネーブル信号に応じて、何れか一方が遮られることを特徴とするRDS受信装置。 - 前記RDS復調回路は、電圧制御発振回路と;該電圧制御発振回路の出力周波を分周する分周器と;該分周器の出力と前記基準周波分周回路の出力とを比較する位相比較器と;該位相比較器の出力に基づいて発振周波数制御のための電圧を前記電圧制御発振回路に与えるチャージポンプ回路と;から成る第2PLL回路を備え、
前記電圧制御発振回路の出力周波を前記クロックとして用いることを特徴とする請求項1に記載のRDS受信装置。 - 前記基準周波分周回路の出力は12kHzであり、前記分周器の分周率は1/361であって、前記第2PLL回路は前記電圧制御発振回路の発振周波数を4.332MHzにロックする固定PLL回路であることを特徴とする請求項2に記載のRDS受信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34586596A JP3827381B2 (ja) | 1996-12-25 | 1996-12-25 | Pll周波数シンセサイザ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34586596A JP3827381B2 (ja) | 1996-12-25 | 1996-12-25 | Pll周波数シンセサイザ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10190411A JPH10190411A (ja) | 1998-07-21 |
JP3827381B2 true JP3827381B2 (ja) | 2006-09-27 |
Family
ID=18379526
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34586596A Expired - Lifetime JP3827381B2 (ja) | 1996-12-25 | 1996-12-25 | Pll周波数シンセサイザ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3827381B2 (ja) |
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1996
- 1996-12-25 JP JP34586596A patent/JP3827381B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH10190411A (ja) | 1998-07-21 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051012 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051018 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051219 |
|
A02 | Decision of refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060511 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060516 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060704 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060704 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090714 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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