JP3810718B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP3810718B2
JP3810718B2 JP2002252890A JP2002252890A JP3810718B2 JP 3810718 B2 JP3810718 B2 JP 3810718B2 JP 2002252890 A JP2002252890 A JP 2002252890A JP 2002252890 A JP2002252890 A JP 2002252890A JP 3810718 B2 JP3810718 B2 JP 3810718B2
Authority
JP
Japan
Prior art keywords
film
wiring
semiconductor device
manufacturing
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002252890A
Other languages
English (en)
Other versions
JP2004095728A (ja
Inventor
雅延 池田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2002252890A priority Critical patent/JP3810718B2/ja
Priority to US10/634,838 priority patent/US6930045B2/en
Publication of JP2004095728A publication Critical patent/JP2004095728A/ja
Application granted granted Critical
Publication of JP3810718B2 publication Critical patent/JP3810718B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)
  • Formation Of Insulating Films (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、銅を配線材料とする半導体装置の製造方法に関する。
【0002】
【従来の技術】
半導体素子の高集積化、チップサイズの縮小化に伴い、配線の微細化及び多層配線化が加速的に進められている。こうした多層配線を有するロジックデバイスにおいては、配線遅延がデバイスの信号遅延の支配的な要因の一つとなりつつある。
【0003】
デバイスの信号遅延の要因の一つとなりつつある配線遅延は、配線抵抗と配線容量の積と比例関係にある。したがって、配線遅延を改善するためには、配線抵抗及び配線容量を低減することが重要になってくる。
【0004】
配線抵抗を低減する方法としては、層間絶縁膜として低誘電率絶縁膜を用い、配線材料としてCuを用いることが検討されている。特に、低い抵抗率を有し、成膜の容易さ、安定性に優れ、配線遅延の低減に大きく寄与しうるCu配線を用いることは、デバイス性能の向上に大きく寄与すると考えられている。
【0005】
Cu配線の形成工程においては、配線間を電気的に接続するため、配線間の絶縁膜に、エッチングによりコンタクトホールが形成される。図14(a)はコンタクトホール形成後の様子を示す断面図である。基板100上に形成された絶縁膜102に、Cu配線104が埋め込まれている。絶縁膜102上には、拡散防止膜106と、絶縁膜108とが順次形成されており、絶縁膜108及び拡散防止膜106には、Cu配線104に達するコンタクトホール110が形成されている。
【0006】
形成されたコンタクトホール110の内壁には、エッチング中に生じるフルオロカーボンポリマー等の汚染物質112が付着している。このような汚染物質112を除去するために、通常、薬液を用いたウェット洗浄が行われている。
【0007】
ウェット洗浄後の乾燥については、一般に、基板を回転したときの遠心力によって液体を除去するスピンドライ法が用いられている。従来のCu配線のように、直径が0.30μm程度のコンタクトホールが用いられる場合には、スピンドライ法によりコンタクトホールの内部まで充分に乾燥することができた。
【0008】
しかしながら、配線の微細化に伴い、コンタクトホールの直径も小さくなっていくと、コンタクトホールに洗浄液が入り込んだ場合に毛細管現象が発生する。このため、コンタクトホールの狭小化が進行するにつれて、スピンドライ法ではコンタクトホール内部まで充分に乾燥することが困難となってくる。
【0009】
コンタクトホール内部の乾燥が不十分である場合には、次の工程までの間に、コンタクトホール内に残存した洗浄液或いはフルオロカーボンポリマーが、大気中の成分H2S、H2Oと反応し、さらに、その反応物が下地のCu配線と反応する。この結果、図14(b)に示すように、コンタクトホール110底部に露出したCu配線104表面に、CuF4 、CuO、Cu2O等からなる酸化物層114が形成され、配線間を接続したときに、コンタクト不良が生じてしまうことがある。
【0010】
また、配線のパターニングに先立ってコンタクトホールを形成する半導体装置の製造方法では、コンタクトホールの洗浄にアルカリ性薬液を用い、配線パターンのパターニングに化学増幅型レジストを用いることがある。この場合、洗浄後の乾燥が不十分であると、コンタクトホール内に乾燥処理後も残留しているアルカリ性薬液が酸失活材として化学増幅型レジストに作用する。この結果、図14(c)に示すように、絶縁膜108上に形成された化学増幅型のレジスト膜116に、裾引き現象によるパターニング不良が生じ、高精度での配線のパターニングが困難となるという不具合も想定される。
【0011】
かかる洗浄後の不十分な乾燥による弊害を除去するため、これまでに種々の方法が提案されている。
【0012】
例えば特開平8−64514号公報には、スピンドライ法による乾燥の後に、減圧乾燥を行う方法が開示されている。図15は、特開平8−64514号公報に開示された半導体装置の製造方法を示すフローチャートである。図示するように、エッチングによるコンタクトホールの形成工程S100の後に、薬液による洗浄工程S102、スピンドライ法による乾燥工程S104、及び減圧乾燥工程S106が順次行われる。
【0013】
また、特開平9−275085号公報には、スピンドライ法による乾燥及び減圧乾燥の後に、プラズマによるドライ洗浄を行う方法が開示されている。図16は、特開平9−275085号公報に開示された半導体装置の製造方法を示すフローチャートである。図示するように、エッチングによるコンタクトホールの形成工程S200の後に、薬液による洗浄工程S202、スピンドライ法による乾燥工程S204、及び減圧乾燥工程S206が順次行われる。さらに、減圧乾燥工程S206の後に、プラズマによるドライ洗浄工程S208が行われる。
【0014】
【発明が解決しようとする課題】
Cu配線を形成する場合には、コンタクトホール形成後の洗浄に用いる薬液として、一般に、フッ化アンモニウム(NH4F)或いはヒドロキシアミン(NH2OH)が用いられている。これらアルカリ性の薬液に、コンタクトホール底部に露出したCu配線の表面が曝されると、図17に示すように、Cu配線104の表面にはCuF4 、CuO、Cu2O等のCu表面変質層118が形成される。Cu表面変質層118は、コンタクト抵抗の上昇を招き、さらにはコンタクト不良の一因となる。
【0015】
しかしながら、薬液洗浄後に、単にスピンドライ法による乾燥や減圧乾燥を行うのみでは、Cu配線の表面に形成されたCuF4 、CuO、Cu2Oはそのまま残存してしまっていた。
【0016】
前述した特開平9−275085号公報に開示された方法は、コンタクトホール底部に露出したCu配線表面に薬液洗浄により形成されたCuF4 、CuO、Cu2Oを除去すべく、減圧乾燥後に、H2 プラズマによるドライ洗浄を行うものである。Cu配線の表面に形成されたCuF4 、CuO、Cu2Oを、H2 プラズマによって還元することにより除去してから、配線間を接続する金属でコンタクトホールを埋め込むことにより、コンタクト不良の発生を抑制することができる。
【0017】
しかし、配線間の絶縁膜として有機膜、オルガノシリケート膜等の低誘電率絶縁膜を用いた場合にH2 プラズマによるドライ洗浄を適用すると、次のような弊害の発生が考えられる。
【0018】
まず、このような低誘電率絶縁膜は、H2 プラズマに曝されることによりエッチングされ、ボーイング等の形状劣化が生じてしまう場合がある。例えば、有機膜の場合には、次の反応式に示すようにエッチングされ、ボーイング等の形状劣化が生じる。
【0019】
C(s)+4H(g) → CH4 (g)↑
また、低誘電率絶縁膜は、H2 プラズマに曝されることにより表面が変質し、脱ガス成分を容易に吸着する膜となってしまう場合がある。すなわち、図18に示すように、絶縁膜108を低誘電率絶縁膜とした場合には、その表面に、脱ガス成分吸着性変質膜120が形成される。例えば、オルガノシリケート膜の場合は、次の反応式に示すように、H2O等の脱ガス成分の吸着サイトが表面に形成される。
【0020】
Si-CH3(s)+H(g) → Si-*+CH4 (g)↑
こうして形成されたH2O等の脱ガス成分の吸着サイトには、以下のようにH2O等の脱ガス成分が吸着する。
【0021】
Si-*+H2O→Si-OH2
このように、低誘電率絶縁膜にコンタクトホールを形成した場合には、H2 プラズマを用いたドライ洗浄により、低誘電率絶縁膜の形状劣化や表面変質が生じてしまう。このため、安定性及び信頼性の高い多層配線構造を提供することは困難であると考えられる。
【0022】
本発明の目的は、Cu配線において微細なコンタクトホールを用いる場合であっても、安定性及び信頼性の高い配線構造を形成しうる半導体装置の製造方法を提供することにある。
【0023】
【課題を解決するための手段】
上記目的は、基板上に形成され、銅配線層が埋め込まれた第1の絶縁膜上に、第2の絶縁膜を形成する工程と、前記第2の絶縁膜に、前記銅配線層に達するコンタクトホールを形成する工程と、前記コンタクトホールを形成した前記基板を薬液により洗浄する工程と、前記薬液により洗浄した前記基板を乾燥する工程と、乾燥した前記基板を、還元雰囲気下で320℃以上420℃以下の温度でアニールして前記コンタクトホールの底部に露出した前記銅配線層の表面に形成された銅表面変質層を還元する工程とを有することを特徴とする半導体装置の製造方法により達成される。
【0024】
【発明の実施の形態】
[本発明の原理]
まず、本発明による半導体装置の製造方法の原理について図1乃至図3を用いて説明する。図1は本発明による半導体装置の製造方法を示すフローチャート、図2は本発明による半導体装置の製造方法の原理を説明する断面図、図3はアニール時のCuのマイグレーションにより形成されるボイドを示す断面図である。
【0025】
本発明による半導体装置の製造方法では、Cu配線の形成工程において、図1に示すように、Cu配線に達するコンタクトホールをエッチングによって絶縁膜に形成する工程S10と、薬液を用いてコンタクトホールを洗浄する工程S12と、スピンドライによる乾燥工程S14と、減圧乾燥工程S16と、還元雰囲気下でのアニール工程S18とが順次行われる。
【0026】
本発明による半導体装置の製造方法は、コンタクトホールを形成し、NH4F、NH2OH等の薬液により洗浄した基板をスピンドライ法及び減圧乾燥により乾燥した後に、H2 ガス、NH3 ガス等を含有する還元雰囲気下でアニールする工程を有することに主たる特徴がある。
【0027】
スピンドライ法による乾燥及び減圧乾燥後の還元雰囲気下でのアニールにより、洗浄に用いた薬液を充分に乾燥できるのみならず、コンタクトホール底部に露出したCu配線の表面に形成されるCuF4 、CuO、Cu2Oを還元し、Cuを再生することができる。これにより、コンタクト不良の発生を抑制することができ、安定性及び信頼性の高い配線構造を形成することができる。
【0028】
さらに、還元雰囲気下でのアニールは、H2 プラズマによるドライ洗浄とは異なり、コンタクトホールが形成された低誘電率膜に対して、ボーイング等の形状劣化や、表面の変質等の影響を与えることなくCuF4 、CuO、Cu2Oを還元除去することができる。
【0029】
図2(a)は、Cu配線に達するコンタクトホールをエッチングにより形成した後の様子を示す断面図である。図示するように、基板10上に形成された絶縁膜12に、Cu配線14が埋め込まれている。Cu配線14が埋め込まれた絶縁膜12上には、拡散防止膜16と、絶縁膜18とが順次形成されている。絶縁膜18及び拡散防止膜16には、Cu配線14に達するコンタクトホール20が形成されている。エッチング後のコンタクトホール20内には、レジスト膜の残渣等の汚染物質22が付着している。
【0030】
かかる汚染物質を除去すべく、NH4F、NH2OH等の薬液を用いたウェット洗浄が行われる。図2(b)は、薬液による洗浄後のコンタクトホールの様子を示す断面図である。図示するように、薬液を用いたウェット洗浄により汚染物質22は除去されるが、コンタクトホール20底部に露出しているCu配線14の表面に、NH4F、NH2OH等の薬液との反応によりCuF4 、CuO、Cu2O等のCu表面変質層24が形成されている。
【0031】
Cu配線14表面に形成されたCu表面変質層24は、図2(c)に示すように、H2 、NH3 等の還元性の気体を含有する還元雰囲気下でのアニールにより以下に示す反応式のように還元され、Cu配線14表面のCuが再生する。
【0032】
CuF4 は、H2 又はNH3 と以下のように反応する。
【0033】
CuF4(s)+H2(g) → Cu(s)+4HF(g)↑
3CuF4(s)+4NH3(g) → 3Cu(s)+4NF3(g)↑+6H2(g)↑
CuOは、H2 又はNH3 と以下のように反応する。
【0034】
CuO(s)+H2(g) → Cu(s)+H2O(g)↑
3CuO(s)+2NH3(g) → 3Cu(s)+2N2(g)↑+3H2O(g)↑
Cu2Oは、H2 又はNH3 と以下のように反応する。
【0035】
Cu2O(s)+H2(g) → 2Cu(s)+H2O(g)↑
3Cu2O(s)+2NH3(g) → 6Cu(s)+2N2(g)↑+3H2O(g)↑
アニールを行う還元雰囲気としては、H2 ガス或いはNH3 ガスを単独で用いるのみならず、例えば、H2 とN2 との混合ガス、H2 とHe、Ar、Kr、Xe等の希ガスとの混合ガス、H2 とNH3 との混合ガス、NH3 とN2 との混合ガス、NH3 とHe、Ar、Kr、Xe等の希ガスとの混合ガス等を用いることもできる。
【0036】
なお、アニールを行う還元雰囲気中の酸素濃度については、100ppm以下に制御することが望ましい。
【0037】
100ppmよりも高い酸素濃度の還元雰囲気下でアニールを行うと、露出したCu配線表面のCuが酸化されてしまう。Cuの酸化現象は粒界で生じやすく、この粒界での酸化現象は、配線の信頼性試験を行う際に原子輸送の拡散パスとなる。このため、配線材料として用いるCuの酸化は、配線の信頼性の著しい低下を招いてしまう。したがって、アニールを行う還元雰囲気中の酸素濃度を100ppm以下に制御することが望ましい。
【0038】
また、還元雰囲気下でのアニール温度の範囲は、320℃以上420℃以下であることが望ましい。
【0039】
次の表1は、還元雰囲気下でのアニール温度を変化して測定したボイドの有無による配線寿命及びコンタクト抵抗の結果を表にしたものである。ボイドの有無による配線寿命については、400℃のアニール温度を基準とし、配線寿命が基準と同等或いはそれ以上の温度は○で示し、基準の0.6倍以上0.8倍以下の温度は△で示し、基準の0.6倍未満の温度は×で示している。コンタクト抵抗については、同様に400℃のアニール温度を基準とし、コンタクト抵抗が基準よりも小さい温度は○で示し、基準の1倍以上1.2倍以下の温度は△で示し、基準の1.2倍を超過する温度は×で示している。
【0040】
【表1】
Figure 0003810718
まず、表1から明らかなように、420℃よりも高温でアニールを行うと、配線寿命の低下がみられる。これは、420℃よりも高温でのアニールでは、図3に示すように、拡散防止膜16とCu配線14との界面において熱によるCuのマイグレーションが生じ、配線部分からCuがビア部分に移動する結果、Cu配線14にボイド25が形成されるためである。したがって、アニール温度は、上述のように、420℃以下とすることが望ましい。
【0041】
一方、320℃よりも低温でアニールを行うと、コンタクト抵抗が上昇してしまっている。これは、320℃よりも低温でのアニールでは、CuF4 、CuO、Cu2O等のCu表面変質層を十分に除去することができないためである。したがって、アニール温度は、上述のように、320℃以上とすることが望ましい。
【0042】
以上のようにして、本発明による半導体装置の製造方法によれば、還元雰囲気下でのアニールにより、薬液との反応によりCu配線表面に形成されたCuF4 、CuO、Cu2O等のCuのフッ化物、酸化物を除去することができる。これにより、コンタクト抵抗の上昇、配線間のコンタクト不良の発生を抑制し、安定性及び信頼性の高いCu配線を形成することができる。
【0043】
[実施形態]
次に、本発明の一実施形態による半導体装置の製造方法について図4乃至図13を用いて説明する。図4は本実施形態による半導体装置の製造方法により形成されるCu配線の構造を示す断面図、図5乃至図13は本実施形態による製造方法を示す工程断面図である。
【0044】
本実施形態による半導体装置の製造方法は、第1層目のCu配線と、ビアを介して第1層目のCu配線に接続する第2層目のCu配線とを有する図4に示す多層配線構造を形成するものである。
【0045】
図示するように、シリコン基板26上に、有機低誘電率膜28と、シリコン酸化膜30とが順次形成されている。有機低誘電率膜28及びシリコン酸化膜30には、第1の配線溝32が形成されている。第1の配線溝32には、バリアメタルとしてのタンタル膜34を介して、Cu膜からなる第1のCu配線36が埋め込まれている。
【0046】
Cu配線36が埋め込まれたシリコン酸化膜30上には、シリコン窒化膜からなる拡散防止膜38と、シリコン酸化膜40と、有機低誘電率膜42と、シリコン酸化膜44とが順次形成されている。
シリコン酸化膜44及び有機低誘電率膜42には、第2の配線溝46が形成されている。シリコン酸化膜40及び拡散防止膜38には、第1のCu配線36に達し、第2の配線溝46と接続するコンタクトホール48が形成されている。
【0047】
第2の配線溝46には、バリアメタルとしてのタンタル膜50を介して、Cu膜からなる第2のCu配線52が埋め込まれている。コンタクトホール48には、バリアメタルとしてのタンタル膜50を介して、Cu膜からなる第2の配線52のビア部52が埋め込まれている。
【0048】
第2層目のCu配線52が埋め込まれたシリコン酸化膜44上には、シリコン窒化膜からなる拡散防止膜56が形成されている。
【0049】
以下、本実施形態による半導体装置の製造方法について図5乃至図13を用いて説明する。
【0050】
まず、シリコン基板26上に、例えばスピンコート法により、厚さ150nmの有機低誘電率膜28を形成する。有機低誘電率膜28としては、例えば、アリルエーテル系、フルオロカーボン系、ハイドロジェンシロセスキオキサン系、ハオドロメチルシロセスキオキサン系、ポーラスオキサン系、ポーラスアリルエーテル系の有機膜やオルガノシリケート膜等の低誘電率膜を用いることができる。
【0051】
次いで、有機低誘電率膜28上に、例えばプラズマCVD(Chemical Vapor Deposition)法により、厚さ250nmのシリコン酸化膜30を形成する。シリコン酸化膜30の代わりに、シリコン窒化酸化膜、シリコン窒化膜等をプラズマCVD法により形成してもよい。
【0052】
次いで、シリコン酸化膜30上に、厚さ60nmの反射防止膜58を形成する(図5(a)を参照)。
【0053】
次いで、反射防止膜58上に、レジスト膜60を形成する。次いで、フォトリソグラフィーにより、第1層目の配線パターンの形成予定領域を露出する形状に、レジスト膜60をパターニングする。(図5(b)を参照)。
【0054】
次いで、パターニングしたレジスト膜60をマスクとして、例えばRIE(Reactive Ion Etching)法により、反射防止膜58、シリコン酸化膜30、及び有機低誘電率膜28を順次エッチングする。こうして、第1層目の配線パターンを有する第1の配線溝32を形成する。第1の配線溝32を形成した後、レジスト膜60及び反射防止膜58を除去する(図5(c)を参照)。
【0055】
次いで、第1の配線溝32が形成されたシリコン基板26を、NH4F、NH2OH等の薬液を用いてウェット洗浄する。
【0056】
薬液による洗浄終了後、まず、スピンドライ法による乾燥を行う。
【0057】
次いで、例えば酸素濃度が100ppmの窒素ガス雰囲気下、圧力10Torrで減圧乾燥を行う。
【0058】
次いで、NH3 ガスの還元雰囲気下でのアニールを行う(図6(a)を参照)。アニールの条件としては、例えば、温度を400℃、圧力を4Torr、NH3 ガスの流量を2000sccm、アニール時間を5分とする。このアニールにより、エッチングの際に側壁部分が受けたダメージにより生じる脱ガス成分を除去することができる。
【0059】
こうして、薬液による洗浄後の一連の処理により、第1の配線溝32内を含めて十分に乾燥し、第1の配線溝内の汚染物質を十分に除去することができる。
【0060】
次いで、全面に、例えばスパッタ法により、バリアメタルとしての厚さ15nmのタンタル膜34と、厚さ130nmのシードCu膜62とを順次形成する(図6(b)を参照)。
【0061】
次いで、シードCu膜62上に、電解めっき法により、厚さ970nmのCu膜64を形成する(図6(c)を参照)。
【0062】
次いで、CMP(Chemical Mechanical Polishing)法により、第1の配線溝32以外の部分に形成されているCu膜64、シードCu膜62、タンタル膜34、及びシリコン酸化膜30の上部を除去する。こうして、第1の配線溝32に埋め込まれたCu膜64からなる第1のCu配線36を形成する(図7(a)を参照)。
【0063】
次いで、全面に、例えばプラズマCVD法により、厚さ70nmのシリコン窒化膜からなる拡散防止膜38と、厚さ280nmのシリコン酸化膜40とを順次形成する(図7(b)を参照)。
【0064】
次いで、シリコン酸化膜40上に、例えばスピンコート法により、厚さ150nmの有機低誘電率膜42を形成する。有機低誘電率膜42としては、有機低誘電率膜28と同様に、例えば、アリルエーテル系、フルオロカーボン系、ハイドロジェンシロセスキオキサン系、ハオドロメチルシロセスキオキサン系、ポーラスオキサン系、ポーラスアリルエーテル系等の低誘電率膜を用いることができる。
【0065】
次いで、有機低誘電率膜42上に、例えばプラズマCVD法により、厚さ250nmのシリコン酸化膜44を形成する。シリコン酸化膜44の代わりに、シリコン窒化酸化膜、シリコン窒化膜等をプラズマCVD法により形成してもよい。
【0066】
次いで、シリコン酸化膜44上に、例えばプラズマCVD法により、後の工程でエッチングのマスクとして用いる厚さ100nmのシリコン窒化膜66を形成する(図7(c)を参照)。
【0067】
次いで、シリコン窒化膜66上に、厚さ60nmの反射防止膜68を形成する。
【0068】
次いで、反射防止膜68上に、レジスト膜70を形成する。次いで、フォトリソグラフィーにより、第2層目の配線パターンの形成予定領域を露出する形状に、レジスト膜70をパターニングする。(図8(a)を参照)。
【0069】
次いで、パターニングしたレジスト膜70をマスクとして、例えばRIE法により、反射防止膜68及びシリコン窒化膜66を順次エッチングする。こうして、シリコン窒化膜66を、第2層目の配線パターンの形成予定領域を露出する形状にパターニングする。シリコン窒化膜66をパターニングした後、レジスト膜70及び反射防止膜68を除去する(図8(b)を参照)。
【0070】
次いで、全面に、厚さ140nmの反射防止膜72を形成する。
【0071】
次いで、反射防止膜72上に、レジスト膜74を形成する。次いで、フォトリソグラフィーにより、第1のCu配線36と第2のCu配線52とを接続するビアホール48の形成予定領域を露出する形状に、レジスト膜74をパターニングする。(図9(a)を参照)。
【0072】
次いで、パターニングしたレジスト膜74をマスクとして、例えばRIE法により、反射防止膜72、シリコン窒化膜66、及びシリコン酸化膜44を順次エッチングする(図9(b)を参照)。
【0073】
次いで、シリコン酸化膜44の除去により露出した有機低誘電率膜42をエッチングする。有機低誘電率膜42のエッチングとともに、レジスト膜74及び反射防止膜72も除去される(図10(a)を参照)。
【0074】
次いで、シリコン窒化膜66をマスクとして、例えばプラズマエッチング法により、シリコン酸化膜44と、有機低誘電率膜42を除去した領域に露出したシリコン酸化膜40とをエッチングする。こうして、第2層目の配線パターンを有する第2の配線溝46をシリコン酸化膜44に形成するとともに、ビアホール48をシリコン酸化膜40まで形成する(図10(b)を参照)。
【0075】
次いで、例えばプラズマエッチング法により、マスクとして用いたシリコン窒化膜66と、ビアホール48底部に露出したシリコン窒化膜からなる拡散防止膜38を同時に除去する(図11(a)を参照)。
【0076】
次いで、第2の配線溝46が形成されたシリコン酸化膜44をマスクとして、第2の配線溝46の底部に露出した有機低誘電率膜42をエッチングする。こうして、第2の配線溝46を有機低誘電率膜42まで形成する(図11(b)を参照)。
【0077】
次いで、第2の配線溝46及びビアホール48が形成されたシリコン基板26を、NH4F、NH2OH等の薬液を用いてウェット洗浄する。
【0078】
薬液による洗浄終了後、まず、スピンドライ法による乾燥を行う。
【0079】
次いで、例えば酸素濃度が100ppmの窒素ガス雰囲気下、圧力10Torrでの減圧乾燥を行う。
【0080】
次いで、NH3 ガスの還元雰囲気下でのアニールを行う(図11(c)を参照)。アニールの条件としては、例えば、温度を400℃、圧力を4Torr、NH3 ガスの流量を2000sccm、アニール時間を5分とする。
【0081】
こうして、薬液による洗浄後の一連の処理により、第2の配線溝32及びビアホール48内を含めて十分に乾燥し、第1の配線溝32及びビアホール48内の汚染物質を十分に除去することができる。また、NH4F、NH2OH等の薬液との反応により、ビアホール48底部に露出したCu配線36表面に形成されるCuF4 、CuO、Cu2O等のCu表面変質層を除去することができる。
【0082】
次いで、全面に、例えばスパッタ法により、バリアメタルとしての厚さ15nmのタンタル膜50と、厚さ130nmのシードCu膜76とを順次形成する(図12(a)を参照)。
【0083】
次いで、シードCu膜76上に、電解めっき法により、厚さ970nmのCu膜78を形成する(図12(b)を参照)
次いで、CMP法により、第2の配線溝46及びビアホール48以外の部分に形成されているCu膜78、シードCu膜76、タンタル膜50、及びシリコン酸化膜44の上部を除去する。こうして、第2の配線溝46に埋め込まれたCu膜78かからなる第2のCu配線52と、ビアホール48に埋め込まれたCu膜78からなるCu配線52のビア部54を形成する(図13(a)を参照)。
【0084】
次いで、全面に、例えばプラズマCVD法により、厚さ70nmのシリコン窒化膜からなる拡散防止膜56を形成する(図13(b)を参照)。
【0085】
こうして、本実施形態による半導体装置の製造方法により、図4に示す多層配線構造が形成される。
【0086】
このように、本実施形態によれば、薬液によってコンタクトホールを洗浄した後に、還元雰囲気下でアニールすることにより、洗浄後の乾燥を十分に行うことができ、また、薬液との反応によりCu配線表面に形成されたCuF4 、CuO、Cu2O等のCuのフッ化物、酸化物を除去することができる。このとき、コンタクトホールが形成された絶縁膜の形状劣化や表面変質を招くこともない。これにより、コンタクト抵抗の上昇、配線間のコンタクト不良の発生を抑制し、安定性及び信頼性の高いCu配線を形成することができる。
【0087】
(評価結果)
表2は、コンタクト抵抗、配線容量、及び配線の寿命に関し、本発明による半導体装置の製造方法により形成したCu配線と従来技術により形成したCu配線とを比較した結果の一例を示すものである。
【0088】
【表2】
Figure 0003810718
上記の表2において、コンタクト抵抗については、ビア径0.15μmの配線について比較した。また、配線容量については、0.18μmの幅の配線が0.18μm間隔で形成されたラインアンドスペースのものについて比較した。また、従来例1は、薬液洗浄後にスピンドライ法による乾燥を行い、その後の処理を行わずに配線を形成したものである。従来例2は、薬液洗浄後にスピンドライ法による乾燥及び減圧乾燥を行ってから配線を形成したものである。従来例3は、薬液洗浄後にスピンドライ法による乾燥及び減圧乾燥を行い、さらに、プラズマ処理を行ってから配線を形成したものである。なお、表1に示す数値は、従来例1による場合のコンタクト抵抗、配線容量、及び配線寿命をそれぞれ1とした場合の相対的な値である。
【0089】
表2からは、従来例1による場合に比べて、従来例3及び本発明による場合が特にコンタクト抵抗が低減されていることがわかる。
【0090】
しかしながら、従来例3による場合は、従来例1による場合に比べて、配線容量が増大し、また、配線寿命が短縮してしまっている。
【0091】
一方、本発明による場合は、従来例1による場合に比べて、配線容量が増加することはなく、また、配線寿命が2倍にもなっている。
【0092】
このように、表2に示す結果より、本発明による半導体装置の製造方法によれば、配線寿命を短縮することなく、コンタクト抵抗を低減することができることが明らかにされた。
【0093】
[変形実施形態]
本発明の上記実施形態に限らず種々の変形が可能である。
【0094】
例えば、上記実施形態では、還元雰囲気下のアニールの前に、スピンドライ法による乾燥及び減圧乾燥を行ったが、必ずしも両方法による乾燥を行わなくてもよい。例えば、還元雰囲気下のアニールの前に、スピンドライ法による乾燥を行わずに、減圧乾燥のみを行うだけでもよい。
【0095】
また、上記実施形態では、第2層目までのCu配線を形成したが、同様の工程を繰り返すことにより、第2層目以上のCu配線を有する多層配線構造を形成することができる。
【0096】
また、上記実施形態では、NH3 ガスの還元雰囲気下でアニールを行ったが、H2 ガスの還元雰囲気下でのアニールを行ってもよい。また、これらのガスとN2 ガスや希ガス等の不活性ガスとの混合ガス雰囲気下でのアニールを行ってもよい。
【0097】
また、上記実施形態において説明した配線工程のみならず、通常のダマシン法による配線工程に対しても本発明を適用することができる。
【0098】
【発明の効果】
以上の通り、本発明によれば、基板上に形成され、銅配線層が埋め込まれた第1の絶縁膜上に、第2の絶縁膜を形成し、第2の絶縁膜に、前記銅配線層に達するコンタクトホールを形成し、コンタクトホールを形成した基板を薬液により洗浄し、薬液により洗浄した基板を乾燥し、乾燥した基板を、還元雰囲気下で320℃以上420℃以下の温度でアニールして、コンタクトホールの底部に露出した銅配線層の表面に形成された銅表面変質層を還元するので、Cu配線において微細なコンタクトホールを用いる場合であっても、安定性及び信頼性の高い配線構造を形成することができる。
【図面の簡単な説明】
【図1】本発明による半導体装置の製造方法を示すフローチャートである。
【図2】本発明による半導体装置の製造方法の原理を説明する図である。
【図3】アニール時のCuのマイグレーションにより形成されるボイドを示す断面図である。
【図4】本発明の一実施形態による半導体装置の製造方法により形成されるCu配線の構造を示す断面図である。
【図5】本発明の一実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図6】本発明の一実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図7】本発明の一実施形態による半導体装置の製造方法を示す工程断面図(その3)である。
【図8】本発明の一実施形態による半導体装置の製造方法を示す工程断面図(その4)である。
【図9】本発明の一実施形態による半導体装置の製造方法を示す工程断面図(その5)である。
【図10】本発明の一実施形態による半導体装置の製造方法を示す工程断面図(その6)である。
【図11】本発明の一実施形態による半導体装置の製造方法を示す工程断面図(その7)である。
【図12】本発明の一実施形態による半導体装置の製造方法を示す工程断面図(その8)である。
【図13】本発明の一実施形態による半導体装置の製造方法を示す工程断面図(その9)である。
【図14】従来技術によるコンタクトホールの形成を示す断面図である。
【図15】従来技術によるコンタクトホールの形成方法を示すフローチャートである。
【図16】従来技術によるコンタクトホールの形成方法を示すフローチャートである。
【図17】アルカリ性の薬液との反応によりコンタクトホール底部に露出したCu配線表面に形成されるCu表面変質層を示す断面図である。
【図18】プラズマクリーニングにより低誘電率絶縁膜表面に形成される脱ガス成分吸着性変質膜を示す断面図である。
【符号の説明】
10…基板
12…絶縁膜
14…Cu配線
16…拡散防止膜
18…絶縁膜
20…コンタクトホール
22…汚染物質
24…Cu表面変質層
25…ボイド
26…シリコン基板
28…有機低誘電率膜
30…シリコン酸化膜
32…第1の配線溝
34…タンタル膜
36…第1のCu配線
38…拡散防止膜
40…シリコン酸化膜
42…有機低誘電率膜
44…シリコン酸化膜
46…第2の配線溝
48…ビアホール
50…タンタル膜
52…第2のCu配線
54…ビア部
56…拡散防止膜
58…反射防止膜
60…レジスト膜
62…シードCu膜
64…Cu膜
66…シリコン窒化膜
68…反射防止膜
70…レジスト膜
72…反射防止膜
74…レジスト膜
76…シードCu膜
78…Cu膜
100…基板
102…絶縁膜
104…Cu配線
106…拡散防止膜
108…絶縁膜
110…コンタクトホール
112…汚染物質
114…酸化物層
116…レジスト膜
118…Cu表面変質層
120…脱ガス成分吸着性変質膜

Claims (7)

  1. 基板上に形成され、銅配線層が埋め込まれた第1の絶縁膜上に、第2の絶縁膜を形成する工程と、
    前記第2の絶縁膜に、前記銅配線層に達するコンタクトホールを形成する工程と、
    前記コンタクトホールを形成した前記基板を薬液により洗浄する工程と、
    前記薬液により洗浄した前記基板を乾燥する工程と、
    乾燥した前記基板を、還元雰囲気下で320℃以上420℃以下の温度でアニールして、前記コンタクトホールの底部に露出した前記銅配線層の表面に形成された銅表面変質層を還元する工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 請求項1記載の半導体装置の製造方法において、
    前記基板を乾燥する工程では、前記基板の周囲を減圧状態とすることにより、前記基板を乾燥する
    ことを特徴とする半導体装置の製造方法。
  3. 請求項2記載の半導体装置の製造方法において、
    前記基板を乾燥する工程では、スピンドライ法により前記基板を乾燥した後に、前記基板の周囲を減圧状態とする
    ことを特徴とする半導体装置の製造方法。
  4. 請求項1乃至3のいずれか1項に記載の半導体装置の製造方法において、
    前記還元雰囲気は、水素及びアンモニアのうちの何れか又は双方含む雰囲気である
    ことを特徴とする半導体装置の製造方法。
  5. 請求項1乃至4のいずれか1項に記載の半導体装置の製造方法において、
    前記還元雰囲気における酸素濃度は、100ppm以下である
    ことを特徴とする半導体装置の製造方法。
  6. 請求項1乃至のいずれか1項に記載の半導体装置の製造方法において、
    前記第1の絶縁膜及び/又は前記第2の絶縁膜は、有機膜又はオルガノシリケート膜である
    ことを特徴とする半導体装置の製造方法。
  7. 請求項1乃至のいずれか1項に記載の半導体装置の製造方法において、
    前記コンタクトホールに金属膜を埋め込む工程を更に有する
    ことを特徴とする半導体装置の製造方法。
JP2002252890A 2002-08-30 2002-08-30 半導体装置の製造方法 Expired - Fee Related JP3810718B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002252890A JP3810718B2 (ja) 2002-08-30 2002-08-30 半導体装置の製造方法
US10/634,838 US6930045B2 (en) 2002-08-30 2003-08-06 Cross reference to related application

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002252890A JP3810718B2 (ja) 2002-08-30 2002-08-30 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2004095728A JP2004095728A (ja) 2004-03-25
JP3810718B2 true JP3810718B2 (ja) 2006-08-16

Family

ID=31972764

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002252890A Expired - Fee Related JP3810718B2 (ja) 2002-08-30 2002-08-30 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US6930045B2 (ja)
JP (1) JP3810718B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100423210C (zh) * 2004-06-30 2008-10-01 中芯国际集成电路制造(上海)有限公司 超低介电常数薄膜及其制造方法
JP2006147922A (ja) * 2004-11-22 2006-06-08 Seiko Epson Corp 半導体装置の製造装置
JP4567587B2 (ja) * 2005-12-12 2010-10-20 富士通株式会社 半導体装置の製造方法
JP2008226924A (ja) * 2007-03-08 2008-09-25 Tokyo Electron Ltd 半導体装置の製造方法および記録媒体
JP2011009581A (ja) * 2009-06-26 2011-01-13 Renesas Electronics Corp 半導体装置の製造方法及びその半導体装置
US8525339B2 (en) 2011-07-27 2013-09-03 International Business Machines Corporation Hybrid copper interconnect structure and method of fabricating same
KR101907972B1 (ko) * 2011-10-31 2018-10-17 주식회사 원익아이피에스 기판처리장치 및 방법
US9312203B2 (en) 2013-01-02 2016-04-12 Globalfoundries Inc. Dual damascene structure with liner
US12002755B2 (en) 2021-01-28 2024-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Metallization layer and fabrication method

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63313836A (ja) * 1987-06-17 1988-12-21 Hitachi Ltd 電気・電子回路装置の製造方法
JPH02272749A (ja) * 1989-04-14 1990-11-07 Citizen Watch Co Ltd 半導体装置の金属配線を表面処理する方法
JP2890681B2 (ja) * 1990-06-07 1999-05-17 ソニー株式会社 多層配線構造の半導体装置製造方法
JPH0864514A (ja) 1994-08-23 1996-03-08 Dainippon Screen Mfg Co Ltd 基板処理方法及び装置
JPH09275085A (ja) 1996-04-05 1997-10-21 Hitachi Ltd 半導体基板の洗浄方法ならびに洗浄装置および半導体基板製造用成膜方法および成膜装置
JP3501937B2 (ja) * 1998-01-30 2004-03-02 富士通株式会社 半導体装置の製造方法
TW571005B (en) * 2000-06-29 2004-01-11 Ebara Corp Method and apparatus for forming copper interconnects, and polishing liquid and polishing method
US6717189B2 (en) * 2001-06-01 2004-04-06 Ebara Corporation Electroless plating liquid and semiconductor device
JP2003188254A (ja) * 2001-12-18 2003-07-04 Hitachi Ltd 半導体装置の製造方法および半導体装置
TW200406829A (en) * 2002-09-17 2004-05-01 Adv Lcd Tech Dev Ct Co Ltd Interconnect, interconnect forming method, thin film transistor, and display device
JP2004356117A (ja) * 2003-05-26 2004-12-16 Ebara Corp 基板処理方法及びその装置

Also Published As

Publication number Publication date
JP2004095728A (ja) 2004-03-25
US6930045B2 (en) 2005-08-16
US20040043593A1 (en) 2004-03-04

Similar Documents

Publication Publication Date Title
JP4350337B2 (ja) 半導体装置
US7553761B2 (en) Method of fabricating semiconductor device
US7871923B2 (en) Self-aligned air-gap in interconnect structures
CN100353520C (zh) 制作双镶嵌结构以及清除其残余聚合物的方法
US7977244B2 (en) Semiconductor manufacturing process
US7067435B2 (en) Method for etch-stop layer etching during damascene dielectric etching with low polymerization
CN101924094A (zh) 半导体器件和制造半导体器件的方法
JP2002353308A (ja) 半導体装置及びその製造方法
KR20100107604A (ko) 배선 구조물 및 이의 형성 방법
US20060261483A1 (en) Semiconductor device and method for manufacturing the same
JP4095941B2 (ja) マイクロエレクトロニク方法
US7217663B2 (en) Via hole and trench structures and fabrication methods thereof and dual damascene structures and fabrication methods thereof
JP3810718B2 (ja) 半導体装置の製造方法
WO2009047588A1 (en) Method for manufacturing a semiconductor device and semiconductor device obtainable with such a method
JP5135905B2 (ja) 半導体装置の製造方法
KR101192410B1 (ko) 절연층들에 대한 식각 선택성을 증가시키기 위해 폴리머잔류물을 이용한 배선 구조 형성 방법
US6881661B2 (en) Manufacturing method of semiconductor device
US7253094B1 (en) Methods for cleaning contact openings to reduce contact resistance
JP4523351B2 (ja) 半導体装置の製造方法
KR101275373B1 (ko) 세정 방법 및 반도체 장치의 제조 방법
US20020119672A1 (en) Post-etching cleaning process in dual damascene structure manufacturing
KR20110111868A (ko) 배선 구조물의 형성 방법
US6927160B1 (en) Fabrication of copper-containing region such as electrical interconnect
KR20040105578A (ko) 반도체 장치 및 그 제조 방법
US20100029086A1 (en) Method for manufacturing semiconductor device and storage medium

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041214

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060421

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060523

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060524

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 3810718

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090602

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100602

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110602

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110602

Year of fee payment: 5

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110602

Year of fee payment: 5

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110602

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110602

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120602

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120602

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130602

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140602

Year of fee payment: 8

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees