JP3798842B2 - ビデオ・データにシグニチャ解析を実施する装置および方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、コンピュータ・システムに関し、詳細には、データをフレーム・バッファから出力表示装置へ送り処理するために使用されるＲＡＭＤＡＣ（ランダム・アクセス・メモリ・ディジタル−アナログ変換器）に関する。
【０００２】
【従来の技術】
デスクトップ・コンピュータの動作速度の増加に伴う１つの重要な問題は、情報を出力表示装置へ送る速度を増加させる方法を見つけることであった。現在利用できる多数の様々な形のデータ表示では、大量のデータを送る必要がある。たとえば、コンピュータ出力表示モニタが、画面上に一度に１２８０×１０２４画素が表示され、各画素を決めるために３２ビットが使用されるカラー・モードで動作している場合、表示される個別の各画像（「フレーム」と呼ばれる）と共に、合計で４０００万ビットを超える情報を画面へ送らなければならない。通常、毎秒６０フレームが表示され、したがって、そのようなシステムでは毎秒５億ビットを送らなければならない。これには非常に大量の処理能力が必要である。
【０００３】
そのような大量の情報を出力表示装置に提供するために、コンピュータ・システムは通常、出力ディスプレイ上に表示すべき画素データを保持するフレーム・バッファを使用する。
【０００４】
通常、フレーム・バッファは、表示すべき１データ・フレームを記憶するためにかなりの量のランダム・アクセス・メモリからなる。フレーム・バッファ中の情報は、フレーム・バッファからディスプレイへ毎秒６０回以上送られる。各転送後（または転送中）、フレーム・バッファ中の画素データは、次のフレームに表示すべき新しい情報で更新される。
【０００５】
ＤＲＡＭフレーム・バッファでは、画素データは、それが書き込まれたときと同じポートから読み取ることができる。ＶＲＡＭフレーム・バッファでは、主画素ポートがレンダリング用に解放されたままになるように別のビデオ・データ・ポートが追加される。情報をフレーム・バッファからディスプレイへ送り、同時に、他の情報をフレーム・バッファにロードすることができるように、２ポート付きビデオ・ランダム・アクセス・メモリ（ＶＲＡＭ）またはフレーム・バッファ・ランダム・アクセス・メモリ（ＦＢＲＡＭ）で動的ランダム・アクセス・メモリを代替させている。
【０００６】
フレーム・バッファから得たデータは、それを出力表示装置が使用できる形に変換する回路に入力される。図１は、本発明を使用できるコンピュータ・システムを示す。この場合、ホストＣＰＵ１２から得たメモリ１１中のデータがホスト・バス１３上に置かれ、レンダリング制御装置１４によってフレーム・バッファ・メモリ（ＶＲＡＭ１５ａないし１５ｄとして示されている。ＦＢＲＡＭでもよい）に渡される。ＲＡＭＤＡＣ２１は、レンダリング制御装置を介してホスト・バスに結合され、かつフレーム・バッファ・メモリに結合され、フレーム・バッファ・メモリから得た１６ビット・データを、モニタ２５中の画素位置で組み合わされたときにその画素で所望の色を形成する赤色、青色、緑色用の電圧レベルを表す３つのアナログ信号としてディジタル−アナログ変換器（ＤＡＣ）によって変換される６４ビットまたは１２８ビットのディジタルＲＧＢ信号に変換するためのルックアップ・テーブル（またはＬＵＴ、すなわちＲＡＭＤＡＣのＲＡＭ部分）およびその他の要素を含む。フレーム・バッファ・メモリ、レンダリング制御装置、モニタの構成要素の詳細は、当業者には周知であり、本発明を適切に理解するために必要なものを除いて本明細書では説明しない。なお、本発明は主として、本発明の改良された機能を提供するＲＡＭＤＡＣ２１のある種の改良に関するものである。
【０００７】
【発明が解決しようとする課題】
シグニチャ解析は、ハードウェア試験の周知の方法である。シグニチャ解析では、通常、１組のデータが試験中の何らかのハードウェアを通過した後に、そのデータのシグニチャが算出される。実際のシグニチャを既知のゴールデン・シグニチャと比較することによって、試験中のハードウェアの合格／不合格判定を行うことができる。
【０００８】
本発明の前に、画素データ・ストリーム上にシグニチャ解析を組み込む少なくとも１つの部分、すなわちＢｒｏｏｋｔｒｅｅ Ｂｔ ４６７が存在する。
【０００９】
シグニチャ解析によって解決すべき主要な問題は、サンプリングされるデータが既知の集合になるようにデータのサンプリングを開始し停止することである。当業者には、有用な１組のデータはビデオ・フレーム、あるいは単にフレームとして知られている。
【００１０】
過去にはＢｔ ４６７上で、ソフトウェアを使用してデータのサンプリングを開始し停止しようとする試みがなされた。このソフトウェア技法は、開始時および停止時のタイミングが不正確であるために、同じハードウェア上で一貫した結果を得ることに関する問題を有していた。
【００１１】
【課題を解決するための手段】
本発明は、ＲＡＭＤＡＣと一体化されたタイミング・ジェネレータおよびシグニチャ解析ハードウェアを使用して、ビデオ・データのサンプリングおよびシグニチャ計算をフレーム境界上で開始し停止する。本発明は、非ブランク・ビデオ時間間隔中にのみビデオ・データをサンプリングする従来技術の技法と、チェックサムに類似しているシグニチャを算出する従来技術の技法を使用する。
【００１２】
シグニチャ捕捉要求ビットを使用して、次のフレームをサンプリングし、シグニチャを算出することが要求される。ハードウェアは、次のフレームの始めが開始するまで待ち、次いで、そのフレームが終了するまでデータをサンプリングする。算出されたシグニチャは、シグニチャ解析結果レジスタで読取りのために使用することができる。この結果得られるシグニチャは、クリアされ、あるいは他のシグニチャ捕捉要求がなされるまで、シグニチャ解析結果レジスタに保持される。
【００１３】
本発明は、非インターレース・フレームとインターレース・フレームの両方を処理する。非インターレース・フレームは、ビデオ・データの単一の順次走査線フィールドからなる。非インターレース・フレームは、非インターレース・フィールドと同じである。インターレース・フレームは、ビデオ・データの２つのフィールド、すなわち偶数フィールドと奇数フィールドとからなる。各フィールドは、フレームを備えるビデオ・データの他のあらゆる線を含む。インターレース動作と非インターレース動作は共に良く知られており、かつ実施されている。
【００１４】
非インターレース・フレームおよびインターレース・フレームを処理する２つの技法を提供する。第１の技法は、ビデオ・モードにかかわらずにビデオ・データの２つのフィールドを捕捉することである。この技法では次いで、非インターレースモードで２つのフレームが捕捉され、インターレースモードで１つのフレームが捕捉される。本発明は、ビデオ・モードにはかかわらずにフィールドを奇数または偶数として指定し、偶数フィールド上で捕捉を開始することができるようにする。このことは、インターレースモードで繰り返し可能な結果を得るために必要である。ただし、開始フィールドとして偶数フィールドを選択するか、それとも奇数フィールドを選択するかは任意である。
【００１５】
他の技法は、非インターレースモードの場合は単一のフィールドを捕捉し、インターレースモードの場合は２つのフィールドを捕捉することである。ビデオ・フォーマットがインターレースモードであり、シグニチャ捕捉要求ビットがセットされたとき、本発明は次のフィールドまで待ってサンプリングを開始する。サンプリングはそのフィールドの終わりで終了する。このフィールド内では、サンプリングおよびシグニチャの生成が行われるのは、各走査線の非ブランク（可視）時間間隔中だけである。
【００１６】
インターレースモードでは、フィールドは偶数または奇数として指定される。ビデオ・フォーマットがインターレースモードであり、シグニチャ捕捉要求ビットがセットされると、ハードウェアは次の偶数フィールドまで待ってサンプリングを開始する。サンプリングは奇数フィールドの終わりで終了する。このフィールド内では、サンプリングおよびシグニチャの生成が行われるのは、各走査線の非ブランク（可視）時間間隔中だけである。
【００１７】
【発明の実施の形態】
図２は、本発明を実施するために使用できるＲＡＭＤＡＣ２１の構成要素を示す。ＲＡＭＤＡＣは、ＣＰＵポート、インタフェース論理機構、アドレス・ポインタ、データ・レジスタ３１、画素ポート、画素入力レジスタ、直列化機構３３、陰影ＲＡＭルックアップ・テーブル、転送制御、オーバレイ／アンダレイ論理機構３５、色モデル選択機構３７、カーソル論理直列化機構３９、モニタ直列ポート４１、診断レジスタ及び制御論理機構４３、ディジタル−アナログ変換器（ＤＡＣ）４５ａないし４５ｃ、ＰＬＬクロック・シンセサイザ、画素クロック・ディバイダ、ビデオ・タイミング・ジェネレータ４９の各機能ブロックを含む。本発明は主として、診断レジスタに統合され入力される水平フィールド値および垂直フィールド値を生成する、ＰＬＬクロック・シンセサイザ、画素クロック・ディバイダ、ビデオ・タイミング・ジェネレータ４９のビデオ・タイミング・ジェネレータ構成要素と、ビデオ・フレーム・シグニチャを生成する制御論理機構４３の実施態様に関するものである。したがって、下記の説明は、ＰＬＬクロック・シンセサイザ、画素クロック・ディバイダ、ビデオ・タイミング・ジェネレータ４９のビデオ・タイミング・ジェネレータ構成要素と、診断レジスタと、制御論理機構４３に限られ、ＲＡＭＤＡＣの他の構成要素に関する情報は、本発明を理解するための必要に応じてのみ提供される。図２に示した他の構成要素は、それぞれの異なる製造業者のＲＡＭＤＡＣ間で異なるが、当業者なら、このような様々な構成要素を認識しており、かつそれらまたはその等価物をどのように実施できるかが分かっていよう。
【００１８】
フレーム・バッファ・データは、画素ポート信号として画素ポートに与えられる。その際、それぞれ４つの群からなる、ＡおよびＢと呼ばれる２つのポートに画素入力が分割されている。さらに、各群は、上部バイトと下部バイトに分割される。したがって、画素ポートは、群０ないし７に含まれる合計で１２８画素ビットを備える。表１は、この割り当てを示す。
【表１】

【００１９】
しかし、ＲＡＭＤＡＣの画素ポートにフレーム・バッファ画素データを提供する方法の詳細は変更することができ、本発明を理解するうえで重大なものではない。
【００２０】
シグニチャ解析
ＲＡＭＤＡＣ１７は、システム・レベルの診断を助けるシグニチャ解析機構を備える。シグニチャ解析は、アナログ変換の直前の点でディジタル画素データのフレームに対して実施することができる。捕捉すべき画素の数は完全な１フレームである。
【００２１】
シグニチャ解析論理機構は、表２に関して説明するシグニチャ解析制御レジスタを介して制御される。ソフトウェアは、（ビット２５を介して）シグニチャ捕捉を要求する前にまず、このレジスタに値を書き込んでおき、後に、シグニチャ解析が完了した（ビット２６が「ビジー」から「アイドル」に変化する）後にシグニチャ結果を読み取る。
【表２】

【００２２】
シグニチャ・レジスタ
出力シグニチャ解析レジスタ（ＳＡＲ）は、イネーブルされると、ＤＡＣ入力に与えられる２４ビットのデータによって動作する。この２４ビット・ベクトルは、単一の画素色を表し、赤色ＳＡＲ、緑色ＳＡＲ、青色ＳＡＲと、３つのオンチップＤＡＣに同時に入力として供給される。水平ブランキングまたは垂直ブランキング中を除いて、これらのベクトルには各画素クロックが与えられる。
【００２３】
３つの８ビットＳＡＲ（赤、緑、青）とそれに加えた１つの特別「再循環」ビットは、２５ビット幅線形フィードバック・シフト・レジスタとして働く。図３に示したように、３つのＳＡＲ５１、５３、５５はフリップフロップ５７と共に、１フレーム中の各アンブランキング画素クロックごとに１度だけシフトする２５ビット幅線形シフト・レジスタを形成する。各シフトごとに、現行の赤色ＳＡＲ値、青色ＳＡＲ値、緑色ＳＡＲ値が、右側にある次の上位ビットへシフトされ、赤色画素値、青色画素値、緑色画素値とのＸＯＲがとられ、新しいＳＡＲ値が形成される。ＸＯＲゲート５９によってフリップフロップ５７の出力とレジスタ５１のビット２とのＸＯＲがとられ、シフト・レジスタへの入力が形成される。レジスタ５１、５３、５５は、試験に使用される特定の画像用のシード値によって初期設定される。画像のすべての画素がシフト・レジスタによって処理された後、レジスタ５１、５３、５５中の２４ビット結果は、「良好」であることが分かっているシステムによって生成されたシグニチャと比較される比較的固有のシグニチャを形成する。生成されたシグニチャが「良好な」シグニチャである場合、試験中のシステムは適切に動作している。
【００２４】
診断ソフトウェアは、シグニチャ解析ハードウェアを使用して、既知の画像を含むフレーム中のすべての画素がレンダリング制御装置、フレーム・バッファ、ＲＡＭＤＡＣ論理機構によって正しく処理されていることを検査することができる。既知の画像をフレーム・バッファ内に描画した後、ソフトウェアはシグニチャ捕捉「要求」ビット（シグニチャ解析制御レジスタ・ビット２５）をアサートし、ＲＡＭＤＡＣシグニチャ解析ハードウェアに、画像がフレーム・バッファから走査されディジタル−アナログ変換器に入力される際に画像用のシグニチャを生成させる。それぞれの異なる既知の画像は、（ほぼ）固有のシグニチャまたは「フィンガプリント」を有する。前記で指摘したように、このようなシグニチャは、「既知の良好な」システム上で収集することも、あるいはシミュレーションによって予想することもできる。判定の後、「良好な」シグニチャを使用して、システムの製造済みコピーが適切に動作しているかどうか試験し、製造済みコピーが欠陥部分を有さないようにする。シグニチャは、システムを設置した後に診断の助けとして使用することもできる。
【００２５】
シグニチャ捕捉「要求」ビット（ビット２５）がアサートされると、シグニチャ解析「ビジー」ビット（ビット２６）が「ビジー」状態になり、シグニチャ解析ハードウェアがビデオ・タイミング・ジェネレータ４９の状態を監視し次のフレームの始めを待つ。ビデオ・タイミング・ジェネレータが次のフレームの開始を示すと、シグニチャ解析ハードウェアがイネーブルされ、その結果、そのフレームの第１の画素からシグニチャ解析が開始する。分析がイネーブルされるのは、そのフレーム中の可視画素だけである（すなわち、ビデオ・タイミング・ジェネレータが水平ブランキングおよび垂直ブランキングを示すとき分析はディスエーブルされる）。シグニチャ解析は、ビデオ・タイミング・ジェネレータが、フレームの最後の画素が分析されたことを示したときに完了する。完了時には、シグニチャ解析「ビジー」ビット（ビット２６）が「アイドル」状態になる。
【００２６】
診断ソフトウェアは、「アイドル」条件に関してビジー・ビットをポーリングし、シグニチャ解析要求が完了したと判定する。完了時に、診断ソフトウェアは、シグニチャ解析結果（ビット２４ないし０）を読み取り、シグニチャ結果と、フレーム・バッファ中の画像の予期されるシグニチャを比較する。
【００２７】
本発明を利用することによって、フレームの各画素は１度だけシグニチャに寄与し、この寄与は正しいラスタ走査順序で行われる。これによってそのフレームに表示される画像用の判定シグニチャがもたらされ、これを使用してレンダリング制御装置１４、ＶＲＡＭ１５ａないし１５ｄ、ＲＡＭＤＡＣ２１ディジタル論理機構、これらの部分間の相互接続部の障害を検出し診断することができる。ほぼすべてのケースで、シグニチャ解析ハードウェアによって収集されるシグニチャは、１００万画素画像のうちの１つの画素中の１ビットが誤って処理された場合でも既知の良好なシグニチャまたは予想されるシグニチャに一致しない。
【００２８】
このシグニチャを使用して、単に障害を検出することも、あるいはさらに障害を識別することもできる。特定のフレーム・バッファ・インタリーブまたはチャネルの識別は、１試験当たり１つのインタリーブまたはチャネルしか試験しない試験画像を使用し、シグニチャ・アナライザを使用してどの試験で合格となりどの試験で不合格となったかを判定することによって実行することができる。
【００２９】
本発明は、プログラム可能なタイミング・ジェネレータを使用して、画素クロック信号、ならびに水平ブランキング信号、および当技術分野で良く知られているようにフレームの始めおよび終わりを示す垂直ブランキング信号を提供する。これらの信号は、前述のようにシグニチャを処理するためにシグニチャ解析ハードウェアによって使用される。この目的に適したタイミング・ジェネレータは１９９５年３月２１日に出願された関連特許出願第０８／４０８２６８号に記載されている。ただし、特定のシステム用に生成することを含め、すべて当技術分野で良く知られている水平ブランキング信号および垂直ブランキング信号、フレームの始めおよび終わりを生成するタイミング・ジェネレータなら、本発明のシグニチャ解析ハードウェアを適切に動作させることができるので、この関連特許出願中の設計の詳細は、本発明を理解するうえで必要なものではない。
【００３０】
シグニチャ解析ハードウェアおよびビデオ・タイミング信号生成装置をＲＡＭＤＡＣの他の構成要素と一体化させることによって、ビデオ・データのサンプリングおよびシグニチャ計算を厳密にフレーム境界上で開始し、かつ停止することができるようになり、それによって開始時および停止時のタイミングが不正確であるために生じる問題が解消される。
【図面の簡単な説明】
【図１】 本発明を使用することができる６４ビット・フレーム・バッファ・メモリを有するシステムを示すブロック図である。
【図２】 本発明のシグニチャ解析ハードウェアを使用するＲＡＭＤＡＣの詳細なブロック図である。
【図３】 本発明のシグニチャ解析ハードウェアで使用されるシフト・レジスタの実施態様を示す図である。
【符号の説明】
３１ データ・レジスタ
３３ 直列化機構
３５ 転送制御オーバレイ／アンダレイ論理機構
３７ 色モデル選択機構
３９ カーソル論理直列化機構
４３ 診断レジスタ制御論理機構
４５ａ、４５ｂａ、４５ｃ ディジタル−アナログ変換器（ＤＡＣ）
４９ ビデオ・タイミング・ジェネレータ

Claims (6)

1. ビデオ・データに対してシグニチャ解析を実施する装置であって、
   ディジタル・ビデオ情報源およびディスプレイ・モニタに結合すべきＲＡＭＤＡＣを備え、前記ＲＡＭＤＡＣは、シグニチャ解析回路、および水平ブランキング信号および垂直ブランキング信号を生成するビデオ・タイミング信号生成装置と一体化され、前記シグニチャ解析回路は、前記水平ブランキング信号および前記垂直ブランキング信号によって決定される各水平ブランキング周期および垂直ブランキング周期中に存在するデータを除いたビデオ・データのフレームを処理し、
   前記シグニチャ解析回路は、更に、
   ａ）シグニチャ・アドレスの赤色成分を記憶する第１のシグニチャ・アドレス・レジスタと、
   ｂ）シグニチャ・アドレスの緑色成分を記憶するために前記第１のシグニチャ・アドレス・レジスタに結合された第２のシグニチャ・アドレス・レジスタと、
   ｃ）シグニチャ・アドレスの青色成分を記憶するために前記第２のシグニチャ・アドレス・レジスタに結合された第３のシグニチャ・アドレス・レジスタと、
   ｄ）前記第３のシグニチャ・アドレス・レジスタに結合されたフリップフロップと、
   ｅ）前記フリップフロップおよび前記第１のシグニチャ・アドレス・レジスタに結合されたＸＯＲゲートとを備え、
   前記３つのレジスタおよび前記フリップフロップが、１つのビデオ・フレーム中の各アンブランキング画素クロックごとに１回だけシフトする２５ビット幅線形フィードバック・シフト・レジスタを形成することを特徴とする装置。
2. 前記ＸＯＲゲートによって前記フリップフロップの出力と前記第１のシグニチャ・アドレス・レジスタの所定のビットとのＸＯＲがとられ、第１のシグニチャ・アドレス・レジスタへの入力が形成されることを特徴とする請求項１に記載の装置。
3. 画像のすべての画素がシフト・レジスタによって処理された後、第１、第２、第３のシグニチャ・アドレス・レジスタ中の結果が、正しいことが分かっているシステムによって生成されたシグニチャと比較される比較的固有のシグニチャを形成するように、前記第１、第２、第３のシグニチャ・アドレス・レジスタが、試験に使用される特定の画像用のシード値によって初期設定されることを特徴とする請求項１に記載の装置。
4. ビデオ・データに対するシグニチャ解析を実施する方法において、
   ａ）水平ブランキング期間および垂直ブランキング期間の存在、ビデオ・フレーの開始と終了とを示す水平ブランキング信号および垂直ブランキング信号を生成させるステップと、
   ｂ）前記ビデオ・フレーム開始信号を受け、前記終了信号を受けるまで前記ビデオ・データのフレームにほぼ固有の値を生成するように、各水平ブランキング周期および垂直ブランキング周期中に存在するデータを除いたビデオ・データのフレームを処理するステップとを有する方法であって、
   前記受け、かつ処理するステップが、
   ｉ）シグニチャ・アドレスの赤色成分を第１のシグニチャ・アドレス・レジスタに記憶するステップと、
   ｉｉ）シグニチャ・アドレスの緑色成分を第２のシグニチャ・アドレス・レジスタに記憶するステップと、
   ｉｉｉ）シグニチャ・アドレスの青色成分を第３のシグニチャ・アドレス・レジスタに記憶するステップと、
   ｉｖ）前記第３のシグニチャ・アドレス・レジスタにフリップフロップを結合するステップと、
   ｖ）前記３つのレジスタおよびフリップフロップを使用して２５ビット幅線形フィードバック・シフト・レジスタを形成するステップと、
   ｖｉ）１つのビデオ・フレーム中の各アンブランキング画素クロックごとに前記シフト・レジスタを１回だけシフトするステップとを備え、
   各シフトごとに、現行の赤色シグニチャ・アドレス・レジスタ値、青色シグニチャ・アドレス・レジスタ値、緑色シグニチャ・アドレス・レジスタ値が、右側にある次の上位ビットへシフトされ、現ビデオ・フレーム中の画素の赤色画素値、青色画素値、緑色画素値とのＸＯＲがとられ、新しいシグニチャ・アドレス・レジスタ値が形成されることを特徴とする方法。
5. さらに、前記フリップフロップの出力と前記第１のシグニチャ・アドレス・レジスタの所定のビットとのＸＯＲをとり、第１のシグニチャ・アドレス・レジスタへの入力を形成するステップを含むことを特徴とする請求項４に記載の方法。
6. さらに、
   前記第１、第２、第３のシグニチャ・アドレス・レジスタを、試験に使用される特定の画像用のシード値によって初期設定するステップと、
   画像のすべての画素がシフト・レジスタによって処理された後の第１、第２、第３のシグニチャ・アドレス・レジスタ中の結果を、正しいことが分かっているシステムによって生成されたシグニチャと比較するステップとを含むことを特徴とする請求項５に記載の方法。

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